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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1225269
審判番号 不服2007-18409  
総通号数 132 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-12-24 
種別 拒絶査定不服の審決 
審判請求日 2007-07-02 
確定日 2010-10-13 
事件の表示 特願2003-147912「CMOS光センサとその動作方法」拒絶査定不服審判事件〔平成16年2月26日出願公開、特開2004-64054〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成15年5月26日の出願(優先権主張2002年7月30日 台湾)であって、平成18年1月13日付けで手続補正がなされ、平成19年3月30日付けで拒絶査定がなされ、それに対して、同年7月2日に拒絶査定に対する審判請求がなされるとともに、同年8月1日付けで手続補正がなされ、その後、平成21年12月21日付けで審尋がなされ、それに対する回答はなかったものである。

2.平成19年8月1日付けの手続補正について
(1)補正の内容
平成19年8月1日付けの手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?14を、補正後の特許請求の範囲の請求項1?14と補正するものであり、補正前後の請求項1は以下のとおりである。
(補正前)
「【請求項1】 第1数量の光感応セルを有する第1光感応線と、
前記第1数量の光感応セルより少ない第1数量のキャパシタを有し、前記第1光感応線の光感応セルが光線に感応して生成した電位を保存する、第1キャパシタアレイと、を具えることを特徴とするCMOS光センサ。」

(補正後)
「【請求項1】 第1数量の光感応セルを有する第1光感応線と、
前記光感応セルの第1数量より少ない数量のキャパシタを有し、前記第1光感応線の光感応セルが光線に感応して生成した電位を保存する、第1キャパシタアレイと、を具えることを特徴とするCMOS光センサ。」

(2)補正事項の整理
本件補正における補正事項を整理すると、以下のとおりである。
(2-1)補正事項1
補正前の請求項1の「前記第1数量の光感応セルより少ない第1数量のキャパシタを有し、」を、補正後の請求項1の「前記光感応セルの第1数量より少ない数量のキャパシタを有し、」と補正すること。

(2-2)補正事項2
補正前の請求項2の「前記第1数量のキャパシタより少ない第2数量のキャパシタを有する第2キャパシタアレイをさらに具え、」を、補正後の請求項2の「前記第1数量より少ない第2数量のキャパシタを有する第2キャパシタアレイをさらに具え、」と補正すること。

(2-3)補正事項3
補正前の請求項3の「前記第2光感応線の光感応セルが光線に感応して生成する電位と、前記第1光感応線の光感応セルが光線に感応して生成する電位とを、予め決定された順序で前記第1キャパシタアレイに順次保存すること」を、補正後の請求項3の「前記第2光感応線の光感応セルが光線に感応して生成する電位と、前記第1光感応線の光感応セルが光線に感応して生成する電位とを、前記第1キャパシタアレイに順次保存すること」と補正すること。

(2-4)補正事項4
補正前の請求項4の「前記第2数量の光感応セルより少ない第2数量のキャパシタを有する第2キャパシタアレイをさらに具え、」を、補正後の請求項4の「前記光感応セルの第2数量より少ない数量のキャパシタを有する第2キャパシタアレイをさらに具え、」と補正すること。

(2-5)補正事項5
補正前の請求項5の「前記複数個の光感応線の各々の前記複数個の光感応セルが光線に感応して生成する電位を前記キャパシタアレイの一部に予め決定された順序で順次保存するキャパシタアレイ群とを具える」を、補正後の請求項5の「前記複数個の光感応線の各々の前記複数個の光感応セルが光線に感応して生成する電位を前記キャパシタアレイの一部に順次保存するキャパシタアレイ群とを具える」と補正すること。

(2-6)補正事項6
補正前の請求項11の「CMOS光センサの光感応線内の光感応セルの第2の部分を露光し、対応する電荷を変換して対応した電位を得るステップと、前記電位を第1キャパシタアレイに保存するステップと、前記第1キャパシタアレイに保存した電位を読み出すステップとを繰り返して、前記光感応線内の光感応セルをすべて処理するステップとを含む」を、補正後の請求項11の「CMOS光センサの光感応線内の光感応セルの第2の部分を露光し、かつ前記光感応線内のすべての光感応セルが処理されるまで、対応する電荷を変換して対応した電位を得るステップと、前記電位を第1キャパシタアレイに保存するステップと、前記第1キャパシタアレイに保存した電位を読み出すステップとを繰り返すステップとを含む」と補正すること。

(2-7)補正事項7
補正前の請求項12の「複数個のキャパシタアレイの1つに保存した電位がまだ読み出しを完了しない場合、前記対応する電荷を変換して対応した電位を得ると共に、前記電位をまだ読み出しを完了していない前記キャパシタアレイの残りの前記複数個のキャパシタアレイのいずれかへ保存するステップと、 それぞれの前記複数個のキャパシタアレイに保存した電位を所定の順序で読み出すステップと、 CMOS光センサの光感応線内の光感応セルの第2の部分を露光し、対応する電荷を変換して対応した電位を得るステップと、前記電位を第1キャパシタアレイに保存するステップと、前記第1キャパシタアレイに保存した電位を読み出すステップとを繰り返して、前記光感応線内の光感応セルをすべて処理するステップとを含む」を、補正後の請求項12の「前記対応する電荷を変換して対応した電位を得ると共に、前記電位をまだ読み出しを完了していない前記キャパシタアレイの残りの前記複数個のキャパシタアレイのいずれかへ保存するステップと、 それぞれの前記複数個のキャパシタアレイに保存した電位を所定の順序で読み出すステップと、 CMOS光センサの光感応線内の光感応セルの第2の部分を露光し、かつ前記光感応線内のすべての光感応セルが処理されるまで、対応する電荷を変換して対応した電位を得るステップと、前記電位を第1キャパシタアレイに保存するステップと、前記第1キャパシタアレイに保存した電位を読み出すステップとを繰り返すステップとを含む」と補正すること。

(2-8)補正事項8
補正前の請求項13の「CMOS光センサの光感応線内の光感応セルの第2の部分を露光し、対応する電荷を変換して対応した電位を得るステップと、前記電位を第1キャパシタアレイに保存するステップと、前記第1キャパシタアレイに保存した電位を読み出すステップとを繰り返して、前記光感応線内の光感応セルをすべて処理するステップとを含む」を、補正後の請求項13の「CMOS光センサの光感応線内の光感応セルの第2の部分を露光し、かつ前記光感応線内のすべての光感応セルが処理されるまで、対応する電荷を変換して対応した電位を得るステップと、前記電位を第1キャパシタアレイに保存するステップと、前記第1キャパシタアレイに保存した電位を読み出すステップとを繰り返すステップとを含む」と補正すること。

(3)補正の目的及び新規事項追加の有無について
補正事項1?8は、いずれも補正前の各請求項の記載を、より分かりやすくしたものと認められるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
また、補正事項1?8は、いずれも補正前の請求項の記載内容を実質的に変更するものではなく、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、当初明細書等の範囲内においてなされたものである。
したがって、補正事項1?8は、いずれも特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすものである。

(4)本件補正についてのまとめ
以上検討したとおり、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものであるから、適法になされたものである。

3.本願発明
上記2.において検討したとおり、本件補正は適法になされたものであるから、本願の請求項1?14に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?14に記載された事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載された事項により特定される、上記2.(1)の「補正後」の箇所に記載したとおりのものである。

4.引用刊行物に記載された発明
(1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開昭58-195373号公報(以下「引用例」という。)には、第1図、第2図、第4図及び第5図とともに以下の記載がある。
(1-1)「本発明は固体光電変換装置に関し,特にファクシミリ等の原稿読取装置の小型化,低価格化のために,そのセンサ部に使用される密着型イメージセンサに関する。」(1ページ右下欄15行?18行)

(1-2)「第1図は本発明の固体光電変換装置の基本構成を示している。第1図(a)において1は(1)?(n)までの各ブロックを順次スイッチングするブロック駆動回路,2は蓄積型イメージセンサアレイと薄膜トランジスタアレイの1つのブロックを示しており,その具体的な構成は第1図(b)に示す通りである。1ブロックは図に示すようにm個のセンサ素子と薄膜トランジスタ素子の対からなり,ブロックはn個あるため全体のビット数はn×m個である。3,4はそれぞれm個の検出回路とこれを走査する走査回路等からなる読取装置で,3は奇数ブロック用,4は偶数ブロック用である。5はセンサに電圧を印加するための電源であるが,ここをグランドにして,この電源を3,4の読取回路に含める方法もある。6,7は各ブロックのそれぞれ対応するビットつまり各ブロックのそれぞれj番目のビットから出る信号線を共通に結びこれを読取回路に接続する共通配線群で,6は奇数ブロック用,7は偶数ブロック用である。また8は各ブロックの薄膜トランジスタの共通ゲートからブロック駆動回路1に至る配線群である。第1図(b)において9は蓄積型イメージセンサの共通電極,10は蓄積型イメージセンサの1ビットの等価回路を示しており,図に示すように1ブロック中にm個のセンサ素子がアレイになっており S(i,j)はiブロックのj番目のセンサ素子を示している。11は薄膜トランジスタであり,図に示すようにセンサ1ビットに対し1個ずつ直列に接続されており,ゲートは共通にして配線12によってブロック駆動回路1に接続されている。この配線12がn本まとまったものが配線群8である。また13は読取回路3または4に至る配線群であり,それぞれS(1,j),S(3,j),S(5,j)…あるいはS(2,j),S(4,j),S(6,j)…のビットから出ている配線を共通にした配線群が6,7である。
動作の概略を第2図を用いて説明する。第2図は1?4ブロックまでのブロック駆動回路によるスイッチングと読取回路の検出と走査のタイミングの一例を示したものである。まずブロック駆動回路1によってブロック1の薄膜トランジスタアレイがON状態となり,1ビット目からmビット目までのセンサ素子に蓄積された信号電荷の検出が,読取回路3のm個の検出回路で始まる。薄膜トランジスタは図に示すように遅い応答速度を持っているのでブロックのスイッチング時間はこのことを計算に入れて設定されなければならない。ここで薄膜トランジスタがほぼ定常状態となってブロック1の信号検出が完了する。次にブロック1のスイッチングパルスがOFFし,ブロック2のスイッチングが始まって今後は読取回路4によるブロック2の信号検出が始まり,この間に読取回路3は先に検出回(審決注:「検出回路」の誤記。以下そのように読み替える。)によって検出したブロック1の1?mビットの信号の走査を行う。以下,2つの読取り回路は検出と走査を交互に繰り返し,nブロックまでの信号を読取っていく。
このように1ブロック中の薄膜トランジスタのスイッチングを同時に行い信号電荷を一旦移動させるという操作を行うことによって応答速度の遅い薄膜トランジスタを使用しても実効的に走査速度を上げることができる。たとえば応答速度が100μsecの薄膜トランジスタをスイッチとして用い,1ブロック10ビットとすると,個々の薄膜トランジスタをスイッチングして行ったのでは10ビットスイッチングするために,OFFの時間も考えて2msecかかるところを20分の1の100μsecで行うことができ逆に考えればトランジスタの応答速度を20倍速くしたのと同じ効果を得ることができる。またこの場合走査回路の走査用スイッチのスイッチング速度は約10μsecでよい。これは本発明の方法を用いない場合の時間とほぼ同じである。」(2ページ右下欄1行?3ページ左下欄12行)

(1-3)「次に読取回路の検出回路と走査回路について3つの実施例とスイッチングのタイミングチャートを図示しながら動作を説明する。第4図は読取回路の3つの実施例を示している。第4図(a)において14はリセット可能な積分器,15はスイッチング用FETを示している。また(1),(2),…(m)はそれぞれのブロックの1番目からm番目の信号線に対応している。積分器のリセット及びFETのスイッチングは読取回路内の駆動回路によって行われるものとする。この実施例の場合検出回路は積分器であり,蓄積型イメージセンサ上の信号電荷をこの積分器で積分し,これをスイッチング用FETを順次ONさせることによって読取る。その後積分器にリセットをかければ読取回路は初期状態に戻る。この様子を第5図(a)に示す。第4図(b)において16は信号電荷蓄積用コンデンサ,17はリセット用FET,18はスイッチング用FET,19は積分器もしくはバッファアンプであり,19が積分器の場合,信号電荷蓄積用コンデンサに蓄積された電荷はすべて積分器に流れ込むため17のリセット用FETは必要ない。第5図(b)は19が積分器の場合のタイミングチャートを示しており,リセットパルスは該積分器に入る。動作は第5図(a)の場合に比べ積分器が1個であるため積分器のリセットが1ビットごとに必要なことと,前述したようにリセット用FETが不要で全ビット同時にリセットすることがないという点が異るだけで基本的にはほとんど同じである。また19がバッファアンプの場合のタイミングは第5図(a)と同じである。」(4ページ左上欄5行?右上欄14行)

(2)ここにおいて、第4図(b)に記載された「読取回路」についてみると、当該「読取回路」は、第1図(a)において「3」及び「4」という番号が付された回路に対応するものであるから2個存在しており、各「読取回路」は、第4図(b)において「16」という番号が付された「信号電荷蓄積用コンデンサ」を、「センサ素子及び薄膜トランジスタ素子の対」と同様にm個備えていることが明らかである。
そして、「まずブロック駆動回路1によってブロック1の薄膜トランジスタアレイがON状態となり,1ビット目からmビット目までのセンサ素子に蓄積された信号電荷の検出が,読取回路3のm個の検出回路で始まる。」(3ページ左上欄20行?右上欄4行)、及び「このように1ブロック中の薄膜トランジスタのスイッチングを同時に行い信号電荷を一旦移動させるという操作を行うことによって応答速度の遅い薄膜トランジスタを使用しても実効的に走査速度を上げることができる。」(3ページ右上欄17行?左下欄1行)という記載から、「読取回路」は、「センサ素子」に蓄積された信号電荷を「信号電荷蓄積用コンデンサ」に一旦移動させることにより、「センサ素子」に蓄積された信号電荷の検出を行っていることが明らかである。

(3)したがって、引用例には以下の発明(以下「引用発明」という。)が記載されているものと認められる。
「1ブロックがm個のセンサ素子及び薄膜トランジスタ素子の対からなり、ブロックがn個あるため全体のビット数がn×m個である蓄積型イメージセンサアレイ及び薄膜トランジスタアレイと、
各々m個の信号電荷蓄積用コンデンサを備えた2個の読取回路を備え、前記読取回路は、前記センサ素子に蓄積された信号電荷を前記信号電荷蓄積用コンデンサに一旦移動させることにより、前記センサ素子に蓄積された前記信号電荷の検出を行うことを特徴とする固体光電変換装置。」

5.本願発明と引用発明との対比
(1)引用発明の「センサ素子」が光に反応するものであることは自明であるから、引用発明の「センサ素子」は、本願発明の「光感応セル」に相当する。
また、引用発明の「蓄積型イメージセンサアレイ」は、本願発明の「光感応セル」に相当する「センサ素子」をn×m個有していることが明らかであるが、引用発明は「ファクシミリ等の原稿読取装置」に用いられることを前提とするものであるから、n×m個の「センサ素子」が線状に並んで設けられていることは当業者にとって明らかである。
したがって、引用発明の「n×m個」、「蓄積型イメージセンサアレイ」は、各々本願発明の「第1数量」、「第1光感応線」に相当し、引用発明の「1ブロックがm個のセンサ素子及び薄膜トランジスタ素子の対からなり、ブロックがn個あるため全体のビット数がn×m個である蓄積型イメージセンサアレイ及び薄膜トランジスタアレイ」は、本願発明の「第1数量の光感応セルを有する第1光感応線」に相当する。

(2)引用発明における各「読取回路」内のm個の「信号電荷蓄積用コンデンサ」についてみると、当該「信号電荷蓄積用コンデンサ」は、本願発明の「光感応セル」に相当する「センサ素子」に蓄積された「信号電荷」を「一旦移動させることにより、前記センサ素子に蓄積された前記信号電荷の検出を行う」ためのものであるが、「センサ素子」における「信号電荷」が、当該「センサ素子」が光線に感応して生成した電位に応じて蓄積されるものであることは当業者にとって明らかであるから、引用発明において、「センサ素子」に蓄積された「信号電荷」を「信号電荷蓄積用コンデンサ」に「一旦移動」することは、「センサ素子」が光線に感応して生成した電位を「信号電荷蓄積用コンデンサ」に保存することにほかならない。
したがって、引用発明におけるm個の「信号電荷蓄積用コンデンサ」は、本願発明の「第1キャパシタアレイ」と同様に、「前記第1光感応線の光感応セルが光線に感応して生成した電位を保存する」機能を有するものであると認められる。
また、引用発明において、「信号電荷蓄積用コンデンサ」の個数であるmが、「センサ素子」の個数であるn×mよりも少ないことは自明である。
以上を総合すると、引用発明の「各々m個の信号電荷蓄積用コンデンサを備えた2個の読取回路を備え、前記読取回路は、前記センサ素子に蓄積された信号電荷を前記信号電荷蓄積用コンデンサに一旦移動させることにより、前記センサ素子に蓄積された前記信号電荷の検出を行う」という構成は、本願発明の「前記光感応セルの第1数量より少ない数量のキャパシタを有し、前記第1光感応線の光感応セルが光線に感応して生成した電位を保存する、第1キャパシタアレイと、を具える」構成に対応しており、両者は、「前記光感応セルの第1数量より少ない数量のキャパシタを有し、前記第1光感応線の光感応セルが光線に感応して生成した電位を保存する、複数のキャパシタと、を具える」構成である点で一致する。

(3)引用発明の「固体光電変換装置」は本願発明の「CMOS光センサ」に対応しており、両者は「光センサ」である点で一致する。

(4)したがって、本願発明と引用発明とは、
「第1数量の光感応セルを有する第1光感応線と、
前記光感応セルの第1数量より少ない数量のキャパシタを有し、前記第1光感応線の光感応セルが光線に感応して生成した電位を保存する、複数のキャパシタと、を具えることを特徴とする光センサ。」

である点で一致し、以下の点で相違する。

(相違点1)
「複数のキャパシタ」が、本願発明では「キャパシタアレイ」であるのに対し、引用発明では「キャパシタアレイ」であることが特定されていない点。

(相違点2)
「光センサ」が、本願発明では「CMOS光センサ」であるのに対して、引用発明では「CMOS光センサ」ではない点。

6.相違点についての当審の判断
(1)相違点1について
引用発明においては、「読取回路」内にm個の「信号電荷蓄積用コンデンサ」が設けられているが、一般に、同一の素子を多数設けるに際して、各素子を無秩序に形成するよりも並べて形成する方が、設計、製造、診断等の面ではるかに効率的であることは当業者における技術常識であると認められるから、引用発明において、「読取回路」内にm個の「信号電荷蓄積用コンデンサ」を設けるに際して、当該「信号電荷蓄積用コンデンサ」を並べて形成すること、すなわち、「信号電荷蓄積用コンデンサ」のアレイを形成することは、当業者が容易になし得たことである。
したがって、相違点1は当業者が容易になし得た範囲に含まれる程度のものである。

(2)相違点2について
(2-1)一般に、ファクシミリの密着型イメージセンサ等に用いられる光センサをCMOSデバイスを用いて実現することは、例えば、本願の優先権主張の日前に日本国内において頒布された以下の周知例1?3に記載されているように、当業者における周知技術である。
(2-1-1)周知例1:特開2000-311996号公報
「【0001】
【発明の属する技術分野】本発明は半導体装置及びその製造方法並びにそれを用いたイメージセンサ装置に関し、特に絶縁基板上に半導体素子が形成された半導体装置及びその製造方法並びにそれを用いたイメージセンサ装置に関する。」
「【0047】次に、本イメージセンサの回路構成について図5を参照して説明する。図5(A)は本イメージセンサの回路図である。同図において、本イメージセンサは、シフトレジスタ及びバッファからなるCMOS構成の走査回路101と、走査回路101の各段の出力に接続されたp型トランジスタによるスイッチ105と、このスイッチ105に接続されたフォトダイオード113と、スイッチに接続され電荷を蓄積する蓄積容量183とを含んで構成されている。なお、同図中のクロックトインバータは、同図(B)に示されているように、2つのNMOSトランジスタ及びPMOSトランジスタで構成されるものとする。」

(2-1-2)周知例2:特開平8-64795号公報
「【0001】
【産業上の利用分野】本発明は、ファクシミリ,イメージスキャナー,光学式文字読取装置等の画像入力装置の駆動回路にスイッチング素子として用いられる薄膜トランジスタに係り、特に、一定方向に電流が流れる薄膜トランジスタにおいて、オフ電流を十分低くするとともに特性の均一化を図ることができる構造及びこの薄膜トランジスタを用いたイメージセンサに関する。」
「【0022】また、ゲート電極5に接続される駆動回路部についても前記光電変換素子PD及び薄膜トランジスタTと同一のガラス基板上に形成することができる。駆動回路部においては消費電力が小さいCMOS回路が使用されるが、この回路はnチャネルとPチャネルの両方の薄膜トランジスタを組み合わせて構成されている。したがって、この薄膜トランジスタについても同一ガラス基板上に形成する場合には、前記したp型のソース/ドレイン拡散領域を形成する工程の他に、n型のソース/ドレイン拡散領域を形成する工程として、100eVのエネルギー、5×10^(15)ions/cm^(2)のドーズ量でリン不純物を注入する工程が必要になる。」

(2-1-3)周知例3:特開平5-145053号公報
「【0001】
【産業上の利用分野】本発明は固体イメージセンサに関するものである。」
「【0004】従って本発明の目的は、高性能かつ十分に信頼性があり、更には低コスト化を可能にする密着型のラインセンサを提供することにある。
【0005】
【課題を解決するための手段】本発明の固体イメージセンサは、多結晶シリコン薄膜からなる薄膜トランジスタ(TFT)より構成されるスキャン回路、前記スキャン回路の出力により制御される前記TFTよりなるスイッチング回路、前記スイッチング回路に接続される蓄積用キャパシタ又はそれと等価な回路と薄膜感光体層を1エレメントとし、前記エレメントを複数個ライン状に配列し、前記複数個のエレメントから各々のスイッチング回路を介して共通の出力ラインに各エレメントに照射される光量に対応した電気信号を出力することを特徴とする。」
「【0015】本発明に用いるスキャン回路はある程度の速いスピードが要求される。例えばエレメント数が1000で、読み出しサイクルが1msecとすると、スキャン・スピードは1MHZである。このためスキャン回路は高速で動作可能のシフトレジスタと、それを構成するトランジスタが要求される。
【0016】図8はC-MOS構成のスキャン回路の1例であり、1エレメント分を示している。Pチャネル薄膜トランジスタ(P-TFT)90?93とNチャネル薄膜トランジスタ(N-TFT)94?97により形成される。」

(2-2)また、CMOSデバイスを用いて回路を設計すれば、電力量の低減が期待できることは当業者における技術常識である。
そして、当業者にとって、電力の低減は、電気・電子機器全般における普遍的ともいえる技術課題であるから、引用発明において、電力を低減するために、上記周知技術を適用し、「固体光電変換装置」をCMOSデバイスを用いて実現すること、すなわち、本願発明のように「固体光電変換装置」を「CMOS光センサ」とすることは、当業者が容易に想到し得たことである。
したがって、相違点2も当業者が容易になし得た範囲に含まれる程度のものである。

(3)判断についてのまとめ
以上検討したとおりであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

7.むすび
以上のとおり、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2010-05-14 
結審通知日 2010-05-18 
審決日 2010-06-01 
出願番号 特願2003-147912(P2003-147912)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 柴山 将隆  
特許庁審判長 北島 健次
特許庁審判官 安田 雅彦
近藤 幸浩
発明の名称 CMOS光センサとその動作方法  
代理人 杉村 憲司  
代理人 杉村 興作  
代理人 澤田 達也  
代理人 杉村 憲司  
代理人 来間 清志  
代理人 杉村 興作  
代理人 来間 清志  
代理人 澤田 達也  

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