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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1226044
審判番号 不服2007-21041  
総通号数 132 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-12-24 
種別 拒絶査定不服の審決 
審判請求日 2007-07-30 
確定日 2010-10-27 
事件の表示 平成10年特許願第220920号「同期型バースト半導体メモリ装置」拒絶査定不服審判事件〔平成12年 2月25日出願公開、特開2000- 57777〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成10年8月4日の特許出願であって、平成18年12月25日付けで手続補正がなされ、平成19年4月26日付けで拒絶査定がなされ、これに対して、同年7月30日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後平成21年11月5日付けで審尋がなされ、平成22年2月2日に回答書が提出されたものである。

第2.平成19年7月30日付けの手続補正についての却下の決定
[結論]
平成19年7月30日付けの手続補正を却下する。

[理由]
1.補正の内容
平成19年7月30日付けの手続補正(以下「本件補正」という。)は、補正前の特許請求項の範囲の請求項1?17を、補正後の特許請求の範囲の請求項1?17と補正するものであり、補正前後の請求項1及び5は以下のとおりである。
(補正前)
「【請求項1】 外部クロック信号に同期され、動作する半導体メモリ装置において、
データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第1内部アドレス発生器と、
前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第2内部アドレス発生器と、
前記第1及び第2内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
外部から印加される読出及び書込命令情報に応じて前記第1及び第2内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」

「【請求項5】 外部クロック信号の上昇及び下降エッジに応じてアクセスができるし、バースト読出及び書込モードで動作可能な同期型半導体メモリ装置において、
データビットを貯蔵する複数のメモリセルを持つメモりセルアレイと、
外部アドレスを一時的に維持する第1アドレスレジスターと、
前記第1アドレスレジスターの出力を受け入れ、バースト読出動作のための一連の第1内部アドレスを発生する第1内部アドレス発生器と、
前記外部アドレスを一時的に維持する第2アドレスレジスターと、
前記第2アドレスレジスターの出力を受け入れ、バースト書込動作のための一連の第2内部アドレスを発生する第2内部アドレス発生器と、
前記第1及び第2内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
少なくとも外部書込インエーブル信号に応答して前記第1及び第2アドレスレジスター、前記第1及び第2内部アドレス発生器、そして、前記アドレス選択器の一つの動作を制御する制御器及び、
前記アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー含むことを特徴とする同期型半導体メモリ装置。」

(補正後)
「【請求項1】 外部クロック信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置において、
データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第1内部アドレス発生器と、
前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第2内部アドレス発生器と、
前記第1及び第2内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
外部から印加される読出及び書込命令情報に応じて前記第1及び第2内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むとともに、
書込データを一時的に維持するデータインレジスターをさらに含み、
前記制御器は、
書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする半導体メモリ装置。」

「【請求項5】 外部クロック信号の上昇及び下降エッジに応じてアクセスができるし、バースト読出及び書込モードで動作可能な同期型半導体メモリ装置において、
データビットを貯蔵する複数のメモリセルを持つメモりセルアレイと、
外部アドレスを一時的に維持する第1アドレスレジスターと、
前記第1アドレスレジスターの出力を受け入れ、バースト読出動作のための一連の第1内部アドレスを発生する第1内部アドレス発生器と、
前記外部アドレスを一時的に維持する第2アドレスレジスターと、
前記第2アドレスレジスターの出力を受け入れ、バースト書込動作のための一連の第2内部アドレスを発生する第2内部アドレス発生器と、
前記第1及び第2内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
少なくとも外部書込インエーブル信号に応答して前記第1及び第2アドレスレジスター、前記第1及び第2内部アドレス発生器、そして、前記アドレス選択器の一つの動作を制御する制御器及び、
前記アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー含むとともに、
前記第1アドレスレジスターの出力と前記第2アドレスレジスターの出力とを比較するとともに、該比較結果に基づき、書込動作が終結されない間に読出動作が要求されたか否か判断する比較器と、
書込データを一時的に維持するデータインレジスターと、をさらに含み、
前記制御器は、
書込動作が終結されない間に読出動作が要求されたと、前記比較器が判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする同期型半導体メモリ装置。」

2.補正事項の整理
本件補正における補正事項を整理すると、以下のとおりである。
(1)補正事項1
補正前の請求項1の「外部クロック信号に同期され、動作する半導体メモリ装置において」を、補正後の請求項1の「外部クロック信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置において」と補正すること。

(2)補正事項2
補正前の請求項1の「アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置」を、補正後の請求項1の「アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むとともに、 書込データを一時的に維持するデータインレジスターをさらに含み、 前記制御器は、 書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする半導体メモリ装置」と補正すること。

(3)補正事項3
補正前の請求項5の「前記アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー含むことを特徴とする同期型半導体メモリ装置」を、補正後の請求項5の「前記メモリセルを選択するアドレスデコーダー含むとともに、 前記第1アドレスレジスターの出力と前記第2アドレスレジスターの出力とを比較するとともに、該比較結果に基づき、書込動作が終結されない間に読出動作が要求されたか否か判断する比較器と、 書込データを一時的に維持するデータインレジスターと、をさらに含み、 前記制御器は、 書込動作が終結されない間に読出動作が要求されたと、前記比較器が判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする同期型半導体メモリ装置」と補正すること。

(4)補正前の請求項17の「データビットを貯蔵する複数のメモリセルを持つメモりセルアレイと、」を、補正後の請求項17の「データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、」と補正すること(なお、下線は当合議体にて付加したものである。以下同じ。)。

3.補正の目的の適否、及び新規事項の追加の有無について
(1)補正事項1について
補正事項1は、「半導体メモリ装置」が「外部クロック信号に同期され」て動作するものであるという補正前の請求項1に係る発明の発明特定事項に対して、「バースト読出及び書込モードで動作可能な」ものであるという技術的限定を加えるものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、「半導体メモリ装置」が「バースト読出及び書込モードで動作可能な」ものであることは、本願の願書に最初に添付した明細書(以下、本願の願書に最初に添付した明細書を「当初明細書」といい、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。)の0016段落等に記載されおり、補正事項1が当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、補正事項1は当初明細書等に記載された事項の範囲内においてなされたものである。
したがって、補正事項1は、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすものである。

(2)補正事項2について
補正事項2は、補正前の請求項1に係る発明の発明特定事項である「制御器」に対して、「書込動作が終結されない間に読出動作が要求されたと判断したとき、」「書込データを一時的に維持する」「データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」ものであるという技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、「制御器」が、「書込動作が終結されない間に読出動作が要求されたと判断したとき、」「書込データを一時的に維持する」「データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」ものであることは、当初明細書の0044段落等に記載されており、補正事項2が当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、補正事項2は当初明細書等に記載された事項の範囲内においてなされたものである。
したがって、補正事項2は、特許法第17条の2第3項に規定する要件を満たすものである。

(3)補正事項3について
補正事項3は、補正前の請求項5に係る発明の発明特定事項である「制御器」に対して、「書込動作が終結されない間に読出動作が要求されたと、」「前記第1アドレスレジスターの出力と前記第2アドレスレジスターの出力とを比較するとともに、該比較結果に基づき、書込動作が終結されない間に読出動作が要求されたか否か判断する」「比較器が判断したとき、」「書込データを一時的に維持する」「データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」ものであるという技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、「制御器」が、「書込動作が終結されない間に読出動作が要求されたと、」「前記第1アドレスレジスターの出力と前記第2アドレスレジスターの出力とを比較するとともに、該比較結果に基づき、書込動作が終結されない間に読出動作が要求されたか否か判断する」「比較器が判断したとき、」「書込データを一時的に維持する」「データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」ものであることは、当初明細書の0044段落等に記載されており、補正事項3が当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、補正事項3は当初明細書等に記載された事項の範囲内においてなされたものである。
したがって、補正事項3は、特許法第17条の2第3項に規定する要件を満たすものである。

(4)補正事項4について
補正事項4が、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当し、特許法第17条の2第3項に規定する要件を満たすものであることは明らかである。

(5)補正の目的の適否、及び新規事項の追加の有無についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる事項を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本件補正による補正後の請求項1?17に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?17に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、以下のとおりのものである。

「【請求項1】 外部クロック信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置において、
データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第1内部アドレス発生器と、
前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第2内部アドレス発生器と、
前記第1及び第2内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
外部から印加される読出及び書込命令情報に応じて前記第1及び第2内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むとともに、
書込データを一時的に維持するデータインレジスターをさらに含み、
前記制御器は、
書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする半導体メモリ装置。」

(2)引用刊行物に記載された発明
(2-1)引用例1:特開平9-171681号公報
(2-1-1)本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平9-171681号公報(以下「引用例1」という。)には、図1?7とともに以下の記載がある。
「【0001】
【発明の属する技術分野】本発明は半導体記憶装置(メモリ)のアドレスを制御するメモリアドレス制御装置に関し、特にロウアドレスやカラムアドレスを制御するメモリのアドレス制御装置に関する。
【0002】
【従来の技術】従来、かかるメモリアドレス制御装置は、メモリに対するアドレスを指定するためのロウアドレスカウンタやカラムアドレスカウンタを用い、アドレス制御信号で切換えることにより、メモリへのアクセスを行っている。
【0003】図6は従来の一例を説明するためのメモリアドレス制御装置のブロック図である。図6に示すように、このメモリアドレス制御装置は、第1のクロックをカウントしてロウアドレスを作成するロウアドレスカウンタ1と、第2のクロックをカウントしてカラムアドレスを作成するカラムアドレスカウンタ2aと、これらのカウンタ1,2aの出力をロウ/カラム切換信号により切換える切換回路5aと、ロウ・アドレス・ストローブ(RAS反転)信号,カラム・アドレス・ストローブ(CAS反転)信号やライト・イネーブル(WE反転)信号および切換回路5の出力によりアクセスされるメモリ3とを有している。なお、これらロウ/カラム切換信号あるいはRAS反転信号,CAS反転信号やWE反転信号は、異なったタイミングでCPU(図示省略)などから送出されてくる。
【0004】このアドレス制御装置の動作において、メモリ3の読み出し/書き込みの制御は、WE反転信号により行われる。つまり、WE反転信号が「ロウ(L)」で書き込み動作となり、「ハイ(H)」で読み出し動作となる。なお、これら読み出し/書き込み動作において、アドレス制御に関する動作は同じであるため、以下では、読み出し/書き込みを区別せずに説明する。
【0005】まず、メモリ3との間でのデータの読み出し/書き込み時のアドレス設定方法は、切換回路5aによりロウアドレスカウンタ1の信号をメモリ3に出力し、つぎに切換回路5aを切換えてカラムアドレスカウンタ2aの信号をメモリ3へ出力している。
【0006】このようにして、或るアドレスが選択され、データの読み出し/書き込みが可能になるが、さらに引き続くアクセスが同じロウアドレスであれば、ロウアドレスの設定を行わず、カラムアドレスの設定のみにより、読み/書きが続いて行えるようになっている。この動作は、ページモードと呼ばれる動作モードであり、再度ロウアドレスを設定する必要がないため、短時間でいくつものアドレスに読み/書きができる利点がある。特に、ディジタル信号処理などの高速動作を要求されるシステムにとっては、必須の動作モードである。」
「【0013】
【発明が解決しようとする課題】上述した従来のメモリアドレス制御装置は、ページモードを使用することにより、ディジタル信号処理のような高速システムに対応している。しかしながら、メモリへの出力信号がディジタル信号であるため、アドレス信号が変化するときに発生するノイズがアナログ信号処理系に悪影響を及ぼしてしまうという欠点がある。」
「【0022】
【発明の実施の形態】次に、本発明の実施の形態について図面を参照して説明する。図1は本発明の一実施の形態を説明するためのメモリアドレス制御装置のブロック図である。図1に示すように、本実施の形態は、メモリを備えたシステムにおいて、アドレス切り換え時に発生するノイズを低減するため、ロウアドレスカウンタ1とカラムアドレスカウンタ2の初期値を同一に設定してロウ/カラムの切換えを無くすことにより、ノイズの発生を無くすものである。その装置構成は、第1のクロックをカウントしてロウアドレスを作成するロウアドレスカウンタ1と、このロウアドレスカウンタ1からのロウアドレスをロードするとともに、初期値設定信号LOADを入力し、ロウアドレスと同じカウンタ値から第2のクロックをカウントしてカラムアドレスを作成するカラムアドレスカウンタ2と、RAS反転信号,CAS反転信号やWE反転信号およびこのカラムアドレスカウンタ2の出力をアドレス入力としてアクセスされるメモリ3とを有している。また、これらRAS反転信号,CAS反転信号やWE反転信号は、前述した従来例と同様、異なったタイミングでCPU(図示省略)などから送出されてくる。
【0023】図2は図1におけるカラムアドレスカウンタの回路構成図である。図2に示すように、このカラムアドレスカウンタも、一例として、4ビット構成の16進カウンタを例にとっている。その回路構成は、初期値設定信号LOADの反転信号をつくるインバータINV1と、この初期値設定信号LOAD,データ入力としてのロウアドレスなどを入力してカラムアドレスとしての初期値を設定する初期値設定部4と、この初期値設定部4の出力をデータ端子Dに、第2のクロックをクロック端子CKに、リセット信号RNをリセット端子RNに入力し、正相出力をQ端子に、逆相出力をQB端子にデータ出力(Q0?Q3)として出力するフリップフロップF1?F4と、これらフリップフロップF1?F3の出力を組合わせるためのインバータI1,ナンドゲートNA1,NA2と、これらの出力を反転するインバータI2?I4と、これらのインバータ出力やインバータI1,ナンドゲートNA1,NA2の出力およびフリップフロップF2?F4の出力などの組合わせ論理をとるアンドゲートA1?A6およびノアゲートNR1?NR3とを備えている。この初期値設定部4を除く部分は、前述した図7の回路と同様である。
【0024】本実施の形態における初期値設定部4は、インバータINV1による初期値設定信号LOADの正相,逆相出力とロウアドレスカウンタ1からのロウアドレスデータD0およびフリップフロップF1のQB出力の論理をとるアンドゲートA7,A8と、インバータINV1による初期値設定信号LOADの正相,逆相出力とロウアドレスカウンタ1からのロウアドレスデータD1およびノアゲートNR1の出力の論理をとるアンドゲートA9,A10と、同様のアンドゲートA11?A14と、これらアンドゲートA7,A8;A9,A10;A11,A12;A13,A14の各出力を入力とするオアゲート0R1?OR4とで形成され、フリップフロップF1?F4より4ビットのカラムアドレスとしてのデータQ0?Q3を出力するものである。なお、リセット信号RNはフリップフロップF1?F4に対し、「ロウ(L)」入力でF1?F4のQ出力がすべて(L)になる。
【0025】この初期値設定信号LOADの「ロウ(L)」入力で、カラムアドレスカウンタ2は通常のカウント動作をする。つまり、前述した図7の従来例のカウンタと同様の動作をする。このときのデータ入力D0?D3は、一切カウントに影響しない。
【0026】そして、かかるLOAD信号を「ハイ(H)」入力にすると、データ入力D0?D3信号がクロックに同期してフリップフロップF1?F4にロードされ、D0?D3の値に初期設定される。
【0027】その後、LOAD信号を「ロウ(L)」に戻し、従来のようにクロックを入力していくと、初期値のカウンタ値からカウントを開始していく。
【0028】要するに、アンドゲートA7?A14とオアゲートOR1?OR4およびインバータINV1とからなる初期値設定部4は、ロウアドレスとしてのデータD0?D3をカラムアドレスカウンタ2の初期値として設定するための初期値設定ゲートを構成している。
【0029】図3は図1における各種信号のタイミング図である。図3に示すように、これは、上述したLOAD信号としてRAS反転信号を用い、カラムアドレスカウンタ2の第2のクロックとしてCAS反転信号を用いた例である。すなわち、RAS反転信号をLOAD信号として入力し、そのRAS反転信号が「ハイ(H)」のとき、カラムアドレスカウンタ2のデータ入力はロウアドレスカウンタ1のロウアドレスを入力しており、第2のクロックであるCAS反転信号の立ち上がりと共にそのロウアドレスと同じカウンタ値がカラムアドレスカウンタ2に初期設定される。
【0030】つぎに、RAS反転信号の立ち下がりでメモリ3に初期設定されたロウアドレスが設定される。このとき、RAS反転信号と同じであるLOAD信号も「ロウ(L)」に戻り、カラムアドレスカウンタ2は従来例と同じ動作でカラムアドレスを生成していく。要するに、カラムアドレスカウンタ2のLOAD信号が「ロウ(L)」のときは、前述した図2の初期設定部がない図7と同等の回路になり、第2のクロックであるCAS反転信号によりカウントされ、カラムアドレスを順次メモリ3に設定していく。
【0031】1つのロウアドレスの設定が終ると、RAS反転信号を立ち上げてロウアドレスカウンタ1のカウンタ値を進め、カラムアドレスカウンタ2に次のロウアドレスのLOADの準備にかかる。以後は、上述した動作の繰り返しになる。
【0032】図4は図1におけるメモリのマップ図である。図4に示すように、メモリ制御モードは、前述した図7の動作と同じページモードを用いるが、アドレス信号のロウアドレスと第1番目のカラムアドレスとが同じ値nからスタートする。ついで、RAS反転信号の立ち下がりでロウアドレスnを選択し、続けてCAS反転信号の立ち下がりでカラムアドレスnを選択する。これにより、メモリ3の選択されたメモリセルは、メモリマップの中央の斜線部分で表わされる。
【0033】つぎの動作は、従来例と同様に、次のCAS反転信号の立ち下がりにおいて、カラムアドレスn+1が選択される。かかる動作と同様の動作を順次繰り返し、メモリマップの最終アドレスまでアクセスすると、0アドレスに戻り、カラムアドレスn-1までアクセスする。
【0034】図5は図1に示す装置の変形例を説明するためのメモリアドレス制御装置のブロック図である。図5に示すように、この装置は、図1に示すメモリアドレス制御装置の構成を書き込み側と読み出し側とに分けたものであり、それぞれロウアドレスカウンタ1,カラムアドレスカウンタ2を備えた書き込みアドレス制御部6および読み出しアドレス制御部7と、これら制御部6,7の出力を切り換える切換回路5と、メモリ3とを備えている。ロウアドレスカウンタ1は第1のライトクロックあるいは第1のリードクロックをカウントしてロウアドレスを作成し、またカラムアドレスカウンタ2は第2のライトクロックあるいは第2のリードクロックをカウントしてカラムアドレスを作成する。それぞれのカラムアドレスカウンタ2の出力は、ライト/リード切換信号によって制御される切換回路5に入力され、その切り換えられた信号がメモリ3のアドレス入力に供給される。このメモリアドレス制御装置は、書き込みと読み出しとの切換えでは切換回路5を必要とするが、ロウ/カラムの切換えは必要なくなっている。
【0035】かかるメモリアドレス制御装置において、書き込みアドレス制御部6のロウアドレスカウンタ1は、初期値(通常は0)から第1のライトクロックをカウントし、最終アドレスか又は或る設定したアドレスまでカウントすると初期値に戻るようになっている。また、このクロックをカウントしたロウアドレスカウンタ1の出力は、カラムアドレスカウンタ2へ入力されるので、カラムアドレスカウンタ2は、同じカウンタ値に設定される。このカラムアドレスカウンタ2はそのカウンタ値から第2のライトクロックをカウントし、最終アドレスか又は或る設定したアドレスまでカウントすると、0アドレスに戻って再びカウントを開始する。
【0036】一方、読み出しアドレス制御部7におけるロウアドレスカウンタ1およびカラムアドレスカウンタ2は、それぞれ第1のリードクロックおよび第2のリードクロックをカウントするが、その動作は書き込みアドレス制御部6のロウアドレスカウンタ1,カラムアドレスカウンタ2と同じである。
【0037】さらに、書き込みアドレス制御部6および読み出しアドレス制御部7のカラムアドレスカウンタ2の両出力は共に切換回路5に供給され、ライト/リード切換信号で切り換えられた後、メモリ3へ出力される。要するに、この切換回路5は、メモリ3へ書込動作を行うとき、書き込みアドレス制御部6のカラムアドレスカウンタ2からの信号をメモリ3へ出力し、逆に読出動作を行うときは、読み出しアドレス制御部7のカラムアドレスカウンタ2からの信号をメモリ3へ出力する。
【0038】このように、本実施の形態は、メモリを備えたシステムにおいて、アドレス切換時に発生するノイズを低減するにあたり、メモリアクセスするためのアドレス信号のうち、第1のクロックを計数してロウアドレスを出力するロウアドレスカウンタと、前記ロウアドレスカウンタのカウンタ値をロードし、第2のクロックを計数するときに同じカウンタ値からカウントを開始するカラムアドレスカウンタと、このカラムアドレスカウンタのカウンタ値でアクセスされるメモリとを有することにより、前記メモリにおけるカラムアドレスとロウアドレスとの切換わりを無くすことができるので、切換わり時に発生するノイズを抑制することができ、アナログ処理系への影響を無くすことができる。
【0039】また、本実施の形態によれば、上述したように、ロウアドレスのホールド時間やカラムアドレスのセットアップ時間を大きくとることができるので、設計が容易になるとともに、高速動作をさせることができる。
【0040】
【発明の効果】以上説明したように、本発明のメモリアドレス制御装置は、第1のクロックを計数してロウアドレスを出力するロウアドレスカウンタと、前記ロウアドレスカウンタのカウンタ値をロードし、第2のクロックを計数するときに同じカウンタ値からカウントを開始するカラムアドレスカウンタと、このカラムアドレスカウンタのカウンタ値でアクセスされるメモリとを有することにより、ロウアドレス信号と第1番目のカラムアドレス信号を同じ値からスタートさせ、メモリにおけるロウ/カラムアドレスの切り換わりを無くすことができるので、従来切り換わり時に発生していたノイズを零に抑えることができ、ノイズの影響を受け易いアナログ信号処理系の誤動作を防止することができるという効果がある。」

(2-1-2)ここにおいて、図2は、図1に記載されたメモリアドレス制御装置おけるカラムアドレスカウンタについての回路構成図であるが、図1に記載された装置の「変形例」である図5に記載されたメモリアドレス制御装置においても、図2に記載されたカラムアドレスカウンタを用いていることは明らかであるから、図5に示されているメモリアドレス制御装置も、外部から供給されるRAS反転信号及びCAS反転信号に同期してページモードでデータの読み出し及び書き込みを行っているものと認められる。
また、図5に記載されている「メモリ3」が、データビットを貯蔵する複数のメモリセルを持つメモリセルアレイにて構成されていることは、当業者にとって自明である。

また、0005段落?0006段落の「まず、メモリ3との間でのデータの読み出し/書き込み時のアドレス設定方法は、切換回路5aによりロウアドレスカウンタ1の信号をメモリ3に出力し、つぎに切換回路5aを切換えてカラムアドレスカウンタ2aの信号をメモリ3へ出力している。このようにして、或るアドレスが選択され、データの読み出し/書き込みが可能になるが、さらに引き続くアクセスが同じロウアドレスであれば、ロウアドレスの設定を行わず、カラムアドレスの設定のみにより、読み/書きが続いて行えるようになっている。この動作は、ページモードと呼ばれる動作モードであり、再度ロウアドレスを設定する必要がないため、短時間でいくつものアドレスに読み/書きができる利点がある。特に、ディジタル信号処理などの高速動作を要求されるシステムにとっては、必須の動作モードである。」という従来技術に関する記載を勘案しつつ、0023段落の「図2は図1におけるカラムアドレスカウンタの回路構成図である。図2に示すように、このカラムアドレスカウンタも、一例として、4ビット構成の16進カウンタを例にとっている。その回路構成は、初期値設定信号LOADの反転信号をつくるインバータINV1と、この初期値設定信号LOAD,データ入力としてのロウアドレスなどを入力してカラムアドレスとしての初期値を設定する初期値設定部4と、この初期値設定部4の出力をデータ端子Dに、第2のクロックをクロック端子CKに、リセット信号RNをリセット端子RNに入力し、正相出力をQ端子に、逆相出力をQB端子にデータ出力(Q0?Q3)として出力するフリップフロップF1?F4と・・・を備えている。」という記載、及び0034段落の「図5は図1に示す装置の変形例を説明するためのメモリアドレス制御装置のブロック図である。図5に示すように、この装置は、図1に示すメモリアドレス制御装置の構成を書き込み側と読み出し側とに分けたものであり、それぞれロウアドレスカウンタ1,カラムアドレスカウンタ2を備えた書き込みアドレス制御部6および読み出しアドレス制御部7と、これら制御部6,7の出力を切り換える切換回路5と、メモリ3とを備えている。ロウアドレスカウンタ1は第1のライトクロックあるいは第1のリードクロックをカウントしてロウアドレスを作成し、またカラムアドレスカウンタ2は第2のライトクロックあるいは第2のリードクロックをカウントしてカラムアドレスを作成する。」という記載を参照すると、図5に記載されている「読み出しアドレス制御部7」は、データ入力としてのロウアドレスなどを入力し、第1及び第2のリードクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、ページモードでの読み込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う構成になっているものと認められる。
同様にして、図5に記載されている「書き込みアドレス制御部6」は、データ入力としてのロウアドレスなどを入力し、第1及び第2のライトクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、ページモードでの書き込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う構成になっているものと認められる。

また、引用例1には、第1及び第2のリードクロック及び第1及び第2のリードクロック、並びにライト/リード書き換え信号がどのようにして発生されているかについて明記されていないが、外部から印加される読み出し及び書き込み信号に応じてこれらのクロック及び信号を発生させる制御手段がメモリの中に存在していることは自明である。
また、図5の「切換回路5」の出力が、アドレスデコーダーによってデコードされて、メモリセルの選択信号となることは明らかである。

(2-1-3)以上を総合すると、引用例1には、以下の発明(以下「引用発明」という。)が記載されているものと認められる。
「外部から供給されるRAS反転信号及びCAS反転信号に同期してページモードでデータの読み出し及び書き込みの動作が可能な半導体メモリ装置において、
データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
データ入力としてのロウアドレスなどを入力し、第1及び第2のリードクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの読み込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う読み出しアドレス制御部7と、
データ入力としてのロウアドレスなどを入力し、第1及び第2のライトクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの書き込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う書き込みアドレス制御部6と、
前記読み出しアドレス制御部7及び前記書き込みアドレス制御部6のうちの一つの出力を選択する切換回路5と、
外部から印加される読み出し及び書き込み信号に応じて、前記第1及び第2のリードクロック及び前記第1及び第2のリードクロック、並びに前記ライト/リード書き換え信号を発生する制御手段及び
前記切換回路5の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」

(2-2)引用例2:特開平7-182870号公報
(2-2-1)本願の出願前に日本国内において頒布された特開平7-182870号公報(以下「引用例2」という。)には、図1?6、10、12及び13とともに以下の記載がある。
「【0001】
【産業上の利用分野】この発明は、シンクロナスランダムアクセスメモリ(以下シンクロナスRAMという)に関し、特に、コンピュータの速度性能の向上のために用いられる高速のシンクロナスRAMに関するものである。」
「【0074】
【実施例】次に、この発明の実施例を図面に基づいて詳細に説明する。
第1実施例
まず、第1実施例によるシンクロナスSRAMの動作の概念について説明する。
【0075】図1は、第1実施例によるシンクロナスSRAMのリソースの基本的な使用タイミングを示す模式図である。この図1は、図12に対応するものである。図1に示されるリソースの基本的な使用タイミングが図12に示されるものと異なるのは、書込動作におけるリソースの使用タイミングである。
【0076】具体的には、書込動作の実行が、基本的に3つの使用サイクル#1?#3で行なわれる。すなわち、第1の使用サイクルでアドレス信号の入力によってリソースADが使用され、第2の使用サイクルにおいてはリソースが使用されず、第3の使用サイクルでデータの入力およびデータの書込によってリソースRAMおよびリソースDINが使用される。
【0077】すなわち、第2の使用サイクルは、リソースRAMおよびリソースDINを遅延(図中STL)させるサイクルである。ただし、図1に示された書込動作は、基本的な動作であり、実際の動作においては、リソースRAMが、第3の使用サイクル以降に遅延される場合がある。
【0078】次に、図1に示されるリソースの基本的使用タイミングによりシンクロナスSRAMが動作する場合について説明する。図2は、第1実施例によるシンクロナスSRAMの動作時におけるリソースの使用タイミングを示す模式図である。この図2は、図13に対応するものである。
【0079】図2のリソースの使用タイミングが図13のものと異なるのは、次の点である。読出動作直後の書込動作におけるリソースADの使用タイミングが異なる。また、基本的動作タイミングに基づく書込動作のリソースDINの使用タイミングが異なる。さらに、基本的動作タイミングおよびそのタイミングからさらに遅延されるタイミングに基づくリソースRAMの使用タイミングである。
【0080】図1に示されるようにリソースDOUTおよびDINの使用タイミングは、同じ第3サイクルである。このため、図2に示されるように、各サイクルで読出動作または書込動作を開始しても、リソースDOUTとリソースDINとのリソースコンフリクトが発生しない。ただし、図1に示されるような基本的な使用タイミングを実行するだけでは、書込動作の直後に読出動作を行なう場合において、リソースRAMについてリソースコンフリクトが発生する。
【0081】それを解決するために、この図2のリソースの使用タイミングにおいては、書込動作のリソースRAMの使用タイミングを、その次に実行される書込動作における2つ目の使用サイクルで使用する。それは、書込動作の2つ目の使用サイクルは、リソースを使用していないからである。
【0082】したがって、ある書込動作において入力されたデータは、次の書込動作において書込まれることになる。このため、たとえ、書込動作が連続して多数発生しても、ある任意の期間において、書込を待たされているデータの数は、最大1つとなる。このようなデータの保持に関する動作は、書込データを保持するデータ保持回路と、その保持されるデータに対応するアドレス信号を保持するアドレス信号保持回路とを設けることによって実現可能である。
【0083】ところが、ここで問題となるのは、保持されているデータ、すなわちまだ書込まれていないデータに対して読出が要求された場合である。この場合においては、データがまだ書込まれていないため、保持されているデータを読出データとして外部へ出力する必要がある。したがって、図2に示されるように、書込動作の直後にその書込動作において保持された書込データに対して読出動作が要求された場合に、図中の矢印で示されるような経路で保持されたデータをメモリセルアレイ51をバイパスして読出す必要がある。
【0084】次に、図2に示されるようなリソースの使用タイミングを実現するシンクロナスSRAMの具体例について説明する。図3は、第1実施例によるシンクロナスSRAMの構成を示すブロック図である。
【0085】図3のシンクロナスSRAMが図10のものと異なるのは、図2のラッチ回路25が取り除かれ、ラッチ回路13,14,15,20,21,22、マルチプレクサ31、32、コンパレータ41および論理ゲート65,66,70が追加されて設けられたことである。ここで、ラッチ回路13,14は、レジスタを構成する。
【0086】外部アドレス信号ADDは、アドレス入力ピン1から入力され、バッファ回路61を介してラッチ回路11に与えられる。ラッチ回路11の出力信号は、ラッチ回路13,14,15を介し、内部アドレス信号WADDとしてマルチプレクサ31に与えられるとともに、ラッチ回路16を介し、内部アドレス信号RADDとしてラッチ回路31に与えられる。
【0087】外部ライトイネーブル信号NWEは、コントロール入力ピン2から入力され、バッファ回路62およびラッチ回路12を介してラッチ回路17に与えられる。
【0088】ラッチ回路17の出力信号である内部ライトイネーブル信号NWEinは、マルチプレクサ31、読出回路53、書込回路54および論理ゲート65に与えられるとともに、ラッチ回路20および21を介して論理ゲート70に与えられる。ただし、論理ゲート65,67のそれぞれには、内部ライトイネーブル信号NWEinが反転されて与えられる。
【0089】論理ゲート65および67のそれぞれは、内部ライトイネーブル信号NWEinの他に内部クロック信号PH1を受ける。論理ゲート65は、その出力信号PH1・WEを、ラッチ回路13に制御信号として与える。論理ゲート70は、その出力信号PH1・WEをラッチ回路22に制御信号として与える。
【0090】これらの論理ゲート65および70のそれぞれは、内部ライトイネーブル信号NWEinがHレベルであり、かつ内部クロック信号PH1がHレベルである場合にその出力信号がHレベルになる。
【0091】外部からの書込データは、データ入出力ピン4から入力され、バッファ回路67を介してラッチ回路22に与えられる。ラッチ回路22の出力信号である書込データWDは、書込回路54およびマルチプレクサ32のそれぞれに与えられる。マルチプレクサ32は、その他のデータとして、読出回路53から出力される読出データRDも受ける。
【0092】コンパレータ41は、内部アドレス信号WADDおよびRADDを受ける。コンパレータ41の出力信号HITは、論理ゲート66に与えられる。この出力信号HITは、内部アドレス信号WADDおよびRADDが一致した場合にHレベルとなる。
【0093】論理ゲート66は、その他に、内部ライトイネーブル信号NWEinを受ける。論理ゲート66の出力信号はマルチプレクサ32に制御信号として与えられる。論理ゲート66の出力信号は、与えられる出力信号HITおよび内部ライトイネーブル信号NWEinがともにHレベルになった場合にHレベルになる。
【0094】マルチプレクサ32は、論理ゲート66から与えられる制御信号がHレベルである場合に書込データWDを出力し、一方、その制御信号がLレベルである場合に読出データRDを出力する。マルチプレクサ32の出力信号は、ラッチ回路18,19およびトライステートバッファ回路68を介してデータ入出力ピン4に与えられ、外部に出力される。
【0095】次に、図3に示されるシンクロナスSRAMに用いられるラッチ回路11,12,…について詳細に説明する。図4は、ラッチ回路の構成を示す回路図である。
【0096】図4を参照して、このラッチ回路は、入力端子91と出力端子92との間にMOSトランジスタ81、入力端子と出力端子とが相互に接続されたインバータ82,83およびインバータ84が接続される。
【0097】インバータ82および83は、前述のように接続されるため、2つの安定状態を有し、1ビットの情報を保持することが可能となっている。また、MOSトランジスタ81は、そのゲートに制御信号として、たとえば、内部クロック信号PH1、PH2、制御信号PH1・WEまたは制御信号PH1・WEDを受ける。
【0098】次に動作について説明する。MOSトランジスタ81が、そのゲートに受ける信号に応答して導通状態になると、入力端子91から入力されたデータがこのラッチ回路の内部に転送され、そして、出力端子92から出力される。一方、MOSトランジスタ81が、そのゲートに与えられる信号に応答して非導通状態になると、その非導通状態になる直前の出力信号が保持され、その保持された出力信号が、出力端子92から出力され続ける。
【0099】次に、図3に示されるシンクロナスSRAMの動作について説明する。図5は、図3のシンクロナスSRAMにおける内部アドレス信号の生成に関する動作を示すタイミングチャートである。また、図6は、図3のシンクロナスSRAMにおけるデータの書込および読出に関する動作を示すタイミングチャートである。
【0100】図5および図6においては、書込動作、読出動作、書込動作、読出動作および読出動作が順に実行される場合の動作を示しており、第1サイクルCY1?第5CY5のそれぞれに対応して示される“WRITE”および“READ”のそれぞれは、図1に示される書込動作および読出動作のそれぞれの第2の使用サイクルに対応する。
【0101】図5および図6の一連の動作においては、第3サイクルCY3において実行される書込動作で、データの書込のためのアドレスとして指定されたアドレスA2と同じアドレスA3のデータが、第4サイクルCY4の読出動作でデータ読出のためのアドレスとして指定される場合が示される。すなわち、アドレスA2とアドレスA3とが一致すると仮定する。
【0102】まず、図5を用いて、内部アドレス信号の生成に関する動作について説明する。第1サイクルCY1の期間の最初における外部クロック信号Kの立上がりエッジで、外部ライトイネーブル信号NWEおよび外部アドレス信号ADDがサンプリングされる。これにより、内部ライトイネーブル信号NWEinがLレベルに立下がるとともに、内部アドレス信号RADDがアドレスA0になる。さらに、内部ライトイネーブル信号NWEinがLレベルになり、かつ内部クロック信号PH1がHレベルになるため、外部アドレス信号ADDに対応するラッチ回路11の出力信号が、ラッチ回路13および14が構成するレジスタに取込まれ、保持される。
【0103】このように保持されたアドレス信号は、第1サイクルの第2フェイズでラッチ回路14を通過し、第2サイクルの第1フェイズPh1でラッチ回路15を通過することにより、内部アドレス信号WADDとしてマルチプレクサ31に与えられる。
【0104】このように、書込動作の第1フェイズPh1の期間においてのみアドレス信号がラッチ回路13に取込まれるため、書込動作についてのアドレスA(-1),A0,A2のみが内部アドレス信号WADDとなる。
【0105】マルチプレクサ31は、内部ライトイネーブル信号NWEinがLレベルである場合に、内部アドレス信号WADDを選択し、それを内部アドレス信号AADDとしてデコーダ52に与える。一方、内部ライトイネーブル信号NWEinがHレベルである場合に、マルチプレクサ31は、内部アドレス信号RADDを選択し、それを内部アドレス信号AADDとしてデコーダ52に与える。
【0106】したがって、読出動作時においては、読出のための内部アドレス信号RADDがその読出動作の期間にデコーダ52に与えられる。一方、書込動作時においては、その書込動作の1回前の書込動作に対応する内部アドレス信号WADDがデコーダ52に与えられる。
【0107】次に、図6を参照して、データの書込および読出に関する動作について説明する。
【0108】第1サイクルCY1において実行される書込動作では、データの書込に関する内部アドレス信号RADDにより指定されるアドレスA0に、データDDINに示されるデータDIN0が対応する。
【0109】データDIN0は、第2サイクルの第1フェイズPh1においてHレベルになる論理ゲート70の出力信号PH1・WEDに応答してラッチ回路22に取込まれ、書込データWD0としてそのラッチ回路22から出力される。この書込データWD0は、第4サイクルCY4の最初まで保持される。
【0110】そして、第2サイクルCY2において実行される読出動作では、データの読出のために内部アドレス信号RADDで指定されるアドレスA1に対応するデータRD1が、メモリセルアレイ51から読出され、それが読出回路53から出力される読出データRDに現れる。
【0111】この第2サイクルCY2においては、内部アドレス信号RADDおよびWADDが一致しないため、コンパレータ41の出力信号HITがLレベルである。そのため、データRD1は、第3サイクルCY3において、マルチプレクサ32からラッチ回路20,21およびトライステートバッファ回路68を介してデータ入出力ピン4に与えられる。
【0112】そして、第3サイクルCY3において実行される書込動作は、第1サイクルCY1で開始される書込動作と同様に実行される。その場合、デコーダ52に与えられる内部アドレス信号AADDのアドレスは、内部アドレス信号WADDに示されるアドレスA0である。
【0113】このため、第3サイクルCY3では、メモリセルアレイ51において、アドレスA0に対応するメモリセルに、データWD0が書込まれる。すなわち、この書込動作では、前回の書込動作において保持されたアドレスA0およびデータWD0に基づく書込が行なわれる。そして、第4サイクルCY4において実行される読出動作では、直前の書込動作で指定されたアドレスA2と一致するアドレスA3が読出のためのアドレスとして指定される。
【0114】第4サイクルCY4の第1フェイズPh1においては、論理ゲート70の出力信号PH1・WEDがHレベルになることにより、第3サイクルCY3における書込動作に関する書込のためのデータDIN2が、ラッチ回路22に取込まれ、データWD2としてラッチ回路22から出力される。したがって、この場合の書込データWDは、データWD2となる。
【0115】一方、コンパレータ41においては、内部アドレス信号WADDおよびRADDが一致し、出力信号HITがHレベルになる。その結果、書込データWD(WD2)が、マルチプレクサ32から出力されることになる。
【0116】これにより、次の第5サイクルCY5において、データWD2がデータ入出力ピン4に与えられる。すなわち、データWD2が出力データDOUTになる。
【0117】このように、図3のシンクロナスSRAMにおいては、図1および図2に示される動作が実現できる。したがって、データ入出力ピン4におけるリソースコンフリクトが発生せず、メモリコア50におけるリソースコンフリクトも発生しない。
【0118】さらに、先の書込動作において指定され、まだ書込が終了していないデータに対して読出動作が要求された場合でも、前述のように、データの読出を円滑に行なうことができる。」

(2-2-2)以上を総合すると、上記引用例2には、以下の発明が記載されているものと認められる。
「シンクロナスランダムアクセスメモリにおいて、書き込みデータを保持するデータ保持回路を設け、データ書き込みのためのアドレスとデータ読み出しのためのアドレスとが一致した場合、前記データ保持回路に保持されている書き込みデータを読み出しデータとして出力することにより、先の書き込み動作において指定され、まだ書き込みが終了していないデータに対して読み出し動作が要求された場合でも、データの読み出しを円滑に行なうことができるシンクロナスランダムアクセスメモリ。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「ページモードでデータの読み出し/書き込みの動作が可能」という事項は、補正発明の「バースト読出及び書込モードで動作可能」という事項に相当しているから、引用発明の「外部から供給されるRAS反転信号及びCAS反転信号に同期してページモードでデータの読み出し及び書き込みの動作が可能な半導体メモリ装置」と、補正発明の「外部クロック信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置」とは、外部から供給される「信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置」である点で一致する。

(3-2)引用発明の「データ入力としてのロウアドレスなどを入力し、第1及び第2のリードクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの読み込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う読み出しアドレス制御部7」は、補正発明の「外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第1内部アドレス発生器」に相当し、引用発明の「データ入力としてのロウアドレスなどを入力し、第1及び第2のライトクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの書き込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う書き込みアドレス制御部6」は、補正発明の「前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第2内部アドレス発生器」に相当する。

(3-3)引用発明の「前記読み出しアドレス制御部7及び前記書き込みアドレス制御部6のうちの一つの出力を選択する切換回路5」は、補正発明の「前記第1及び第2内部アドレス発生器のうちの一つの出力を選択するアドレス選択器」に相当する。

(3-4)引用発明の「外部から印加される読み出し及び書き込み信号に応じて、前記第1及び第2のリードクロック及び前記第1及び第2のリードクロック、並びに前記ライト/リード書き換え信号を発生する制御手段」は、補正発明の「外部から印加される読出及び書込命令情報に応じて前記第1及び第2内部アドレス発生器と前記アドレス選択器の動作を制御する制御器」に相当する。

(3-5)引用発明の「前記切換回路5の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー」は、補正発明の「アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー」に相当する。

(3-6)以上のことを踏まえると、補正発明と引用発明とは、
「外部から供給される信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置において、
データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第1内部アドレス発生器と、
前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第2内部アドレス発生器と、
前記第1及び第2内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
外部から印加される読出及び書込命令情報に応じて前記第1及び第2内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」

である点で一致し、以下の点で相違する。
(相違点1)
同期するための信号として用いられる「外部から供給される信号」が、補正発明では「外部クロック信号」であるのに対して、引用発明では「外部から供給されるRAS反転信号及びCAS反転信号」である点。

(相違点2)
補正発明は、「書込データを一時的に維持するデータインレジスターをさらに含み、 前記制御器は、 書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」という構成を備えているのに対して、引用発明は、そのような構成を備えていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
(4-1-1)一般に、半導体メモリ装置において、「RAS信号」及び「CAS信号」(又は「RASバー信号」及び「CASバー信号」)は、当該半導体メモリ装置の外部において、クロック信号に同期して生成されるものであることから、例えば、本願の出願前に日本国内において頒布された下記の周知例1?3に記載されているように、「RAS信号」及び「CAS信号」(又は「RASバー信号」及び「CASバー信号」)のことを「クロック信号」と称することが、当業者において普通に行われてきている。

a.周知例1:特開平6-243682号公報
「【0017】図14に本発明の差動アンプを適用したDRAMの機能ブロック図を示す。まず、このDRAMのデータ書き込み・読み出し動作について説明する。まず、メモリセルへのデータ書き込み動作は入出力回路I/Oに外部からデータが入力され、その後ライト・イネーブル信号WEBがLowになることによってスイッチSWTがOFFし、メインアンプMAとの接続が遮断される。一方、中央処理装置CPUから発生されたクロック信号としてのロウ・アドレス・ストローブ信号RASB,カラム・アドレス・ストローブ信号CASBおよび外部より指定されたアドレス信号がアドレスバッファADBに入力される。」

b.周知例2:特開平7-37379号公報
「【0005】10はクロック信号バーRAS、バーCAS、バーDT/バーOE及びバーWB/バーWEが入力されるためのクロック端子、11はクロック端子10からの各種クロック信号を内部信号に変換するクロックジェネレータである。」

c.周知例3:特開平7-141862号公報
「【0036】さらに、本実施例では、リフレッシュの具体的方法については記載していないが、いかなるリフレッシュ方法、例えば、二種の外部クロック信号(CAS,RAS)によってを二回に分けてリフレッシュさせる場合についてもこのリフレッシュタイミング制御装置1を用いることができる。」

そして、「RAS信号」及び「CAS信号」(又は「RASバー信号」及び「CASバー信号」)が、半導体メモリ装置の外部において発生された信号であることは明らかであるから、実質的にみて、補正発明の「外部から供給されるRAS反転信号及びCAS反転信号」と補正発明の「外部クロック信号」とは同じものであると認められる。
したがって、相違点1は実質的な相違点ではない。

(4-1-2)また、仮に、「外部から供給されるRAS反転信号及びCAS反転信号」と補正発明の「外部クロック信号」とが実質的に同じものであるとまではいえず、相違点1が実質的なものであったとしても、一般に、バースト読み出し及び書き込みモードで動作するシンクロナス型の半導体メモリ装置において、当該メモリ装置をシステムクロック等の外部クロック信号に同期して動作させることは、例えば、本願の出願前に日本国内において頒布された下記の周知例4及び5に記載されているように、当業者における周知技術であるから、当該周知技術を勘案すれば、引用発明において、「外部から供給されるRAS反転信号及びCAS反転信号」に換えて補正発明のように「外部クロック信号」に同期して動作する構成とすることは、当業者が容易になし得たことである。

a.周知例4:特開平6-333383号公報
「【0002】
【従来の技術】近年、DRAMなどの半導体記憶装置は大容量化はなされてきたが、データ転送レートの高速化はあまり行なわれてなかった。そのため、MPUとの動作速度の差が大きくなり、システム設計者にとっては使いにくいものとなってきている。 最近、これを解決するためシステムクロックに同期してバーストデータを高速でシリアル転送する同期型メモリが提案されている。具体的にはシンクロナスDRAM、ラムバスDRAM、キャッシュDRAM、シンクロナスSRAMなどである。これらのデータを高速にシリアル転送するメモリでは通常、データをパラレルに一括してアクセスし、パラレル-シリアル変換をチップ内部で行っている。」

b.周知例5:特開平10-55670号公報
「【特許請求の範囲】
【請求項1】 システムクロックに同期し、バースト動作を行うことができるシンクロノスメモリの内部パルス信号発生方法において、
バースト命令の入力時、外部から入力されたカラムアドレスが内部カラムアドレス端に載置されるよう命令する第1パルス信号を発生させる第1過程と、
前記第1過程以後に指定されたバースト長さに至るまで、毎クロックサイクルごとに内部カウンターから発生する内部アドレスを、前記内部カラムアドレス端に載置されるよう命令する第2パルス信号を発生させる第2過程と、
前記第2過程中、外部から他のカラムアドレスが入力されると新しいバースト命令によりバーストインタラプトを要求させ前記第1パルス信号を発生させるとともに、前記第2パルス信号の発生を抑制させる第3過程を備えることを特徴とするシンクロノスメモリの内部パルス信号発生方法。」

したがって、仮に、相違点1が実質的なものであったとしても、当該相違点1は当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)上記(2)(2-2)において検討したとおり、引用例2には、以下の発明が記載されているものと認められる。
「シンクロナスランダムアクセスメモリにおいて、書き込みデータを保持するデータ保持回路を設け、データ書き込みのためのアドレスとデータ読み出しのためのアドレスとが一致した場合、前記データ保持回路に保持されている書き込みデータを読み出しデータとして出力することにより、先の書き込み動作において指定され、まだ書き込みが終了していないデータに対して読み出し動作が要求された場合でも、データの読み出しを円滑に行なうことができるシンクロナスランダムアクセスメモリ。」

そして、「先の書き込み動作において指定され、まだ書き込みが終了していないデータに対して読み出し動作が要求された場合でも、データの読み出しを円滑に行なうことができる」という技術課題は、引用発明のように高速な書き込み/読み出しを行うメモリにとって一般的な課題であると認められるから、引用発明に対して、「先の書き込み動作において指定され、まだ書き込みが終了していないデータに対して読み出し動作が要求された場合でも、データの読み出しを円滑に行なうことができる」という技術課題を解決するために、引用例2に記載された発明を組み合わせることは、当業者であれば容易になし得たことである。

(4-2-2)ここにおいて、引用例2に記載された発明における「データ保持回路」が補正発明の「書込データを一時的に維持するデータインレジスター」に相当することは明らかであり、また、「データ書き込みのためのアドレスとデータ読み出しのためのアドレスとが一致した場合」とは、「先の書き込み動作において指定され、まだ書き込みが終了していないデータに対して読み出し動作が要求された場合」にほかならないから、引用例2に記載された発明は、補正発明と同様に「書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御」を行うものであると認められる。

したがって、補正発明の言葉を使って表現すれば、引用発明に対して「書込データを一時的に維持するデータインレジスターをさらに含み、」「書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御」を行う構成を付加することは当業者が容易になし得たことである。

そして、「書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御」を行うためには、何らかの手段により当該制御を実現する必要があることは自明であるところ、当該制御を実現する手段を別途新たに設けるのではなく、当該制御を、既に備えられている「外部から印加される読み出し及び書き込み信号に応じて、前記第1及び第2のリードクロック及び前記第1及び第2のリードクロック、並びに前記ライト/リード書き換え信号を発生する制御手段」(補正発明の「外部から印加される読出及び書込命令情報に応じて前記第1及び第2内部アドレス発生器と前記アドレス選択器の動作を制御する制御器」に相当)に担わせることは、当業者であれば当然に想到し得たことである。

(4-2-3)したがって、引用発明において、補正発明のように、「書込データを一時的に維持するデータインレジスターをさらに含み、前記制御器は、書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」構成を付加することは、当業者が容易になし得たことであるから、相違点2は当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)判断についてのまとめ
以上のとおりであるから、補正発明は、周知技術を勘案することにより、引用発明及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、補正後の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項をいう。以下同じ。)において準用する同法第126条第5項の規定に適合しない。

5.補正の却下の決定についてのむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明
平成19年7月30日付けの手続補正は上記のとおり却下されたので、本願の請求項1?17に係る発明は、平成18年12月25日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?17に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.における「(補正前)」の箇所に記載した以下のとおりのものである。

「【請求項1】 外部クロック信号に同期され、動作する半導体メモリ装置において、
データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第1内部アドレス発生器と、
前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第2内部アドレス発生器と、
前記第1及び第2内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
外部から印加される読出及び書込命令情報に応じて前記第1及び第2内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」

第4.引用刊行物に記載された発明
本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平9-171681号公報(引用例1)には、上記第2.4.(2)(2-1)において認定したとおりの事項、及び以下の発明(引用発明)が記載されているものと認められる。
「外部から供給されるRAS反転信号及びCAS反転信号に同期してページモードでデータの読み出し及び書き込みの動作が可能な半導体メモリ装置において、
データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
データ入力としてのロウアドレスなどを入力し、第1及び第2のリードクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの読み込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う読み出しアドレス制御部7と、
データ入力としてのロウアドレスなどを入力し、第1及び第2のライトクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの書き込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う書き込みアドレス制御部6と、
前記読み出しアドレス制御部7及び前記書き込みアドレス制御部6のうちの一つの出力を選択する切換回路5と、
外部から印加される読み出し及び書き込み信号に応じて、前記第1及び第2のリードクロック及び前記第1及び第2のリードクロック、並びに前記ライト/リード書き換え信号を発生する制御手段及び
前記切換回路5の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」

第5.本願発明と引用発明との対比
1.引用発明の「外部から供給されるRAS反転信号及びCAS反転信号に同期してページモードでデータの読み出し及び書き込みの動作が可能な半導体メモリ装置」と本願発明の「外部クロック信号に同期され、動作する半導体メモリ装置」とは、外部から供給される「信号に同期され、動作する半導体メモリ装置」である点で一致する。

2.引用発明の「データ入力としてのロウアドレスなどを入力し、第1及び第2のリードクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの読み込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う読み出しアドレス制御部7」は、本願発明の「外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第1内部アドレス発生器」に相当し、引用発明の「データ入力としてのロウアドレスなどを入力し、第1及び第2のライトクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの書き込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う書き込みアドレス制御部6」は、本願発明の「前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第2内部アドレス発生器」に相当する。

3.引用発明の「前記読み出しアドレス制御部7及び前記書き込みアドレス制御部6のうちの一つの出力を選択する切換回路5」は、本願発明の「前記第1及び第2内部アドレス発生器のうちの一つの出力を選択するアドレス選択器」に相当する。

4.引用発明の「外部から印加される読み出し及び書き込み信号に応じて、前記第1及び第2のリードクロック及び前記第1及び第2のリードクロック、並びに前記ライト/リード書き換え信号を発生する制御手段」は、本願発明の「外部から印加される読出及び書込命令情報に応じて前記第1及び第2内部アドレス発生器と前記アドレス選択器の動作を制御する制御器」に相当する。

5.引用発明の「前記切換回路5の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー」は、本願発明の「アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー」に相当する。

6.以上のことを踏まえると、本願発明と引用発明とは、
「外部から供給される信号に同期され、動作する半導体メモリ装置において、
データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第1内部アドレス発生器と、
前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第2内部アドレス発生器と、
前記第1及び第2内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
外部から印加される読出及び書込命令情報に応じて前記第1及び第2内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」

である点で一致し、以下の点で相違する。
(相違点)
同期するための信号として用いられる「外部から供給される信号」が、補正発明では「外部クロック信号」であるのに対して、引用発明では「外部から供給されるRAS反転信号及びCAS反転信号」である点。

第6.相違点についての当審の判断
本願発明と引用発明との相違点は、上記第2.4.(3)(3-6)から明らかなように、補正発明と引用発明との相違点のうちの「相違点1」と同一であるから、当該相違点は、上記2.4.(4)(4-1)において検討したとおり、実質的なものではないか、仮に実質的なものであったとしても、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
したがって、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第7.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、上記結論のとおり審決する。
 
審理終結日 2010-05-25 
結審通知日 2010-06-01 
審決日 2010-06-15 
出願番号 特願平10-220920
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 北島 健次
特許庁審判官 高橋 宣博
西脇 博志
発明の名称 同期型バースト半導体メモリ装置  
代理人 志賀 正武  
代理人 渡邊 隆  
代理人 実広 信哉  
代理人 村山 靖彦  

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