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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1226825
審判番号 不服2008-13404  
総通号数 133 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-01-28 
種別 拒絶査定不服の審決 
審判請求日 2008-05-26 
確定日 2010-11-08 
事件の表示 特願2002-323064「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成16年6月3日出願公開、特開2004-158119〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成14年11月6日の特許出願であって、平成20年1月18日付けの拒絶理由通知に対して同年3月25日付けで手続補正がなされたが、同年4月22日付けで拒絶査定がなされた。
これに対して、平成20年5月26日に拒絶査定不服審判が請求されるとともに、同年6月20日付けで手続補正がなされ、その後、平成22年1月15日付けで審尋がなされ、同年3月19日に回答書が提出された。

第2.補正の却下の決定
[補正の却下の決定の結論]
平成20年6月20日付けの手続補正を却下する。

[理由]
1.本件補正の内容
平成20年6月20日付けの手続補正(以下「本件補正」という。)は、補正前の明細書の特許請求の範囲の請求項1?10を、補正後の明細書の特許請求の範囲の請求項1?9と補正するとともに、補正前の明細書の0018段落を、補正後の明細書の0018段落と補正するものであり、補正前後の請求項1は各々以下のとおりである。

(補正前)
「【請求項1】 複数のメモリセルがマトリクス状に配置され、複数のソース線が各行方向に配列されると共に複数のビット線が各列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続され、入力アドレス情報に応じてメモリセルが選択されて該ビット線を介してメモリ動作が行われる不揮発性半導体記憶装置において、
該ソース線の終端部側および該ビット線の始端部側の少なくとも何れかに、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を緩和するように抵抗調整する抵抗調整回路を設けた不揮発性半導体記憶装置。」

(補正後)
「【請求項1】 複数のメモリセルがマトリクス状に配置され、複数のソース線が各行方向に配列されると共に複数のビット線が各列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続され、入力アドレス情報に応じてメモリセルが選択されて該ビット線を介してメモリ動作が行われる不揮発性半導体記憶装置において、
該ソース線の終端部側に、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を緩和するように抵抗調整する抵抗調整回路を設けた不揮発性半導体記憶装置。」

2.補正事項の整理
本件補正の補正事項を整理すると、以下のとおりである。
(1)補正事項1
補正前の請求項1の「該ソース線の終端部側および該ビット線の始端部側の少なくとも何れかに、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を緩和するように抵抗調整する抵抗調整回路を設けた」を、補正後の請求項1の「該ソース線の終端部側に、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を緩和するように抵抗調整する抵抗調整回路を設けた」と補正すること。

(2)補正事項2
補正前の請求項2を削除するとともに、補正前の請求項3?10を、引用する請求項を適宜修正して、補正後の請求項2?9と補正すること。

(3)補正事項3
補正前の明細書の0018段落を、補正後の明細書の0018段落と補正すること。

3.補正の目的の適否、及び新規事項の追加の有無について
(1)補正事項1について
補正事項1は、補正前の請求項1に係る発明の発明特定事項である「抵抗調整回路」が設けられる部位について、補正前には「該ソース線の終端部側および該ビット線の始端部側の少なくとも何れか」であったものを、「該ソース線の終端部側」と補正するものであり、択一的記載における要素の削除に相当するから、当該補正事項1は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、補正事項1が特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定をいう。以下同じ)に規定する要件を満たすことは明らかである。

(2)補正事項2について
補正事項2は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。
また、補正事項2が特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(3)補正事項3について
補正事項3は、補正事項1に対応して発明の詳細な説明を補正するものであるから、特許法第17条の2第3項に規定する要件を満たすものである。

(4)補正の目的の適否、及び新規事項の追加の有無についてのまとめ
以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、更に検討を進める。

4.独立特許要件について
(1)補正後の発明
本件補正による補正後の請求項1?9に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?9に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、以下のとおりのものである。
「【請求項1】 複数のメモリセルがマトリクス状に配置され、複数のソース線が各行方向に配列されると共に複数のビット線が各列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続され、入力アドレス情報に応じてメモリセルが選択されて該ビット線を介してメモリ動作が行われる不揮発性半導体記憶装置において、
該ソース線の終端部側に、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を緩和するように抵抗調整する抵抗調整回路を設けた不揮発性半導体記憶装置。」

(2)引用刊行物に記載された発明
(2-1)本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭64-33794号公報(以下「引用例」という。)には、第1図、第2図、第6図及び第7図とともに、以下の記載がある。

a.「(産業上の利用分野)
本発明は半導体記憶装置に係わり、特にEPROM (Erasable PROM)やE^(2)PROM(Electrically Erasable PROM)等に使用されるものである。」(1ページ左下欄15行?19行)

b.「上記メモリーセルから構成されるメモリセルアレイは、第6図に示す様にロー(Row)方向、カラム(Column)方向にマトリックス状に配置されている。例えばメモリーセルTC1の制御ゲートは、ロー方向のポリシリコンから成る行線WL1と一体化され、このソースは、拡散配線N1を通して、Alにより形成されたアース線N2に接続され、このメモリーセルのドレインは、カラム方向のAlにより形成された列線N3に接続されている。上記メモリセルアレイ中のアース線は、メモリセルアレイの面積を小さくする為に例えばメモリセル8ビットに一本配置されている。」(1ページ右下欄20行?2ページ左上欄11行)

c.「第7図は、第6図に示したものをシンボル化したEPROMの概略的構成を示す。即ちメモリセルTC1の制御ゲートは、行デコーダRDの出力が供給される行線WL1が接続され、ドレインは、列線N3に接続され、ソースは、抵抗Rを介してアース線に接続される。上記列線N3は、列選択用のエンハンスメント型(以下E型と称する)MOSトランジスターT1のソースが接続され、このゲートは、列デコーダCDの出力が供給される列選択線Y1が接続されており、このトランジスターT1のドレインは、E型トランジスターT2のソースに接続されている。上記トランジスターT2のドレインは、データの書き込み用電源VPPに接続され、トランジスターT2のゲートは、外部からの信号により、メモリセルに情報“1”又は“0”を書き込む為の制御回路DI(データインプットの略)の出力D1が接続される。上記トランジスターT1とT2でメモリーセルTC1に情報を書き込む為の回路Aを構成する。これで上記行選択線WL1と列選択線Y1を高電位にすることによりメモリセルTC1が選択され、上記書き込み用制御信号D1を、メモリセルに情報“0”または“1”を書き込むかの選択により、高電位またはアース電位にして、メモリセルに情報を書き込む事ができる。」(2ページ左上欄15行?右上欄19行)

d.「(発明が解決しようとする問題点)
しかしながら第6図に示す様に、メモリセルアレイのパターン面積を小さくする必要からアース線N2は、メモリセル何ビットかに1本入れる為、メモリセルによりメモリセルのソースとアース線間の抵抗成分の値が異っている。従ってメモリセルの位置によりメモリセルのVd-Id特性が異ってくる。」(2ページ左下欄18行?右上欄5行)

e.「メモリセルに書き込みを行なう際、書き込み時間の短縮と充分な書き込み量を得るためには、メモリセルドレイン電流大の動作点で行なうのが有利であるが、書き込み用電源VPPの消費電力は決まっている為、メモリセル1ビット当りのドレイン電流は、ある値以下にしなければならない。負荷線をソース抵抗の小さいメモリセルに合わせると、ソース抵抗の大きいメモリセルはドレイン電流が小さくなり、またはブレークダウン領域外で動作点を持つ様になるため、書き込み時間が長くなってしまう。逆にソース抵抗の大ぎいメモリセルに合わせると、ソース抵抗の小さいメモリセルのドレイン電流は大きくなるため、プログラムの消費電流は大きくなってしまう。従って、ソース抵抗の異なるメモリセルに同一の負荷抵抗値で情報“0”の書き込みを行なうと、メモリセルのソース抵抗の大きさにより、消費電流やメモリセルの書き込み量が異るという問題があった。
本発明は上記事情に鑑みてなされてものであり、メモリセルのソース抵抗の大きさの違いによる消費電流の増加を防ぎ、またメモリセルへの書き込み量の差をなくすることができる半導体記憶装置を提供するものである。」(2ページ右下欄18行?3ページ左上欄20行)

f.「(実施例)
以下図面を参照して本発明の一実施例を説明する。第1図は同実施例の回路図であるが、これは第7図のものと対応させた場合の例であるから、対応個所には同一符号を付して、特徴とする点の説明を行なう。即ち第7図と異なるのは、列選択トランジスターT1とメモリセルへの書き込み情報“0”、“1”により、書き込み用VPP電位を供給するトランジスターT2との間に抵抗素子R1が挿入されている事である。従ってメモリセルTC1に情報を書き込む為の回路は、トランジスターT1とT2及び抵抗素子R1から構成される。上記抵抗の抵抗値は、メモリセルに付くソース抵抗の値が、大きくなるに従い、小さくする。すなわち第1図に於いてR1>R2:R4>R3:R2=R3とする。ここでR2=R3は、これに対応する各メモリセルのソースが互いに等距離にあるからである。」(3ページ右上欄18行?左下欄15行)

g.「第2図に、ソース抵抗の小さいメモリセルTC1のVd-Id特性を実線1で、ソース抵抗の大きいメモリセルTC2のVd-Id特性を点線3で示す。また上記メモセルTC1の回路Aの負荷線を実線2で、上記メモリセルTC2の回路Bの負荷線を点線4で示す。回路Bは回路Aと同一構成からなる。違いは、R1がR2より大きいことである。単位時間当りのメモリセルへの書き込み量は、動作点のメモリセルのドレイン電流が増大するほど大きくなる。従って、例えばソース抵抗の小さいメモリセルTC1の動作点に於ける書き込み量とソース抵抗の大きいメモリセルTC2の単位時間当りの書き込み量を同一にする為には、第2図に示す様にメモリセルTC2の回路Bの負荷抵抗値をメモリセルTC1の回路Aの負荷抵抗値より小さくし、メモリセルのドレイン電流が同じ動作点X1,X2で書き込みを行なえばよい。従ってメモリセルのソース抵抗が大きくなるに従い、書き込み用回路の抵抗値を小さくする事により、同一の書き込み量を得ることができる。また第2図からわかる様に、電流値も略同じである為、消費電流も増大することはない。なお、上記第1図の回路に於いては、回路の抵抗値を変える手段として、抵抗R1?R4の抵抗値を変えている。」(3ページ左下欄16行?右下欄19行)

(2-2)ここにおいて、第6図等から、複数の「拡散配線N1」が「ロー方向」に配列され、また、複数の「列線N3」が「カラム方向」に配列されていることは明らかである。
また、第1図及び第6図の記載から、「ロー方向」に並ぶ複数のメモリの各ソースが「拡散配線N1」に共通に接続され、「カラム方向」に並ぶ複数のメモリセルのドレインが「列線N3」に共通に接続されていることは明らかである。
また、第1図に記載されている「列デコーダCD」及び「行デコーダRD」には、外部から入力アドレス情報が供給されているので、引用例には、入力アドレス情報に応じて、ロー方向に並ぶ複数のメモリセルのいずれかが選択されて「列線N3」を介してメモリ動作が行われる半導体記憶装置が記載されているものと認める。
また、第1図及び上記(2-1)e.?g.の記載から、第1図に記載された半導体記憶装置においては、データの書き込み用「電源VPP」の供給端子と「メモリセルTC1?TC8」のドレインとの間に、「制御回路DI」の出力で制御されるトランジスタ「T2」及び「列デコーダCD」の出力で制御されるトランジスタ「T1」を介して、ソース抵抗の差を緩和し、「ロー方向」に並ぶ「メモリセルTC1?TC8」の電流値を略同じにするための抵抗素子R1?R4が設けられていることは明らかである。

(2-3)以上を総合すると、引用例には、以下の発明(以下、「引用発明」という。)が記載されているものと認められる。
「複数のメモリセルがロー方向及びカラム方向にマトリックス状に配置され、複数の拡散配線N1が前記ロー方向に配列されるとともに、複数の列線N3が前記カラム方向に配列され、前記ロー方向に並ぶ前記複数のメモリセルの各ソースが前記拡散配線N1に共通に接続され、前記カラム方向に並ぶ前記複数のメモリセルのドレインが前記列線N3に共通に接続され、入力アドレス情報に応じて前記複数のメモリセルのいずれかが選択されて前記列線N3を介してメモリ動作が行われる半導体記憶装置において、
データの書き込み用電源VPPの供給端子とメモリセルTC1?TC8のドレインとの間に、制御回路DIの出力で制御されるトランジスタT2及び列デコーダCDの出力で制御されるトランジスタT1を介して、ソース抵抗の差を緩和し、前記メモリセルTC1?TC8の電流値を略同じにするための抵抗素子R1?R4を設けた半導体記憶装置。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「複数のメモリセル」、「マトリックス状」、「ロー方向」、「カラム方向」、「列線N3」及び「拡散配線N1」は、各々補正発明の「複数のメモリセル」、「マトリクス状」、「行方向」、「列方向」、「ビット線」及び「ソース線」に相当する。
また、引用例の「(産業上の利用分野) 本発明は半導体記憶装置に係わり、特にEPROM (Erasable PROM)やE^(2)PROM(Electrically Erasable PROM)等に使用されるものである。」(1ページ左下欄15行?19行)という記載から、引用発明における「半導体記憶装置」とは、不揮発性半導体記憶装置を意味するものであることは明らかである。
したがって、引用発明の「複数のメモリセルがロー方向及びカラム方向にマトリックス状に配置され、複数の拡散配線N1が前記ロー方向に配列されるとともに、複数の列線N3が前記カラム方向に配列され、前記ロー方向に並ぶ前記複数のメモリセルの各ソースが前記拡散配線N1に共通に接続され、前記カラム方向に並ぶ前記複数のメモリセルのドレインが前記列線N3に共通に接続され、入力アドレス情報に応じて前記複数のメモリセルのいずれかが選択されて前記列線N3を介してメモリ動作が行われる半導体記憶装置」は、補正発明の「複数のメモリセルがマトリクス状に配置され、複数のソース線が各行方向に配列されると共に複数のビット線が各列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続され、入力アドレス情報に応じてメモリセルが選択されて該ビット線を介してメモリ動作が行われる不揮発性半導体記憶装置」に相当するものと認められる。

(3-2)引用発明の「ソース抵抗の差」は、補正発明の「ソース線抵抗差」に相当する。
そして、引用発明においては、「制御回路DIの出力で制御されるトランジスタT2及び列デコーダCDの出力で制御されるトランジスタT1を介して、ソース抵抗の差を緩和し、前記メモリセルTC1?TC8の電流値を略同じにするための抵抗素子R1?R4」を「データの書き込み用電源VPPの供給端子とメモリセルTC1?TC8のドレインとの間」に設ける構成となっているところ、「ソース抵抗の差」が「メモリセルTC1?TC8」の各位置が異なるために生ずるものであることは、引用例の第1図及び上記(2-1)e.?g.の記載から明らかであるから、引用発明の「制御回路DIの出力で制御されるトランジスタT2及び列デコーダCDの出力で制御されるトランジスタT1を介して、ソース抵抗の差を緩和し、前記メモリセルTC1?TC8の電流値を略同じにするための抵抗素子R1?R4」は、補正発明の「メモリセル位置によって異なるソース線抵抗差を緩和するように抵抗調整する抵抗調整回路」に相当するものと認められる。
したがって、引用発明の「データの書き込み用電源VPPの供給端子とメモリセルTC1?TC8のドレインとの間に、制御回路DIの出力で制御されるトランジスタT2及び列デコーダCDの出力で制御されるトランジスタT1を介して、ソース抵抗の差を緩和し、前記メモリセルTC1?TC8の電流値を略同じにするための抵抗素子R1?R4を設けた」という構成は、補正発明の「該ソース線の終端部側に、メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を緩和するように抵抗調整する抵抗調整回路を設けた」という構成に対応しており、両者は、「メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を緩和するように抵抗調整する抵抗調整回路を設けた」構成である点で一致する。

(3-3)以上のことを踏まえると、補正発明と引用発明とは、
「複数のメモリセルがマトリクス状に配置され、複数のソース線が各行方向に配列されると共に複数のビット線が各列方向に配列され、行方向に並ぶ複数のメモリセルの各ソースが共通のソース線に接続され、列方向に並ぶ複数のメモリセルの各ドレインが共通のビット線に接続され、入力アドレス情報に応じてメモリセルが選択されて該ビット線を介してメモリ動作が行われる不揮発性半導体記憶装置において、
メモリセル位置によって異なるソース線抵抗差およびビット線抵抗差のうち少なくともソース線抵抗差を緩和するように抵抗調整する抵抗調整回路を設けた不揮発性半導体記憶装置。」
である点で一致し、以下の点で相違する。

(相違点)
「抵抗調整回路」が、補正発明では、「該ソース線の終端部側」に設けられているのに対して、引用発明では、「データの書き込み用電源VPPの供給端子とメモリセルTC1?TC8のドレインとの間」に設けられている点。

(4)相違点についての当審の判断
(4-1)引用発明においては、電流は、「データの書き込み用電源VPPの供給端子」から供給され、各「メモリセルTC1?TC8」のドレイン及びソース並びに補正発明の「ソース線」に相当する「拡散配線N1」を経て、最終的に「アース線N2」に到達しているのであるから、「前記メモリセルTC1?TC8の電流値を略同じにするため」に設ける「抵抗素子R1?R4」を、上に述べた電流の経路、すなわち電路中のいずれの箇所に設けても、電流の調整という観点から見て同様の効果を生ずることは、当業にとって、技術常識に照らし自明な事項である。
したがって、引用発明において、「前記メモリセルTC1?TC8の電流値を略同じにするため」に設ける「抵抗素子R1?R4」を、各「メモリセルTC1?TC8」のドレイン側に代えて、ソース側に設けることは、当業者が適宜なし得たことである。

そして、一般に、電路中に電流(あるいは当該電流により生ずる電圧)を調整するための調整手段を設けるに当たり、当該手段を電路の端部に設けることは、当業者において慣用的に行われていることであり、メモリにおいても例外ではなく、当該調整手段をメモリにおける電路の端部に設けることは、例えば、本願の出願前に日本国内において頒布された刊行物である下記の周知例1及び2に記載されているように、当業者における周知技術である。

a.周知例1:特開平6-150670号公報
上記周知例1には、図1とともに以下の記載がある。
「【0003】
【発明が解決しようとする課題】大記憶容量化に伴い、1本のデータ線に接続される記憶素子の数が多くなる。それ故、データ線の長さも長くなり抵抗成分が無視できなくなる。データ線の選択動作を行うYゲートを介して設けられる書き込み負荷回路からみて、データ線の近端部の記憶素子と遠端部での記憶素子との間には、データ線に含まれる抵抗成分による電圧降下により書き込み時に記憶素子のドレインに印加される電圧に比較的大きな差が生じてしまう。」
「【0016】この実施例では、データ線の抵抗成分によるメモリセルの書き込み深さを全体として均一化するために、言い換えるならば、データ線の遠端側のメモリセルに対する書き込み特性の改善のために、書き込み負荷回路WAには書き込み出力電圧の調整機能が設けられる。すなわち、書き込み負荷回路WAは、データ線の近端側のメモリセルに対する書き込みのときには、比較的低い電圧を出力し、データ線の遠端側のメモリセルに対する書き込みのとのちは比較的高い電圧を出力するようにされる。
【0017】このようなデータ線に対するメモリセルの位置関係の識別のために、メモリアレイがデータ線方向に対してブロックMAT0?MAT3のように4につ分けられる。すなわち、書き込み負荷回路WAに対して、最も近いブロックがMAT0であり、MAT1,TMAT2及びMAT3の順に並べられている。上記のようなブロックに属するメモリセルへの書き込み動作は、YゲートYG側を先頭として順にワード線のアドレスが物理的に割り当てられているものとすると、X系の最上位2ビットからなるアドレス信号AXをデコードすることにより、上記ブロックMAT0?MAT3のうちのいずれかに属するメモリセルが選択されたかを識別できる。すなわち、書き込み負荷回路WAは、上記アドレス信号AXを受けて、選択されるメモリセルが設けられるブロックを認識し、それに対応して負荷抵抗値を調整して、データ線の抵抗成分による電圧降下分を補うような出力電圧を形成する。
【0018】図1には、この発明が適用されたEPROMの一実施例であるメモリアレイ部と主要な周辺回路の回路図が示されている。同図の各回路素子は、特に制限されないが、公知のCMOS(相補型MOS)集積回路の製造技術によって、1個の単結晶シリコンのような半導体基板上において形成される。同図において、PチャンネルMOSFETは、そのチャンネル(バックゲート)部に矢印が付加されることによってNチャンネルMOSFETと区別される。このことは他の図面においても同様である。」

b.周知例2:特表2001-517350号公報
上記周知例2には、第4図とともに以下の記載がある。
「(57)【要約】
不揮発性メモリ・装置(300)。一実施形態では、不揮発性メモリ装置(300)は、ビット線と、ソース線と、ビット線に結合されたドレイン、ソース線に結合されたソース、制御ゲート、および浮動ゲートを有する不揮発性メモリ・セルとを含む。また、不揮発性メモリ装置(300)は、ソース線に結合され不揮発性メモリ・セルをプログラミングする際にソース線電圧を生成するソース電圧生成回路(312)を含む。ソース電圧生成回路(312)はメモリ・アレイ(322)における不揮発性メモリ・セルの位置に基づいてソース線電圧を変化させる。不揮発性メモリ装置(300)はまた、ビット線に結合され、不揮発性メモリ・セルをプログラミングする際にビット線電圧を生成するドレイン電圧生成回路(308)を含む。ドレイン電圧生成回路(308)はメモリ・アレイ(322)における不揮発性メモリ・セルの位置に基づいてビット線電圧を変化させる。」(1ページ左下欄)
「メモリ・アレイ322が個別にアドレス可能なフラッシュ・メモリ・ブロックを有する場合、さらにドレイン電圧生成器とメモリ・ブロック、また、ソース電圧生成器とメモリ・ブロックの間にビット線抵抗とソース線抵抗が存在することがある。第4図は、メモリ・アレイ322の一実施形態であるメモリ・アレイ400を示しており、402-405の、4つの個別にアドレス可能なメモリ・ブロックを有する。第4図に示すように、所与のビット線406に対して多数のビット線抵抗407-414が存在し、ソース線415に対して多数のソース線抵抗416-423が存在する。ドレイン電圧生成器308はまた、ビット線406に加えられたビット線電圧を調整し、ドレイン電圧生成器308と選択されたメモリ・セルを含む選択されたメモリ・ブロックの間に存在するビット線抵抗を補償する。同様に、ソース電圧生成器312はまた、ソース線415に加えられたソース線電圧を調整し、ソース電圧生成器312と選択されたメモリ・セルを含む選択されたメモリ・ブロックの間に存在するソース線抵抗を補償する。」(19ページ24行?20ページ7行)

(4-2)したがって、引用発明において、「前記メモリセルTC1?TC8の電流値を略同じにするため」に設ける「抵抗素子R1?R4」を、各「メモリセルTC1?TC8」のドレイン側に代えて、ソース側に設けるに当たり、上記周知技術を勘案して、補正発明のように「ソース線の終端部側」に設けるようにすることは、当業者が容易に想到し得たことであるから、補正発明と引用発明との相違点は、当業者が容易に想到し得た範囲に含まれる程度のものである。

よって、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定についてのむすび
以上検討したとおり、本件補正は、特許法第126条第5項の規定に適合しないものであるから、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成20年6月20日付けの手続補正は上記のとおり却下されたので、本願の請求項1?10に係る発明は、平成20年3月25日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?10に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.における「(補正前)」の箇所に記載したとおりのものである。
一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開昭64-33794号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。

したがって、本願発明は特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2010-09-03 
結審通知日 2010-09-06 
審決日 2010-09-27 
出願番号 特願2002-323064(P2002-323064)
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 滝谷 亮一  
特許庁審判長 北島 健次
特許庁審判官 加藤 俊哉
近藤 幸浩
発明の名称 不揮発性半導体記憶装置  
代理人 大塩 竹志  
代理人 山本 秀策  
代理人 安村 高明  
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