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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1227087
審判番号 不服2009-17238  
総通号数 133 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-01-28 
種別 拒絶査定不服の審決 
審判請求日 2009-09-15 
確定日 2010-11-11 
事件の表示 特願2005- 99237「半導体装置」拒絶査定不服審判事件〔平成17年 9月 2日出願公開,特開2005-236322〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成8年7月18日に出願した特願平08-189424号(以下「原出願」という。)の一部を,平成17年3月30日に新たな特許出願としたものであって,平成20年12月26日付けで拒絶理由通知がされ,これに対して平成21年3月9日に手続補正書及び意見書が提出されたが,同年6月11日付けで,拒絶査定がされた。
そして,同年9月15日に,拒絶査定に対する審判請求がされるとともに手続補正書が提出され,その後当審において,平成22年4月5日付けで審尋がされ,同年6月4日に回答書が提出されたものである。


第2 平成21年9月15日に提出された手続補正書による手続補正(以下「本件補正」という。)の却下について

[補正却下の決定の結論]

本件補正を却下する。

[理由]

1 本件補正の内容
本件補正による補正前後の本願の特許請求の範囲の記載は,次のとおりである。

・ 補正前
「【請求項1】
基板上方に略平行に設けられた複数の導電層と,
前記複数の導電層を個別に覆うように設けられた複数の第1の絶縁膜と,
前記複数の導電層間を埋め込み,前記複数の第1の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する第2の絶縁膜と,
前記第2の絶縁膜に設けられ,前記複数の第1の絶縁膜の一部を露出するように形成された第1のコンタクト窓と,
前記第1のコンタクト窓を埋め込む第1の導電性部材と,
を有することを特徴とする半導体装置。
【請求項2】
前記複数の導電層は,前記基板に設けられた活性領域上に形成された複数の導電層と,前記基板に設けられた素子分離領域上に形成された複数の導電層とを有することを特徴とする請求項1記載の半導体装置。
【請求項3】
前記素子分離領域上に形成された前記導電層の上面のレベルは,前記活性領域上に形成された前記導電層の上面のレベルより高いことを特徴とする請求項2記載の半導体装置。
【請求項4】
前記第2の絶縁膜は,少なくとも,前記素子分離領域上に形成された前記導電層を覆う前記第1の絶縁膜の上面と同一平面を構成する上面部を有することを特徴とする請求項2または3記載の半導体装置。
【請求項5】
前記第1のコンタクト窓は,前記活性領域上に形成された前記導電層と,隣接する前記素子分離領域上に形成された前記導電層の間に形成されていることを特徴とする請求項2乃至4のいずれか1項記載の半導体装置。
【請求項6】
前記第1のコンタクト窓は,前記活性領域上に形成された前記導電層と,隣接する前記素子分離領域上に形成された前記導電層の間に窒化膜スペーサSACプロセスを用いて形成されていることを特徴とする請求項2乃至5のいずれか1項記載の半導体装置。
【請求項7】
前記隣接する前記素子分離領域上に形成された前記導電層を覆う前記第1の絶縁膜は,前記素子分離領域の端部において,前記端部が前記第1のコンタクト窓内に露出しないように形成されていることを特徴とする請求項5または6記載の半導体装置。
【請求項8】
前記複数の第1の絶縁膜は,互いに物理的に分離されていることを特徴とする請求項1乃至7のいずれか1項記載の半導体装置。
【請求項9】
前記複数の第1の絶縁膜は,前記複数の導電層間に埋め込まれた前記第2の絶縁膜の底面には接しないことを特徴とする請求項1乃至8のいずれか1項記載の半導体装置。
【請求項10】
前記第1のコンタクト窓は,隣接する前記導電層間に埋め込まれた前記第2の絶縁膜に設けられていることを特徴とする請求項1乃至9のいずれか1項記載の半導体装置。
【請求項11】
前記第1の絶縁膜はシリコン窒化膜であることを特徴とする請求項1乃至10のいずれか1項記載の半導体装置。
【請求項12】
前記第2の絶縁膜の前記上面は,CMP法による平坦化により形成されたものであることを特徴とする請求項1乃至11のいずれか1項記載の半導体装置。
【請求項13】
前記導電層はDRAMのワード線であることを特徴とする請求項1乃至12のいずれか1項記載の半導体装置。
【請求項14】
前記導電層はDRAMのビット線であることを特徴とする請求項1記載の半導体装置。
【請求項15】
前記導電層は前記基板上にゲート絶縁膜を介して形成されたゲート電極であって,
前記ゲート電極の両側の基板中に設けられた複数の不純物拡散層領域と,
前記第1の導電性部材上方に形成され,前記第1の導電性部材を介して前記複数の不純物拡散層領域の1つと電気的に接続される底面部と,その上方に接続された筒状部を有するシリンダ型蓄積電極と,
前記シリンダ型蓄積電極と対向して,キャパシタ絶縁膜を介して形成される対向電極と,
をさらに有することを特徴とする請求項1乃至13のいずれか1項記載の半導体装置。
【請求項16】
前記蓄積電極の底面部は前記第1のコンタクト窓の外側に延在する部分を有することを特徴とする請求項15記載の半導体装置。
【請求項17】
前記対向電極は前記第1のコンタクト窓の外側に延在する部分を有することを特徴とする請求項15または16記載の半導体装置。
【請求項18】
隣接する前記導電層間に設けられ,前記複数の第1の絶縁膜の少なくとも1つを露出するように形成された第2のコンタクト窓と,
前記第2のコンタクト窓を埋め込む第2の導電性部材と,
前記第2の絶縁膜上に設けられ,前記第2の導電性部材を介して前記複数の不純物拡散層領域の他の1つに電気的に接続されたDRAMのビット線と,
をさらに有することを特徴とする請求項15乃至17のいずれか1項記載の半導体装置。」

・ 補正後
「【請求項1】
基板上方に略平行に設けられた複数の導電層と,
前記複数の導電層を個別に覆うように設けられた複数の第1の絶縁膜と,
前記複数の導電層間を埋め込み,前記複数の第1の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する第2の絶縁膜と,
前記第2の絶縁膜に設けられ,前記複数の第1の絶縁膜の一部を露出するように形成された第1のコンタクト窓と,
前記第1のコンタクト窓を埋め込む第1の導電性部材と,
を有する半導体装置であって,
前記複数の導電層は,前記基板に設けられた活性領域上に形成された複数の導電層と,前記基板に設けられた素子分離領域上に形成された複数の導電層とを有し,
前記第2の絶縁膜は,少なくとも,前記素子分離領域上に形成された前記導電層を覆う前記第1の絶縁膜の上面と同一平面を構成する上面部を有し,
前記第1のコンタクト窓は,前記活性領域上に形成された前記導電層と,隣接する前記素子分離領域上に形成された前記導電層の間に形成されており,
前記隣接する前記素子分離領域上に形成された前記導電層は,前記素子分離領域の端部において前記活性領域に接しないように形成され,前記隣接する前記素子分離領域上に形成された前記導電層を覆う前記第1の絶縁膜は,前記素子分離領域の端部において,前記端部が前記第1のコンタクト窓内に露出しないように,前記活性領域と前記素子分離領域の間の境界を覆うように形成されている,
ことを特徴とする半導体装置。
【請求項2】
前記素子分離領域上に形成された前記導電層の上面のレベルは,前記活性領域上に形成された前記導電層の上面のレベルより高いことを特徴とする請求項1記載の半導体装置。
【請求項3】
前記第1のコンタクト窓は,前記活性領域上に形成された前記導電層と,隣接する前記素子分離領域上に形成された前記導電層の間に窒化膜スペーサSACプロセスを用いて形成されていることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記複数の第1の絶縁膜は,互いに物理的に分離されていることを特徴とする請求項1乃至3のいずれか1項記載の半導体装置。
【請求項5】
前記複数の第1の絶縁膜は,前記複数の導電層間に埋め込まれた前記第2の絶縁膜の底面には接しないことを特徴とする請求項1乃至4のいずれか1項記載の半導体装置。
【請求項6】
前記第1のコンタクト窓は,隣接する前記導電層間に埋め込まれた前記第2の絶縁膜に設けられていることを特徴とする請求項1乃至5のいずれか1項記載の半導体装置。
【請求項7】
前記第1の絶縁膜はシリコン窒化膜であることを特徴とする請求項1乃至6のいずれか1項記載の半導体装置。
【請求項8】
前記第2の絶縁膜の前記上面は,CMP法による平坦化により形成されたものであることを特徴とする請求項1乃至7のいずれか1項記載の半導体装置。
【請求項9】
前記導電層はDRAMのワード線であることを特徴とする請求項1乃至8のいずれか1項記載の半導体装置。
【請求項10】
前記導電層は前記基板上にゲート絶縁膜を介して形成されたゲート電極であって,
前記ゲート電極の両側の基板中に設けられた複数の不純物拡散層領域と,
前記第1の導電性部材上方に形成され,前記第1の導電性部材を介して前記複数の不純物拡散層領域の1つと電気的に接続される底面部と,その上方に接続された筒状部を有するシリンダ型蓄積電極と,
前記シリンダ型蓄積電極と対向して,キャパシタ絶縁膜を介して形成される対向電極と,
をさらに有することを特徴とする請求項1乃至9のいずれか1項記載の半導体装置。
【請求項11】
前記蓄積電極の底面部は前記第1のコンタクト窓の外側に延在する部分を有することを特徴とする請求項10記載の半導体装置。
【請求項12】
前記対向電極は前記第1のコンタクト窓の外側に延在する部分を有することを特徴とする請求項10または11記載の半導体装置。
【請求項13】
隣接する前記導電層間に設けられ,前記複数の第1の絶縁膜の少なくとも1つを露出するように形成された第2のコンタクト窓と,
前記第2のコンタクト窓を埋め込む第2の導電性部材と,
前記第2の絶縁膜上に設けられ,前記第2の導電性部材を介して前記複数の不純物拡散層領域の他の1つに電気的に接続されたDRAMのビット線と,
をさらに有することを特徴とする請求項10乃至12のいずれか1項記載の半導体装置。」

2 補正事項の整理
本件補正による,本願の特許請求の範囲及び本願の明細書についての補正事項は,以下のとおりである。(下線は補正箇所を示し,当審で付加したもの。)

ア 補正事項1
・ 補正事項1-1
補正前の請求項2,請求項4,請求項5,請求項7及び請求項14を削除するとともに,補正前の請求項3,請求項6,請求項8?13及び請求項15?18を,それぞれ,請求項2?13とする。
・ 補正事項1-2
補正前の請求項3,請求項6,請求項8?13及び請求項15?18の各請求項に記載された引用請求項を,上記請求項の削除による請求項の番号の付け替えに伴い,変更する。

イ 補正事項2
補正前の請求項1について次の補正を行い,補正後の請求項1とする。
・ 補正事項2-1
補正前の請求項1に「前記複数の導電層は,前記基板に設けられた活性領域上に形成された複数の導電層と,前記基板に設けられた素子分離領域上に形成された複数の導電層とを有し,」を付加する。
・ 補正事項2-2
補正前の請求項1に「前記第2の絶縁膜は,少なくとも,前記素子分離領域上に形成された前記導電層を覆う前記第1の絶縁膜の上面と同一平面を構成する上面部を有し,」を付加する。
・ 補正事項2-3
補正前の請求項1に「前記第1のコンタクト窓は,前記活性領域上に形成された前記導電層と,隣接する前記素子分離領域上に形成された前記導電層の間に形成されており,」を付加する。
・ 補正事項2-4
補正前の請求項1に「前記隣接する前記素子分離領域上に形成された前記導電層は,前記素子分離領域の端部において前記活性領域に接しないように形成され,」を付加する。
・ 補正事項2-5
補正前の請求項1に「前記隣接する前記素子分離領域上に形成された前記導電層を覆う前記第1の絶縁膜は,前記素子分離領域の端部において,前記端部が前記第1のコンタクト窓内に露出しないように,前記活性領域と前記素子分離領域の間の境界を覆うように形成されている,」を付加する。

ウ 補正事項3
本願の明細書の段落【0034】を補正する。

3 補正目的の適否
ア 補正事項1について
補正事項1-1は,特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる,請求項の削除を目的とするものに該当する。
そして,補正事項1-2は,上記補正事項1-1に伴い,補正前の請求項3,請求項6,請求項8?13及び請求項15?18の各請求項に記載された引用請求項を形式的に補正したものであるから,適法な補正である。
そうすると,補正事項1は,特許法第17条の2第4項第1号に掲げる,請求項の削除を目的とするものに該当する。

イ 補正事項2について
(ア) 本願の願書に最初に添付した明細書又は図面(以下「本願の出願当初の明細書等」という。)の段落【0068】?【0110】及び【0166】?【0173】,並びに図3?13及び図31から,補正事項2が,本願の出願当初の明細書等に記載された事項の範囲内において行われたものであることは明らかである。
(イ) 補正事項2-1及び補正事項2-4は,いずれも,補正前の請求項1に記載された発明特定事項である「複数の導電層」を限定的に減縮するものであり,補正事項2-2は,補正前の請求項1に記載された発明特定事項である「第2の絶縁膜」を限定的に減縮するものであり,補正事項2-3は,補正前の請求項1に記載された発明特定事項である「第1のコンタクト窓」を限定的に減縮するものであり,また,補正事項2-5は,補正前の請求項1に記載された発明特定事項である「第1の絶縁膜」を限定的に減縮するものである。
そして,補正後の請求項1の記載全体からみても,補正後の請求項1の内容は,補正前の請求項1の内容を限定的に減縮したものである。
(ウ) そうすると,補正事項2は,特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)の規定に適合する。
また,補正事項2は,特許法第17条の2第4項第2号に掲げる,特許請求の範囲の限定的減縮を目的とするものに該当する。

ウ 補正事項3について
補正事項3は,補正事項2による,本願の特許請求の範囲の請求項1の補正に伴うものであり,上記イで検討したとおり,特許法第17条の2第3項の規定に適合する。

エ したがって,本件補正は,特許法第17条の2第4項柱書きの補正目的に適合する。

4 独立特許要件についての検討
上記3において検討したとおり,上記補正事項2は,特許請求の範囲の限定的減縮を目的とするものに該当するから,補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき,以下に検討する。

(1)本願補正発明
補正後の本願の請求項1に係る発明(以下「本願補正発明」という。)は,再掲すると,次のとおりである。

「【請求項1】
基板上方に略平行に設けられた複数の導電層と,
前記複数の導電層を個別に覆うように設けられた複数の第1の絶縁膜と,
前記複数の導電層間を埋め込み,前記複数の第1の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する第2の絶縁膜と,
前記第2の絶縁膜に設けられ,前記複数の第1の絶縁膜の一部を露出するように形成された第1のコンタクト窓と,
前記第1のコンタクト窓を埋め込む第1の導電性部材と,
を有する半導体装置であって,
前記複数の導電層は,前記基板に設けられた活性領域上に形成された複数の導電層と,前記基板に設けられた素子分離領域上に形成された複数の導電層とを有し,
前記第2の絶縁膜は,少なくとも,前記素子分離領域上に形成された前記導電層を覆う前記第1の絶縁膜の上面と同一平面を構成する上面部を有し,
前記第1のコンタクト窓は,前記活性領域上に形成された前記導電層と,隣接する前記素子分離領域上に形成された前記導電層の間に形成されており,
前記隣接する前記素子分離領域上に形成された前記導電層は,前記素子分離領域の端部において前記活性領域に接しないように形成され,前記隣接する前記素子分離領域上に形成された前記導電層を覆う前記第1の絶縁膜は,前記素子分離領域の端部において,前記端部が前記第1のコンタクト窓内に露出しないように,前記活性領域と前記素子分離領域の間の境界を覆うように形成されている,
ことを特徴とする半導体装置。」

(2)引用例1の記載と引用発明
(2-1) 引用例1
原査定の拒絶の理由に引用され,原出願の出願前に日本国内で頒布された特開平05-218334号公報(以下「引用例1」という。)には,図1?8とともに次の記載がある。(下線は当審で付加したもの。以下同じ。)

ア 実施態様
(ア)「【0019】図1は公知LOCOS(シリコン局部酸化)または特殊LOCOS工程後の二つのイン・プロセスDRAMセルの断面図であり,シリコン基板3上に実質的平坦なフィールド酸化膜領域1(修飾LOCOS法による)および予定活性区域2(フィールド酸化膜で覆われていない基板区域)が創られている。このフィールド酸化膜の形成は,シリコン酸化膜から成る熱成長誘電層4の形成後に行なう。図示したセルは多くのセル中の二つを示し,これらのセルは同時に作り,かつ一つのメモリアレイを構成する。フィールド酸化膜領域1および誘電層4を創った後,導電的にドーピングした第1ポリシリコン層10,金属シリサイド層(WSi_(x) )15,酸化膜層16,および厚手窒化膜20を形成させる。この厚手窒化膜20は記憶ノード埋め込みコンタクトエッチ期間中はエッチストップとして機能し,自己整合を可能にする。これらの層はパターニングしエッチングしてワード線21およびN-チャネル(NCH)FET22を形成させる。ポリシリコン層10はFETのゲート領域を形成し,軽くドーピングしたソース/ドレイン領域25から誘電層4により絶縁されている。軽くドーピングした領域25はリン打ち込みにより創る。膜形成,緻密化およびシリコン二酸化膜スペーサ層の反応性イオンエッチ(RIE)により主スペーサ35を創り,激しくドーピングしたソース/ドレイン領域を創るのに用いるヒ素打ち込みに代替する。主スペーサ35は,引続くディジット線およびキャパシタ成形からワード線およびFETを隔離する。同時にワード線を周囲コンタクトに接続する。この周囲コンタクトはアレイ端部に位置させ,周囲回路との電気的連絡を可能にさせる。」

(イ)「【0022】図2では,アンドープド酸化膜40で示すコンフォーマル層をブランケット形成して記憶ノード区域を満たし,かつFET22およびワード線21上に重ねる。(中略)この酸化膜は均一な高さを得るために平坦化する。」

(ウ)「【0023】図3では,フォトレジストディジット線コンタクト45をエッチングマスクとして用い,埋め込みディジット線を成形するための開口50を創る。窒化膜20および主スペーサ35は開口50の形成に用いるRIE酸化からトランジスタポリシリコン層10を保護する。窒化膜20および主スペーサ35による保護は開口の自己整合のために有効である。
(中略)
【0026】図4に示すフォトレジスト65は取り除く。ホウリン酸シリケートガラス(BPSG)酸化膜75から成る厚手ドープド層(75)を図5の構造物上に重ねてブランケット形成する。
(中略)
【0027】図6では,酸化膜層40および75をRIEエッチして開口81を形成させ,基板のコンタクト区域82を露出させる。続いて図5のフォトレジスト80を除去する。
【0028】第7図は,TiN膜85の形成後,タングステンフィル(充填)膜90の形成が行なわれている。
(中略)
【0031】タングステン90およびTiN85はコア95を構成し,タングステン90,TiN85および厚手酸化膜75を機械的エッチにより平坦化した後は図8に示すようになる。コア95は下方キャパシタプレートのコンタクト区域を形成し,この部分は基板コンタクト区域82と接触する。(後略)」

イ 図1
上記ア,(ア)を参酌すると,図1から,次の構成がみてとれる。
・ 「導電的にドーピングした第1ポリシリコン層10」,「金属シリサイド層(WSi_(x) )15」,「酸化膜層16」及び「厚手窒化膜20」が形成されてなる「ワード線21」が,「シリコン基板3」上に複数形成された構成。
・ 複数の「ワード線21」それぞれの側壁に,シリコン二酸化膜からなる「主スペーサ35」が設けられた構成。
・ 複数の「ワード線21」は,上記「シリコン基板3」上に創られた「予定活性区域2」上に形成された複数の「ワード線21」と,上記「シリコン基板3」上に創られた「フィールド酸化膜領域1」上に形成された複数の「ワード線21」とを有する構成。

ウ 図2
上記ア,(イ)を参酌すると,図2から,「アンドープド酸化膜40」「をブランケット形成して記憶ノード区域を満た」すことにより,複数の「ワード線21」間が,平坦化された「アンドープド酸化膜40」により埋め込まれた構成がみてとれる。

エ 図3及び図6
上記ア,(ウ)を参酌すると,図3及び図6から,次の構成がみてとれる。
・ 「アンドープド酸化膜40」に,「厚手窒化膜20」の一部が露出するように,「開口50」及び「開口81」が形成された構成。
・ 上記「開口81」が,「予定活性区域2」上に形成された「ワード線21」と,隣接する「フィールド酸化膜領域1」上に形成された「ワード線21」の間に形成された構成。
・ 上記隣接する「フィールド酸化膜領域1」上に形成された「ワード線21」は,「フィールド酸化膜領域1」の端部において,「予定活性区域2」に接しないように形成された構成。

オ 図8
上記ア,(ウ)を参酌すると,「開口81」が 「タングステンフィル(充填)膜90」で充填された構成がみてとれる。

(2-2) 引用発明
ア 上記(2-1),ア,(ア)及びイによれば,「シリコン基板3」上には,「ワード線21」を構成する,「導電的にドーピングした第1ポリシリコン層10」と「金属シリサイド層(WSi_(x) )15」とからなる複数の積層体が形成されており,上記複数の積層体それぞれは,上記複数の積層体それぞれの上に形成された「酸化膜層16」及び「厚手窒化膜20」と,上記複数の積層体のそれぞれの側壁に形成された,シリコン二酸化膜からなる「主スペーサ35」で覆われている。
また,上記(2-1),ア,(ア)及びイによれば,上記複数の積層体は,上記「シリコン基板3」上に創られた「予定活性区域2」上に形成された複数の積層体と,上記「シリコン基板3」上に創られた「フィールド酸化膜領域1」上に形成された複数の積層体とを有する。

イ 上記(2-1),ア,(イ)及びウによれば,「ワード線21」を構成する,「導電的にドーピングした第1ポリシリコン層10」と「金属シリサイド層(WSi_(x) )15」とからなる複数の積層体間は,平坦化された「アンドープド酸化膜40」により埋め込まれている。

ウ 上記(2-1),ア,(ウ)及びエによれば,「開口81」は,「予定活性区域2」上に形成された,「ワード線21」を構成する,「導電的にドーピングした第1ポリシリコン層10」と「金属シリサイド層(WSi_(x) )15」とからなる積層体と,隣接する「フィールド酸化膜領域1」上に形成された上記積層体の間に形成されており,また,上記隣接する「フィールド酸化膜領域1」上に形成された上記積層体は,上記「フィールド酸化膜領域1」の端部において上記「予定活性区域2」に接しないように形成されている。

エ 以上によれば,引用例1には,次の発明(以下「引用発明」という。)が記載されている。

「シリコン基板3上に,ワード線21を構成する,導電的にドーピングした第1ポリシリコン層10と金属シリサイド層(WSi_(x) )15とからなる複数の積層体が形成されており,
上記複数の積層体それぞれは,上記複数の積層体それぞれの上に形成された酸化膜層16及び厚手窒化膜20と,上記複数の積層体それぞれの側壁に形成された,シリコン二酸化膜からなる主スペーサ35で覆われており,
上記複数の積層体間は,平坦化されたアンドープド酸化膜40により埋め込まれており,
上記アンドープド酸化膜層40に,上記厚手窒化膜20の一部が露出するように開口81が形成されており,
上記開口81がタングステンフィル(充填)膜90で充填されている
DRAMセルであって,
上記複数の積層体は,上記シリコン基板3上に創られた予定活性区域2上に形成された複数の積層体と,上記シリコン基板3上に創られたフィールド酸化膜領域1上に形成された複数の積層体とを有し,
上記開口81は,上記予定活性区域2上に形成された上記積層体と,隣接するフィールド酸化膜領域1上に形成された上記積層体の間に形成されており,
上記隣接するフィールド酸化膜領域1上に形成された上記積層体は,上記フィールド酸化膜領域1の端部において上記予定活性区域2に接しないように形成されている,
DRAMセル。」

(3)対比
ア 引用発明の「シリコン基板3」,「上に」,「導電的にドーピングした第1ポリシリコン層10と金属シリサイド層(WSi_(x) )15とからなる複数の積層体」(以下「複数の積層体」という。)及び「形成されており」は,それぞれ,本願補正発明の「基板」,「上方に」,「複数の導電層」及び「設けられた」に相当する。
そうすると,本願補正発明と引用発明とは,「基板上方に」「設けられた複数の導電層」を有する点で共通する。

イ 引用発明の「上記複数の積層体それぞれは,」及び「覆われており」は,それぞれ,本願補正発明の「前記複数の導電層を個別に」及び「覆うように設けられた」に相当する。 また,本願補正発明の「複数の第1の絶縁膜」と,引用発明の「上記複数の積層体それぞれの上に形成された酸化膜層16及び厚手窒化膜20と,上記複数の積層体それぞれの側壁に形成された,シリコン二酸化膜からなる主スペーサ35」とは,複数の絶縁膜である点で共通する。
そうすると,本願補正発明と引用発明とは,「前記複数の導電層を個別に覆うように設けられた複数の絶縁膜」を有する点で共通する。

ウ 本願補正発明の「前記複数の導電層間を埋め込み,前記複数の第1の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する第2の絶縁膜」と,引用発明の「上記複数の積層体間は,平坦化されたアンドープド酸化膜40により埋め込まれており」とは,「前記複数の導電層間を埋め込」む「絶縁膜」を有する点で共通する。

エ 引用発明の「開口81」は,本願補正発明の「第1のコンタクト窓」に相当する。
そうすると,本願補正発明の「前記第2の絶縁膜に設けられ,前記複数の第1の絶縁膜の一部を露出するように形成された第1のコンタクト窓」と,引用発明の「上記アンドープド酸化膜層40に,上記厚手窒化膜20の一部が露出するように開口81が形成されて」いることとは,「前記複数の導電層間を埋め込」む「絶縁膜」「に設けられ,」「前記導電層を個別に覆うように設けられた複数の絶縁膜」「の一部を露出するように形成された第1のコンタクト窓」を有する点で共通する。

オ 引用発明の「タングステンフィル(充填)膜90」及び「で充填されている」は,それぞれ,本願補正発明の「第1の導電性部材」及び「を埋め込む」に相当する。
そうすると,引用発明の「上記開口81がタングステンフィル(充填)膜90で充填されている」は,本願補正発明の「前記第1のコンタクト窓を埋め込む第1の導電性部材」に相当する。

カ 引用発明の「DRAMセル」は,本願補正発明の「半導体装置」に相当する。

キ 引用発明の「創られた」,「予定活性区域2」及び「フィールド酸化膜領域1」は,それぞれ,本願補正発明の「設けられた」,「活性領域」及び「素子分離領域」に相当する。
そうすると,引用発明の「上記複数の積層体は,上記シリコン基板3上に創られた予定活性区域2上に形成された複数の積層体と,上記シリコン基板3上に創られたフィールド酸化膜領域1上に形成された複数の積層体とを有し」は,本願補正発明の「前記複数の導電層は,前記基板に設けられた活性領域上に形成された複数の導電層と,前記基板に設けられた素子分離領域上に形成された複数の導電層とを有し」に相当する。

ク 引用発明の「上記開口81は,上記予定活性区域2上に形成された上記積層体と,隣接するフィールド酸化膜領域1上に形成された上記積層体の間に形成されており」は,本願補正発明の「前記第1のコンタクト窓は,前記活性領域上に形成された前記導電層と,隣接する前記素子分離領域上に形成された前記導電層の間に形成されており」に相当する。

ケ 引用発明の「上記隣接するフィールド酸化膜領域1上に形成された上記積層体は,上記フィールド酸化膜領域1の端部において上記予定活性区域2に接しないように形成されている」は,本願補正発明の「前記隣接する前記素子分離領域上に形成された前記導電層は,前記素子分離領域の端部において前記活性領域に接しないように形成され」に相当する。

以上によれば,本願補正発明と引用発明との一致点と相違点は,次のとおりである。

< 一致点 >
「基板上方に設けられた複数の導電層と,
前記複数の導電層を個別に覆うように設けられた複数の絶縁膜と,
前記複数の導電層間を埋め込む絶縁膜と,
前記複数の導電層間を埋め込む絶縁膜に設けられ,前記導電層を個別に覆うように設けられた複数の絶縁膜の一部を露出するように形成された第1のコンタクト窓と,
前記第1のコンタクト窓を埋め込む第1の導電性部材と,
を有する半導体装置であって,
前記複数の導電層は,前記基板に設けられた活性領域上に形成された複数の導電層と,前記基板に設けられた素子分離領域上に形成された複数の導電層とを有し,
前記第1のコンタクト窓は,前記活性領域上に形成された前記導電層と,隣接する前記素子分離領域上に形成された前記導電層の間に形成されており,
前記隣接する前記素子分離領域上に形成された前記導電層は,前記素子分離領域の端部において前記活性領域に接しないように形成されている,
半導体装置。」

< 相違点 >
・ 相違点1
本願補正発明の「複数の導電層」は「基板上方に略平行に設けられた」ものであるのに対し,引用発明の「ワード線21」を構成する「複数の積層体」(本願補正発明の「複数の導電層」に相当。)については,このような特定はされていない点。

・ 相違点2
本願補正発明は,「導電層」を「第1の絶縁膜」で覆うのに対し,引用発明は,「ワード線21」を構成する「複数の積層体」(本願補正発明の「複数の導電層」に相当。)それぞれを,上記「複数の積層体」それぞれの上に形成された「酸化膜層16」及び「厚手窒化膜20」と,上記「複数の積層体」それぞれの側壁に形成された,シリコン二酸化膜からなる「主スペーサ35」で覆う点。

・ 相違点3
(ア) 本願補正発明の「第2の絶縁膜」は,「前記複数の第1の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する」のに対し,引用発明の「アンドープド酸化膜40」の上面部と,「ワード線21」を構成する「複数の積層体」(本願補正発明の「複数の導電層」に相当。)それぞれの上に形成された「厚手窒化膜20」の上面との位置関係について,このような特定はされていない点。
(イ) また,本願補正発明は,「前記第2の絶縁膜は,少なくとも,前記素子分離領域上に形成された前記導電層を覆う前記第1の絶縁膜の上面と同一平面を構成する上面部を有」するのに対し,引用発明の「アンドープド酸化膜40」の上面部と,「フィールド酸化膜領域1」上に形成された上記「複数の積層体」それぞれの上に形成された「厚手窒化膜20」の上面との位置関係について,このような特定はされていない点。

・ 相違点4
上記相違点2及び上記相違点3により,本願補正発明は「前記第2の絶縁膜に設けられ,前記複数の第1の絶縁膜の一部を露出するように形成された第1のコンタクト窓」であるのに対し,引用発明の「上記アンドープド酸化膜層40に,上記厚手窒化膜20の一部が露出するように開口81(本願補正発明の「第1のコンタクト窓」に相当。)が形成されて」いる点。

・ 相違点5
本願補正発明は,「前記隣接する前記素子分離領域上に形成された前記導電層を覆う前記第1の絶縁膜は,前記素子分離領域の端部において,前記端部が前記第1のコンタクト窓内に露出しないように,前記活性領域と前記素子分離領域の間の境界を覆うように形成されている」のに対し,引用発明の「複数の積層体」(本願補正発明の「複数の導電層」に相当。)それぞれの側壁に形成された,シリコン二酸化膜からなる「主スペーサ35」と,「フィールド酸化膜領域1」(本願補正発明の「素子分離領域」に相当。)の端部との位置関係について,このような特定はされていない点。

(4)相違点についての判断
(4-1) 相違点1について
ア 周知例1
原出願の出願前に日本国内で頒布された特開平05-218211号公報(以下「周知例1」という。)には,図5及び6とともに次の記載がある。

(ア)「【0045】セルフアライン・コンタクト孔の略平面図である図5,図5のXX線での製造工程を示す略断面図である図6,および図5のYY線での製造工程を示す略断面図である図7を参照すると,上記第3の実施例の第1の応用例は,スタックド型の情報蓄積容量を有するDRAMへの応用例であり,ノード・コンタクト孔,およびビット・コンタクト孔が共にセルフアライン・コンタクト孔により形成され,ビット線が第2層の配線により形成されている。上記第1の応用例は,以下のようになっている。
【0046】まず,P型のシリコン基板101表面に選択的にフィールド酸化膜102,ゲート酸化膜103が形成される。次に,全面に例えばポリサイド膜からなる導電体膜が形成され,さらにマスク用のシリコン酸化膜,マスク用の酸化アルミニウム膜が形成される。その後,一連のエッチング,イオン注入等が行なわれ,N型の拡散層108a,108bとワード線124a,124b,124c,124d,124e等とが形成される。
(後略)」

(イ) 図5
上記(ア)を参酌すると,図5から,「ワード線124a,124b,124c,124d」が,「P型のシリコン基板101」上方に略平行に設けられた構成がみてとれる。

イ 判断
DRAMにおいて,複数のワード線を,半導体基板上方に略平行に設けることは,周知例1にみられるように常套手段であるから,引用発明の「シリコン基板3」(本願補正発明の「基板」に相当。)上方に形成されている,「ワード線21」を構成する「複数の積層体」(本願補正発明の「複数の導電層」に相当。)それぞれを,上記「シリコン基板3」上方に略平行に設けること(相違点1に係る構成とすること)は,当業者が適宜なし得ることである。

(4-2) 相違点2について
ア 本願の出願当初の明細書等の段落【0068】?【0078】には,図3及び図4とともに,次の記載がある。

「【0068】
[第1の実施の形態]
図3から図13を参照して,本発明の第1の実施の形態によるDRAMに対してコンタクト窓をセルフアラインコンタクト技術を用いて形成する方法について具体的に述べる。
(中略)
【0073】
図3(b)に示すように,基板表面を酸化してゲート酸化膜18を厚さ8nm形成し,その上にリンをドープしたシリコン膜19を50nm,タングステンシリサイド(WSi)膜20を50nm,シリコン窒化膜21を80nmを順次公知のCVD法(Chemical Vapor Deposition 化学気相成長法)を用いて形成する。
【0074】
これらの積層体を公知のフォトリソグラフィ法を用いてMOSトランジスタのゲート電極となるよう所望のパターンにパターニングする。セル部においては,これらの積層体のポリサイド構造はワード線(図1の12に相当)となる。
(中略)
【0077】
図4(b)に示すように,CVD法によりシリコン窒化膜を50?150nm形成し,それを公知のRIE(Reactive Ion Etching)法などで異方性エッチングすることにより,ゲート電極の側壁に窒化膜からなるサイドウォールスペーサを形成する。(中略)
【0078】
このサイドウォール窒化膜はポリサイド電極上の窒化膜20と一体化して,ゲート電極上面から側面を連続的に覆う窒化膜領域24を構成する。この工程により,シリコン膜19とWSi膜20からなるポリサイド電極の周囲は窒化膜領域24で覆われるが,ポリサイド電極の側壁部では,酸化膜22が存在するため,後工程の熱処理でWSi膜20が基板から剥離することを防ぐことができる。」

本願の出願当初の明細書等の上記の記載によれば,本願補正発明の「前記複数の導電層を個別に覆うように設けられた複数の第1の絶縁膜」には,単一の絶縁膜に限らず,上記「複数の導電層」それぞれの上面に形成された絶縁膜と上記「複数の導電層」それぞれの側面に形成された絶縁膜とにより構成された絶縁膜も含まれる。また,本願補正発明において,上記「第1の絶縁膜」を構成する絶縁材料は特定されていないから,上記「複数の導電層」それぞれの上面に形成された絶縁膜と,上記「複数の導電層」それぞれの側面に形成された絶縁膜とにより構成された絶縁膜とが,同じ絶縁材料で構成されたものに限らず,異なる絶縁材料で構成されたものも含まれる。
そうすると,本願補正発明の「前記複数の導電層を個別に覆うように設けられた複数の第1の絶縁膜」と,引用発明の「ワード線21」を構成する「複数の積層体」(本願補正発明の「複数の導電層」に相当。)それぞれを覆う,上記「複数の積層体」それぞれの上に形成された「酸化膜層16」及び「厚手窒化膜20」,並びに上記「複数の積層体」それぞれの側壁に形成された,シリコン二酸化膜からなる「主スペーサ35」との間に,実質的な相違はないから,相違点2は,実質的な相違点ではない。

イ 仮に,相違点2が実質的な相違点であるとした場合,すなわち,本願補正発明の「前記複数の導電層を個別に覆うように設けられた複数の第1の絶縁膜」は,上記「複数の導電層」それぞれの上面に形成された絶縁膜と,上記「複数の導電層」それぞれの側面に形成された絶縁膜とが同じ絶縁材料で構成されているのに対し,引用発明の上記「複数の積層体」それぞれの上に形成された「厚手窒化膜20」と,上記「複数の積層体」それぞれの側壁に形成された,シリコン二酸化膜からなる「主スペーサ35」とは,異なる絶縁材料で構成されている点で相違しているとした場合について,更に検討する。

(ア) 周知例2
原査定の拒絶の理由に周知例を示す文献として引用され,原出願の出願前に外国で頒布された刊行物である米国特許第5338700号明細書(以下「周知例2」という。)には,Fig1及びFig2とともに次の記載がある。(訳文は当審で作成した。また,下線は当審で付加したもの。以下同じ。)

a Fig1を参照して
・”Referring first to FIG. 1, a semiconductor wafer is indicated generally by reference numeral 10. Wafer 10 has been provided with an array of substantially electrically isolated word lines, such as the illustrated word lines 12, 14 and 16. Such word lines are of a conventional construction having a lowermost gate oxide, a lower polysilicon layer, an overlying silicide layer such as tungsten silicide, and insulating caps and side insulating spacers 18. Such spacers and caps 18 preferably comprise an insulative nitride, such as Si_(3)N_(4) .”(第3欄第25行?第34行)
(訳文)「図1を参照すると,半導体ウエハ10が示されている。図示されたワード線12,14,16のように,半導体ウエハ10には,電気的に分離された複数のワード線の列(array)が形成されている。これらのワード線は,ゲート酸化膜,ポリシリコン層及びタングステンシリサイドのようなシリサイド層が順次積層され,さらにその上及びその側壁に,それぞれ,絶縁キャップ層及び絶縁スペーサ層18が形成された慣用の構成を有する。絶縁キャップ層及び絶縁スペーサ層18は,好ましくはSi_(3)N_(4)のような絶縁性窒化物からなる。」

・”A planarized first layer 28 of an insulating material is provided over the word lines and active area. An example and preferred material is borophosphosilicate glass (BPSG) which is planarized back by chemical mechanical polishing (CMP) to an elevation of from about 2000 Angstroms to about 4000 Angstroms above the word line nitride caps 18 which are positioned adjacent the active areas, as opposed to the word lines over the field oxide. Such provides a planarized upper surface 30 which is elevationally above the word lines. ”(第3欄第50行?第59行)
(訳文)「表面が平坦化された第1の絶縁層28が,複数のワード線及び活性領域を被覆して形成される。好適な例として,第1の絶縁層28は,ホウリンケイ酸ガラス(BPSG)からなり,ワード線のシリコン窒化物からなる絶縁キャップ層18の上方,約2000?約4000Åの高さまで化学的機械的研磨(CMP)により平坦化される。絶縁キャップ層18は,活性領域と隣接し,フィールド酸化膜上に形成されたワード線の反対側に形成されている。それによって,ワード線の上方に,平坦化された上表面30が形成される。」

b Fig2を参照して
”Referring to FIG. 2, a series of first contact openings 32 is provided through first layer 28 to second active regions 24 to provide bit line connections. Such would typically be conducted by photomasking and dry chemical etching of BPSG selective to nitride. ”(第3欄第60行?第64行)
(訳文)「図2を参照すると,第1の絶縁層28を貫いて第2活性領域24に達し,ビット線接続部を形成する,第1のコンタクト開口部32が形成される。上記第1のコンタクト開口部32の形成は,典型的には,フォトマスク技術と,窒化膜に対してBPSG膜が選択的にエッチングされるドライケミカルエッチングとにより行われる。」

c Fig2
上記bの記載を参酌すると,Fig2から,「第1の絶縁層28」に,シリコン窒化物からなる「絶縁キャップ層及び絶縁スペーサ層18」が露出するように「第1のコンタクト開口部32」が形成された構成がみてとれる。

(イ) 周知例3
原出願の出願前に日本国内で頒布された特開平06-037272号公報(以下「周知例3」という。)には,図4?6とともに次の記載がある。

「【0019】(中略)次にこのような特徴を有するDRAMの製造方法を図4?図9を用いて説明する。
(中略)
【0021】次いで素子形成領域のSi基板1の表面を露出させた後、厚さ10nm程度のゲート酸化膜3を形成し、このゲート酸化膜3上にゲート電極4を形成する。このゲート電極4は、抵抗を小さくするためにいわゆるポリサイド構造を採用しているが、単純な多結晶Si層のみでも良い。このゲート電極4の下層は、厚さ100nm程度のリン等の不純物がドープされた多結晶Si層4_(1)であり、上層は、厚さ150nm程度のタングステンシリサイド(WSi_(2))層4_(2)である。
【0022】次いでこのWSi_(2)層4_(2)上に後工程の自己整合工程時によるゲート電極4へのエッチングストッパー層となるSi窒化膜(Si_(3)N_(4))からなるゲートギャップ層5を形成した後、このゲートギャップ層5上にレジストパターン(図示せず)を形成し、続いて、このレジストパターンをマスクに用いて、ゲートギャップ層5,シリサイド層4_(2) 、多結晶Si層4_(1)を連続加工する。
(中略)
【0024】即ち、まず、全面に厚さ50nm程度のSi_(3)N_(4)膜をCVD法により堆積した後、RIE法により全面エッチングを行ないゲート電極4の側壁に幅50nm程度の上記Si_(3)N_(4)膜からなるスペーサー層8を形成する。このとき、低濃度の不純物拡散層7の領域のSi基板1の表面を露出させる。次いでこの露出したSi基板1の表面に選択的に厚さ200nm程度のエピタキシャルSi層9を成長させる。
(中略)
【0026】次いでエピタキシャルSi層9の表面のみにシリサイド層10を形成する。
(中略)
【0027】即ち、まず、全面に層間絶縁膜11として、例えば、BPSG膜をCVD法で約600nm堆積した後、化学的・機械的に基板全面を研磨するいわゆるケミカルメカニカルポリッシング法を用いてゲート電極4上の層間絶縁膜11の膜厚が約200nm程度になるように平坦化エッチングする。(中略)
【0028】次いで層間絶縁膜11上にキャパシタ電極部と低濃度の不純物拡散層7´とのコンタクトを取るためのコンタクトホール用のレジストパターン(不図示)を形成し、これをマスクとして用い、層間絶縁膜11を選択的にエッチングしてシリサイド層10を露出してせコンタクトホールを開口する。この層間絶縁膜11の選択エッチングは、例えば、RIEを用いて行ない、そのエッチング条件は、スペーサ層8(Si_(3)N_(4)膜)に対してBPSG膜のエッチング速度が遅い条件にする。(中略)
【0029】このようにすると、層間絶縁膜11(BPSG膜)はエッチングされるが、ゲート電極4上のゲートギャップ層(Si_(3)N_(4))5や、ゲート電極4の側壁のスペーサ層(Si_(3)N_(4))8はエッチングされず、後工程で形成するキャパシタ電極部とゲート電極4とのショートを防ぐことができる。即ち、新らたなエッチングストッパー層が不要になり、複雑な工程を用いなくても、自己整合的にコンタクトホールを開孔できる。」

(ウ) 判断
MOSトランジスタのゲート電極,又はDRAMのワード線を構成する導電層の上面に絶縁層を形成するとともに,上記導電層の側面に絶縁層からなるスペーサを形成し,上記絶縁層と上記スペーサとを同じ材料で構成し,上記ゲート電極又は上記ワード線を被覆して形成される層間絶縁膜をエッチングする際,上記絶縁層及び上記スペーサと上記層間絶縁膜とのエッチング選択比の違いを利用し,上記導電膜を上記絶縁層及び上記スペーサで保護して開口部を形成することは,周知例2及び3にみられるように,当該技術分野では周知の技術であるから,引用発明において,「アンドープド酸化膜層40」に「開口81」(本願補正発明の「第1のコンタクト窓」に相当。)を形成する際に,「厚手窒化膜20」と「主スペーサ35」とを同じ材料で構成し,引用発明の上記「複数の積層体」それぞれを保護することは,上記周知の技術を適用することにより,当業者が容易に想到し得たものである。
そうすると,仮に,相違点2が実質的な相違点であるとしても,引用発明において,相違点2に係る構成とすることは,周知例2及び3にみられるような周知の技術を適用することにより,当業者が容易に想到し得たものである。

ウ 以上から,相違点2は,実質的な相違点ではなく,仮に,そうでないとしても,引用発明において,相違点2に係る構成とすることは,周知例2及び3にみられるような周知の技術を適用することにより,当業者が容易に想到し得たものである。

(4-3) 相違点3について
相違点3の(ア)及び(イ)についてまとめて判断する。
ア 引用例2
原査定の拒絶の理由に引用され,原出願の出願前に日本国内で頒布された特開平06-140391号公報(以下「引用例2」という。)には,図1?4とともに次の記載がある。

(ア) 半導体装置の構成
「【0058】図1を参照して,この半導体装置は,図22に示した従来の半導体装置と同様に,シリコンからなる半導体基板1上の表面に,分離酸化膜2が形成され,この分離酸化膜2によって分離された領域には,MOSFETなどの素子が形成されている。
【0059】このMOSFETは,不純物拡散層6,ゲート酸化膜3および多結晶シリコン膜4から構成されている。ゲートをなす多結晶シリコン膜4の表面上には,図22に示す従来例ではシリコン酸化膜5が形成されていたが,この実施例ではシリコン窒化膜50が形成されている。
【0060】このようにMOSFETが形成された半導体基板1の表面全面に,シリコン酸化膜8が,シリコン窒化膜50の表面が露出するように形成されている。シリコン酸化膜8の上には,さらにシリコン酸化膜39が形成されている。このシリコン酸化膜8とシリコン酸化膜39とで構成される第1の層間絶縁膜の表面は,極めて平坦性が高い。」

(イ) 半導体装置の製造方法
「【0067】図2を参照して,シリコンからなる半導体基板1の表面に,局所酸化法によって,膜厚300?800nm程度の分離酸化膜2が形成される。半導体基板1の分離酸化膜2から露出した部分には,熱酸化法によって膜厚5?30nmのゲート酸化膜が形成される。次に,半導体基板1の表面上に,リンや砒素を含んだ多結晶シリコン膜4およびシリコン窒化膜50が,気相成長法によって堆積される。これらのゲート酸化膜3,多結晶シリコン膜4およびシリコン窒化膜50は,フォトリソグラフィー法とRIE法によってパターニングされる。(中略)
【0068】図3を参照して,半導体基板1の表面上に形成されたMOSFET等の素子を覆うように,PH_(3) とTEOS(Si(OC_(2) H_(5) )_(4) )等を原料とする減圧気相成長法によって,P_(2) O_(5) を重量換算で7%程度含むシリコン酸化膜8が,100nm程度堆積される。
【0069】図4を参照して,堆積されたシリコン酸化膜8の表面に対して,コロイダルシリカ等の研磨剤を含む研磨液を流しながら,約5分程度,機械的な研磨が施される。シリコン窒化膜50の一部が露出されるまで研磨され,堆積されたシリコン酸化膜8の表面は平坦化される。このとき,研磨面がシリコン窒化膜50に達すると,研磨速度が急激に低下するため,研磨量の制御を容易に行なうことができる。」

(ウ) 図1及び図4
上記(ア)及び(イ)の記載を参酌すると,MOSFETが形成された「半導体基板1」の表面全面に,「分離酸化膜2」上に形成された「多結晶シリコン膜4」上の「シリコン窒化膜50」の表面が露出するように,「シリコン酸化膜8」が形成された構成がみてとれる。

イ 判断
引用例2には,「半導体基板1」の表面に,MOSFETのゲート電極を構成する,不純物を含む「多結晶シリコン膜4」を形成するとともに,上記「多結晶シリコン膜4」の上面に「シリコン窒化膜50」を形成し,「半導体基板1」の表面上に形成されたMOSFET等の素子を覆うように「シリコン酸化膜8」を堆積した後,上記「シリコン酸化膜8」の表面を上記「シリコン窒化膜50」の一部が露出されるまで研磨することにより,上記「シリコン酸化膜8」の表面を平坦化すること,及び上記の方法によって,MOSFETが形成された上記「半導体基板1」の表面全面に,「分離酸化膜2」上に形成された上記「多結晶シリコン膜4」上の上記「シリコン窒化膜50」の表面が露出するように,極めて平坦性の高い上記「シリコン酸化膜8」が形成された半導体装置が製造されることが記載されている。
そして,引用発明において,「ワード線21」を構成する「複数の積層体」(本願補正発明の「複数の導電層」に相当。)それぞれの上に「厚手窒化膜20」が形成されており,また,上記「複数の積層体」間を埋め込む「アンドープド酸化膜40」は平坦化されているから,上記「アンドープド酸化膜40」を平坦化する際に,上記「アンドープド酸化膜40」の表面を上記「厚手窒化膜20」の一部が露出されるまで研磨し,それによって,「フィールド酸化膜領域1」(本願補正発明の「素子分離領域」に相当。)上に形成された上記「積層体」上の上記「厚手窒化膜20」の表面が露出するように,極めて平坦性の高い上記「アンドープド酸化膜40」を形成することは,引用例2に記載された発明に接した当業者であれば,容易に想到し得たものであり,それによって,上記「アンドープド酸化膜40」は,上記「フィールド酸化膜領域1」上に形成された上記「積層体」上の上記「厚手窒化膜20」の上面と同一平面を構成する上面部を有すること(相違点3に係る構成を有すること)は,明らかである。
そうすると,引用発明において,相違点3に係る構成とすることは,引用例2に記載された発明を適用することにより,当業者が容易に想到し得たものである。

(4-4) 相違点4について
上記(4-2)で検討したとおり,本願補正発明の「第1の絶縁膜」と引用発明の「厚手窒化膜20」との間に実質的な相違はなく,仮にそうでないとしても,引用発明に周知例2及び3にみられるような周知の技術を適用することにより,当業者が容易に想到し得たものであり,また,本願補正発明の「第2の絶縁膜」と引用発明の「アンドープド酸化膜層40」との相違点は,上記(4-3)で検討したとおり,引用発明に引用例2に記載された発明を適用することにより,当業者が容易に想到し得たものである。
そうすると,引用発明において,相違点4に係る構成とすることは,引用例2に記載された発明に基づいて,又は周知例2及び3にみられるような周知の技術,並びに引用例2に記載された発明に基づいて,当業者が容易に想到し得たものである。

(4-5) 相違点5について
ア 周知例4
原出願の出願前に日本国内で頒布された特開平07-147330号公報(以下「周知例4」という。)には,図1とともに次の記載がある。

(ア)「【0005】ドイツ特許公報第3,910,033 Al号に開示されている,セルフアラインコンタクトを利用した半導体装置の製造方法を図1?図3を参照して説明する。図1を参照すれば,フィールド酸化膜2の形成された半導体基板1上にゲート酸化膜を形成し,前記ゲート酸化膜上に多結晶シリコンおよび絶縁物質を順に沈積する。次に,リソグラフィ工程で前記絶縁物質層と多結晶シリコンをパタニングして絶縁層4によりキャッピングされるゲート電極3を形成する。次いで,前記ゲート電極3の形成された結果物上に酸化物を沈積してこれを異方性蝕刻することにより,前記ゲート電極3および絶縁層4の側壁にスペーサ5を形成する。次に,前記スペーサ5の形成された結果物全面に不純物イオンを注入し,前記基板1にソース/ドレイン領域として提供されるアクティブ領域20を形成する。このとき,前記スペーサ5を形成するための異方性蝕刻工程の際,基板1の表面のゲート酸化膜がともに蝕刻され前記スペーサ5によりセルフアラインされるコンタクトが形成される。次に,前記セルフアラインコンタクトの形成された結果物上に不純物のドープされた多結晶シリコンを沈積してこれをリソグラフィ工程でパタニングすることにより,前記セルフアラインコンタクトを通じてアクティブ領域20に接続されるパッド電極22を形成する。」

(イ) 図1
上記(ア)の記載を参酌すると,図1から,「フィールド酸化膜2」上に形成された「ゲート電極3」の側壁に形成された「スペーサ5」が,上記「フィールド酸化膜2」の端部を覆い,上記端部が「アクティブ領域20」と「パッド電極22」とのコンタクト内に露出しないよう形成されている構成がみてとれる。

イ 周知例5
原出願の出願前に日本国内で頒布された特開平04-145660号公報(以下「周知例5」という。)には,第2図とともに次の記載がある。

(ア)「第2図は本発明の第2の実施例を説明するための縦断面図である。本実施例では,第1のスタックト型メモリセルの蓄積容量上に,プレート電極を挟んで,第1のスタックト型メモリセルに隣接する第2のスタックト型メモリセルの半分,および第1のスタックト型メモリセルに隣接する第3のスタックト型メモリセルの半分が形成されている。
表面に選択酸化により設けられたフィールド酸化膜202を有するP型シリコン基板201上に,ゲート酸化膜204a,204b,204c,204dあるいはフィールド酸化膜202を介してワード線205a,205b,205e,205f,あるいは205c,205dが形成され,ワード線205a,205b,205c,205d,205e,205fはシリコン酸化膜206a,206b,206c,206d,206e,206fにより覆われれいる。(審決注.「覆われれいる」は「覆われている」の誤記である。)
N型拡散層203b,203eはビット線211の接続端子となり,フィールド酸化膜202,シリコン酸化膜206a,206b,206c,206d,206e,206f上に層間絶縁膜210を介してビット線211が設けられている。
N型拡散層203c,203f,および203a,203dは第1の容量蓄積電極207a,207b,および第2の容量蓄積電極217a,217bの接続端子となる。」(第3頁右上欄第3行?左下欄第5行)

(イ) 第2図
上記(ア)の記載を参酌すると,第2図から,「フィールド酸化膜202」上に形成された「ワード線205c」を覆う「シリコン酸化膜206c」が,上記「フィールド酸化膜202」の端部を覆い,上記端部が,「N型拡散層203c」と「第1の容量蓄積電極207a」との接続部内に露出しないよう形成されている構成がみてとれる。

ウ 判断
半導体基板に形成された活性領域及び素子分離領域上に,MOSトランジスタのゲート電極,又はDRAMのワード線を構成する導電層及び上記導電層を覆う絶縁膜が形成され,上記活性領域上に形成された上記導電層と,隣接する上記素子分離領域上に形成された上記導電層の間に上記半導体基板と導電性部材との接続部が形成されている半導体装置において,上記絶縁膜を,上記素子分離領域の端部を覆い,上記端部が上記接続部内に露出しないように形成することは,周知例4及び5にみられるように周知の技術である。
そうすると,「予定活性区域2」(本願補正発明の「活性領域」に相当。)上に形成された「複数の積層体」(本願補正発明の「複数の導電層」に相当。)のひとつと,隣接する「フィールド酸化膜領域1」(本願補正発明の「素子分離領域」に相当。)上に形成された上記「複数の積層体」のひとつとの間に「開口81」(本願補正発明の「第1のコンタクト窓」に相当。)が形成された引用発明において,上記隣接する「フィールド酸化膜領域1」上に形成された上記「積層体」の側壁に形成された「主スペーサ35」が,上記「フィールド酸化膜領域1」の端部を覆い,上記端部が上記「開口81」内に露出しないように形成されること,換言すれば,上記「主スペーサ35」が,上記「フィールド酸化膜領域1」の端部において,上記端部が上記「開口81」内に露出しないように,上記「予定活性区域2」と上記「フィールド酸化膜領域1」の間の境界を覆うように形成されること(相違点5に係る構成とすること)は,当業者が適宜なし得ることである。
そして,上記「主スペーサ35」が,上記「フィールド酸化膜領域1」の端部を覆うことにより,上記「開口81」の形成時に,上記「フィールド酸化膜領域1」がエッチングによりダメージを受けることを防止できるという作用効果を奏することは,当業者には自明な事項である。
以上から,引用発明において,相違点5に係る構成とすることは,当業者が適宜なし得ることである。

(4-6) まとめ
以上のとおり,引用発明において,相違点1に係る構成とすることは,当業者が適宜なし得ることであり,相違点2は,実質的な相違点ではなく,仮に,そうでないとしても,引用発明において,相違点2に係る構成とすることは,周知例2及び3にみられるような周知の技術を適用することにより,当業者が容易に想到し得たものであり,また,引用発明において,相違点3に係る構成とすることは,引用例2に記載された発明を適用することにより,当業者が容易に想到し得たものである。
さらに,引用発明において,相違点4に係る構成とすることは,引用例2に記載された発明に基づいて,又は周知例2及び3にみられるような周知の技術,並びに引用例2に記載された発明に基づいて,当業者が容易に想到し得たものであり,また,引用発明において,相違点5に係る構成とすることは,当業者が適宜なし得ることである。
したがって,本願補正発明は,引用例1に記載された発明(引用発明),引用例2に記載された発明,周知例1にみられるような常套手段,周知例2及び3にみられるような周知技術,並びに周知例4及び5にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
よって,本件補正は,特許法第17条の2第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項をいう。以下同じ。)において準用する同法第126条第5項の規定に適合しないので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

4 むすび
以上検討したとおり,本件補正は,特許法第17条の2第4項第2号に掲げる,特許請求の範囲の限定的減縮を目的とするものであるが,特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないから,本件補正は,特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3 本願発明の容易想到性について

1 本願発明について
平成21年9月15日に提出された手続補正書による手続補正は上記のとおり却下されたので,本願の請求項1?18に係る発明は,平成21年3月9日に提出された手続補正書に記載されたとおりのものであり,その請求項1の記載は,再掲すると,次のとおりである。(以下,本願の請求項1に係る発明を「本願発明」という。)

「【請求項1】
基板上方に略平行に設けられた複数の導電層と,
前記複数の導電層を個別に覆うように設けられた複数の第1の絶縁膜と,
前記複数の導電層間を埋め込み,前記複数の第1の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する第2の絶縁膜と,
前記第2の絶縁膜に設けられ,前記複数の第1の絶縁膜の一部を露出するように形成された第1のコンタクト窓と,
前記第1のコンタクト窓を埋め込む第1の導電性部材と,
を有することを特徴とする半導体装置。」

2 引用発明
引用発明は,前記第2,4,(2),(2-5)で認定したとおりである。

3 本願発明の容易想到性について
(1) 対比
前記第2,1及び2から明らかなように,本願発明は,本願補正発明から,平成21年9月15日に提出された手続補正書による手続補正の補正事項2で付加した発明特定事項(本願補正発明と引用発明との相違点3の(イ)及び相違点5に相当する。)を取り除いたものであるので,本願発明と引用発明とは,下記の点で相違し,その余の点で一致する。

< 相違点 >
・ 相違点1
本願発明の「複数の導電層」は「基板上方に略平行に設けられた」ものであるのに対し,引用発明の「ワード線21」を構成する,「導電的にドーピングした第1ポリシリコン層10と金属シリサイド層(WSi_(x) )15とからなる複数の積層体(複数の積層体)」(本願発明の「複数の導電層」に相当。)については,このような特定はされていない点。

・ 相違点2
本願発明は,「導電層」を「第1の絶縁膜」で覆うのに対し,引用発明は,「ワード線21」を構成する「複数の積層体」(本願発明の「複数の導電層」に相当。)それぞれを,上記「複数の積層体」それぞれの上に形成された「酸化膜層16」及び「厚手窒化膜20」と,上記「複数の積層体」それぞれの側壁に形成された,シリコン二酸化膜からなる「主スペーサ35」で覆う点。

・ 相違点3
本願発明の「第2の絶縁膜」は,「前記複数の第1の絶縁膜の少なくとも一部の上面と同一平面を構成する上面部を有する」のに対し,引用発明の「アンドープド酸化膜40」の上面部と,「ワード線21」を構成する「複数の積層体」(本願発明の「複数の導電層」に相当。)それぞれの上に形成された「厚手窒化膜20」の上面との位置関係について,このような特定はされていない点。

・ 相違点4
上記相違点2及び上記相違点3により,本願発明は「前記第2の絶縁膜に設けられ,前記複数の第1の絶縁膜の一部を露出するように形成された第1のコンタクト窓」であるのに対し,引用発明の「上記アンドープド酸化膜層40に,上記厚手窒化膜20の一部が露出するように開口81(本願発明の「第1のコンタクト窓」に相当。)が形成されて」いる点。

(2) 相違点についての判断
(2-1) 相違点1について
前記第2,4(4),(4-1)で検討したとおり,引用発明において,相違点1に係る構成とすることは,当業者が適宜なし得ることである。

(2-2) 相違点2について
前記第2,4(4),(4-2)で検討したとおり,相違点2は,実質的な相違点ではなく,仮に,そうでないとしても,引用発明において,相違点2に係る構成とすることは,周知例2及び3にみられるような周知の技術を適用することにより,当業者が容易に想到し得たものである。

(2-3) 相違点3について
前記第2,4(4),(4-3)で検討したとおり,引用発明において,相違点3に係る構成とすることは,引用例2に記載された発明を適用することにより,当業者が容易に想到し得たものである。

(2-4) 相違点4について
前記第2,4(4),(4-4)で検討したとおり,引用発明において,相違点4に係る構成とすることは,引用例2に記載された発明に基づいて,又は周知例2及び3にみられるような周知の技術,並びに引用例2に記載された発明に基づいて,当業者が容易に想到し得たものである。

(2-5) まとめ
以上のとおり,本願発明は,引用例1に記載された発明(引用発明),引用例2に記載された発明,周知例1にみられるような常套手段,並びに周知例2及び3にみられるような周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。


第4 結言

以上検討したとおり,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2010-08-17 
結審通知日 2010-09-07 
審決日 2010-09-27 
出願番号 特願2005-99237(P2005-99237)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 ▲辻▼ 弘輔  
特許庁審判長 河口 雅英
特許庁審判官 近藤 幸浩
安田 雅彦
発明の名称 半導体装置  
代理人 高橋 敬四郎  

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