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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1227218 |
| 審判番号 | 不服2009-5096 |
| 総通号数 | 133 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-01-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2009-03-09 |
| 確定日 | 2010-11-18 |
| 事件の表示 | 特願2005-276524「半導体装置」拒絶査定不服審判事件〔平成18年 1月12日出願公開、特開2006- 13554〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成11年7月1日に出願した特願平11-187658号の一部を平成15年10月30日に新たな特許出願とした特願2003-369832号の一部を平成17年9月22日に新たな特許出願としたものであって、平成20年10月20日付けの拒絶理由通知に対して、同年12月25日付けで手続補正がされたが、平成21年2月4日付けで拒絶査定がされ、これに対し、同年3月9日付けで拒絶査定不服審判が請求されたものである。 2.本願発明 本願の請求項1-9に係る発明は、平成20年12月25日付けの手続補正書によって補正された特許請求の範囲の請求項1-9に記載された事項により特定されるとおりのものと認められるところ、その請求項1に係る発明(以下、「本願発明1」という。)は、次のとおりのものである。 「第1の面と前記第1の面に対向する面とを有すると共に、前記第1の面上に第1の配線が形成され、前記第1の面に対向する面上に第2の配線が形成された基板と、第1の電極が形成された第2の面と前記第2の面に対向する面とを有すると共に前記第1の電極が前記第1の配線と電気的に接続され、かつ前記第2の面に対向する面が前記第1の面と対向して配置された第1の半導体素子と、前記第1の面に対向する面に形成されたバンプと、前記基板の前記第1の面、前記第1の半導体素子の前記第2の面、及び第1の半導体素子の側面を封止する封止樹脂とを備えた第1の半導体装置と、 前記第2の配線と電気的に接続される第2の電極が形成された第3の面と前記第3の面に対向する面とを有すると共に前記基板の前記第1の面に対向する面上に前記第3の面が対向するように搭載される第2の半導体装置と、を有し、 前記基板の前記バンプが形成されていない領域で、かつ、前記第2の配線が形成された領域に前記第2の配線と前記第2の電極とが接合材を介して接続され、 前記基板の前記第1の面に対向する面から前記第2の半導体装置の前記第3の面に対向する面までの距離は、前記基板の前記第1の面に対向する面から前記バンプの先端までの距離よりも短い、ことを特徴とする半導体装置。」 3.引用例 拒絶の理由で引用した、本願の出願前に頒布された刊行物である、特開平10-284544号公報(以下、「引用例1」という。)には、図面とともに以下の技術事項が記載されている。 引用例1(特開平10-284544号公報) (1a)「【請求項1】第1の面に第1の半導体チップが設置され、前記第1の面の反対面である第2の面にアウターリードが配置されたパッケージ基板を有する半導体装置であって、前記パッケージ基板の前記第2の面に第2の半導体チップが配置されていることを特徴とする半導体装置。 【請求項2】請求項1記載の半導体装置であって、前記アウターリードは、はんだバンプであることを特徴とする半導体装置。」(【特許請求の範囲】) (1b)「【請求項4】請求項1、2または3記載の半導体装置であって、前記第1の半導体チップの主面に設けられた配線接続部または前記第2の半導体チップの主面に設けられた配線接続部と前記パッケージ基板上に形成された配線リードとが、Aｕバンプを介したフリップチップボンディングにより接続された第1の構成、Aｕワイヤを介したワイヤボンディングにより接続された第2の構成、前記パッケージ基板の端部から延在された配線リードのインナーリード部を介して接続された第3の構成、の何れかの構成を有することを特徴とする半導体装置。」(【特許請求の範囲】) (1c)「【請求項5】第1の面に第1の半導体チップが設置され、前記第1の面の反対面である第2の面にアウターリードおよび第2の半導体チップが配置されたパッケージ基板を有する半導体装置の製造方法であって、前記第1および第2の半導体チップの封止、または、前記第1および第2の半導体チップのアンダーフィルの形成を同時に行うことを特徴とする半導体装置の製造方法。」(【特許請求の範囲】) (1d)「本発明の目的は、半導体チップの実装効率を向上する技術を提供することにある。 本発明の他の目的は、プロセッサチップおよびメモリチップ等機能の異なる半導体チップの配線距離を短縮し、半導体装置の性能向上と実装効率の向上を低コストでかつ簡便に行うことができる技術を提供することにある。 本発明のさらに他の目的は、半導体装置の信頼性を向上することができる技術を提供することにある。」(【0014】-【0016】) (1e)「さらに、第1の半導体チップと第2の半導体チップとがパッケージ基板を挟んで近接して配置されるため、第1の半導体チップと第2の半導体チップとの配線距離を短くすることができ、半導体装置の性能を向上することができる。たとえば、第1の半導体チップをプロセッサチップとし、第2の半導体チップをメモリチップとすることによって、CPUとメインメモリとの間のデータ伝送距離を短くしてその動作速度を向上することができる。なお、この際、プロセッサチップとメモリチップとは別々に製造することができる点に注意を要する。すなわち、プロセッサ機能とメモリ機能とを同一チップ内に作り込むための複雑な工程や検査を必要とせず、従来通りの製造工程によりコストを上昇させることなく、半導体装置の性能を向上することができる。」(【0022】) (1f)「なお、アウターリードは、はんだバンプとすることができる。はんだバンプは通常パッケージ基板の周辺部に配置され、パッケージ基板の中央部には配置されていないため、このようなはんだバンプの配置されていないパッケージ基板の中央部に第2の半導体チップを設置することができる。」(【0024】) (1g)「(実施の形態1) 図1は、本発明の一実施の形態である半導体装置の一例を示したものであり、(a)は断面図、(b)は裏面図である。パッケージ基板1の第1面には、第1半導体チップ2が設置されている。・・・パッケージ基板1の第2面には、アウターリードであるはんだバンプ3および第2半導体チップ4が配置されている。はんだバンプ3はパッケージ基板1の第2面の周辺部に配置され、その中央部には配置されていない。・・・本実施の形態1の半導体装置では、このパッケージ基板1の第2面の中央領域に、第2半導体チップ4を配置するものである。・・・また、第1半導体チップ2と第2半導体チップ4とが異なる種類のチップである場合、例えば、第1半導体チップ2がCPU等のロジック製品であり、第2半導体チップ4がメモリ製品である場合には、低コストで性能の改善された半導体装置とすることができる。すなわち、両チップの製造におけるウェハ工程は一般に異なり、またテスティング工程も異なるものであるが、これをワンチップに搭載した半導体装置にしようとすると製造コストの上昇が避けられない。つまり、ワンチップ化による前工程の複雑化およびテスティングの複雑化が生じるためである。これに対し、本実施の形態の半導体装置では、従来通りの異なる前工程で各々のチップを製造し、本実施の形態のようにパッケージ化するため、両チップ間の配線距離を短くし、ワンチップ化したものには及ばないもののそれと同等の性能を得ることが可能である。・・・パッケージ基板1には、図示しない配線が形成され、Aｕバンプ5を介して第1半導体チップ2および第2半導体チップ4の主面に形成された素子配線と接続される。・・・なお、本実施の形態ではAｕバンプ5を用いているが、異方性導電性フィルムを用いてもかまわない。パッケージ基板1の第1および第2面の第1半導体チップ2および第2半導体チップ4のAｕバンプ5側の面はアンダーフィル6により封止されている。なお、アンダーフィル6は必要に応じて省略してもかまわない。」(【0031】-【0043】) (1h)「(実施の形態2) 図8は、本発明の他の実施の形態である半導体装置の一例を示したものであり、(a)は断面図、(b)は裏面図である。本実施の形態2の半導体装置は、第1および第2半導体チップ2,4のボンディング方法をワイヤボンディングとする点、および、パッケージ基板1にザグリを設ける点以外は、実施の形態1とほぼ同様であるため、相違する点についてのみ説明し、同様の点については説明を省略する。パッケージ基板1の第1面に第1半導体チップ2のみが設置され、パッケージ基板1の第2面にはんだバンプ3および第2半導体チップ4が配置されている点は、実施の形態1と同様であるため、実施の形態1に記載の効果と同様の効果を得ることができる。・・・また、本実施の形態2のようにワイヤボンディングを採用する場合には、必然的に後に説明する封止剤9が必要となるが、ザグリ8があれば、封止剤9に必要なスペースを確保することが可能となる。パッケージ基板1の配線と第1半導体チップ2および第2半導体チップ4の主面に形成された素子配線とは、Aｕワイヤ10により接続される。・・・第1半導体チップ2および第2半導体チップ4は、封止剤9により封止される。封止の方法としては、モールドあるいはポッティングとすることができる。」(【0052】-【0057】) (1i)「たとえば、上記各実施の形態で説明したフリップチップボンディング、ワイヤボンディングおよびインナーリードボンディングを相互に組み合わせた構成としてもよい。」(【0084】) (1j)図1は、引用例1に記載された発明の一実施の形態である半導体装置の一例を示したものであり、(a)の断面図からは、パッケージ基板の第2面から、第2半導体チップの主面に対向する面までの距離が、前記パッケージ基板の第2面からはんだバンプの先端までの距離よりも短いことを看取することができる。 (1k)図8は、引用例1に記載された発明の他の実施の形態である半導体装置の一例を示したものであり、(a)の断面図からは、パッケージ基板の第1面、第1半導体チップの主面、及び第1半導体チップの側面が封止樹脂により封止されていることを看取することができる。 上記の引用例1の記載事項(1a)?(1d)、(1f)?(1g)、(1j)を総合勘案すると、引用例1には、実施の形態1として、次の発明(以下、「引用例1発明」という。)が記載されていると認められる。 「第1面と、前記第1面に対向する第2面とを有すると共に、前記第1面、及び第2面の面上に配線が形成されたパッケージ基板と、 素子配線が形成された主面と、前記主面に対向する面とを有すると共に、前記素子配線が前記パッケージ基板の第1面に形成された配線と電気的に接続され、かつ前記主面が前記第1面と対向して配置された第1半導体チップと、 前記第2面に形成されたはんだバンプと、 前記第1半導体チップの主面を封止するアンダーフィルと、 前記第2面に形成された配線と電気的に接続される素子配線が形成された主面と、前記主面に対向する面とを有すると共に、前記パッケージ基板の前記第2面の面上に、前記主面が対向するように搭載される第2半導体チップと、を有し、 前記パッケージ基板の前記はんだバンプが形成されていない領域で、かつ、前記配線が形成された領域に、前記配線と、前記第2半導体チップの素子配線とが、Aｕバンプ、又は、異方性導電性フィルムを介して接続され、 パッケージ基板の第2面から、第2半導体チップの主面に対向する面までの距離が、前記パッケージ基板の第2面からはんだバンプの先端までの距離よりも短い、 ことを特徴とする半導体装置。」 4.対比 本願発明1と引用例1発明とを対比する。 (a)引用例1発明の「パッケージ基板」、「第1半導体チップ」、「素子配線」、「はんだバンプ」、「Aｕバンプ、又は、異方性導電性フィルム」は、それぞれ順に、本願発明1の「基板」、「第1の半導体素子」、「電極」、「バンプ」、「接合材」に相当する。 (b)引用例1発明と、本願発明1は、いずれも、第1の半導体素子のいずれかの一面が基板の第1の面と対向して配置されている範囲で一致する。 (c)引用例1発明の「第2半導体チップ」と、本願発明1の「第2の半導体装置」は、少なくとも「半導体構造体」の範囲で一致する概念であるといえる。 その上で、序数を整理すると、本願発明1と引用例1発明は、 「第1の面と前記第1の面に対向する面とを有すると共に、前記第1の面上に第1の配線が形成され、前記第1の面に対向する面上に第2の配線が形成された基板と、 第1の電極が形成された第2の面と前記第2の面に対向する面とを有すると共に前記第1の電極が前記第1の配線と電気的に接続され、かつ一の面が前記第1の面と対向して配置された第1の半導体素子と、 前記第1の面に対向する面に形成されたバンプと、 封止材と、 前記第2の配線と電気的に接続される第2の電極が形成された第3の面と前記第3の面に対向する面とを有すると共に前記基板の前記第1の面に対向する面上に前記第3の面が対向するように搭載される第2の半導体構造体と、を有し、 前記基板の前記バンプが形成されていない領域で、かつ、前記第2の配線が形成された領域に前記第2の配線と前記第2の電極とが接合材を介して接続され、 前記基板の前記第1の面に対向する面から前記第2の半導体構造体の前記第3の面に対向する面までの距離は、前記基板の前記第1の面に対向する面から前記バンプの先端までの距離よりも短い、 ことを特徴とする半導体装置。」 の点で一致し、次の点で相違するといえる。 相違点1:本願発明1の、第1の半導体素子は、第2の面に対向する面が基板の第1の面と対向して配置されているのに対して、引用例1発明の、第1半導体チップは、主面がパッケージ基板の第1の面と対向して配置されている点。 相違点2:本願発明1は、基板の前記第1の面、前記第1の半導体素子の前記第2の面、及び第1の半導体素子の側面を封止する封止樹脂を有するのに対して、引用例1発明は、第1半導体チップの主面を封止するアンダーフィルを有する点。 相違点3:本願発明1の半導体装置は、第1の半導体素子と基板とバンプ等を備えた「第1の半導体装置」と、「第2の半導体装置」と、を有するとされているのに対して、引用例1には、そのように記載されていない点。 5.判断 ・相違点1について (ア)上記の引用例1の記載事項(1h)、(1k)を総合勘案すると、引用例1には、実施の形態2として、次の構造を有する半導体装置が記載されていると認められる。 「第1面と、前記第1面に対向する第2面とを有すると共に、前記第1面、及び第2面の面上に配線が形成されたパッケージ基板と、 素子配線が形成された主面と、前記主面に対向する面とを有すると共に、前記素子配線が前記パッケージ基板の第1面に形成された配線と、Aｕワイヤにより電気的に接続され、かつ前記主面と対向する面が前記第1面と対向して配置された第1半導体チップと、 前記第2面に形成されたはんだバンプと、 パッケージ基板の第1面、第1半導体チップの主面、及び第1半導体チップの側面を封止する封止樹脂と、 前記第2面に形成された配線と電気的に接続される素子配線が形成された主面と、前記主面に対向する面とを有すると共に、前記パッケージ基板の前記第2面の面上に、前記主面と対向する面が対向するように搭載される第2半導体チップと、を有し、 第2半導体チップの素子配線は、パッケージ基板の第2面に形成された配線と、Aｕワイヤにより電気的に接続され、 パッケージ基板の第2面から、第2半導体チップの主面に対向する面までの距離が、前記パッケージ基板の第2面からはんだバンプの先端までの距離よりも短い、 ことを特徴とする半導体装置。」 すなわち、引用例1発明は、パッケージ基板の第1面と第2面に、それぞれ、第1及び第2半導体チップの主面を対向させて、パッケージ基板に第1及び第2半導体チップをフリップチップボンディングした構造を備えた半導体装置であり、一方、引用例1に実施の形態2として示された構造は、パッケージ基板の第1面と第2面に、それぞれ、第1及び第2半導体チップの主面と対向する面を対向させて、パッケージ基板に第1及び第2半導体チップをワイヤボンディングした構造であるといえる。 一方、引用例1の上記記載(1i)には、「たとえば、上記各実施の形態で説明したフリップチップボンディング、ワイヤボンディングおよびインナーリードボンディングを相互に組み合わせた構成としてもよい。」と記載されている。 そして、上記(1i)の示唆を踏まえれば、引用例1発明の第1半導体チップをワイヤボンディング構造とすること、すなわち、引用例1発明の「第1半導体チップは、主面がパッケージ基板の第1の面と対向して配置されている」という構造を、本願発明1の「第1の半導体素子は、第2の面に対向する面が基板の第1の面と対向して配置されている」という構造とすることは当業者が容易になし得たことといえる。また、このような組合せを採用したことによる効果も当業者が予測する範囲内のものといえる。 ・相違点2について 上記「相違点1について」で検討したように、パッケージ基板への第1の半導体チップの配置方法として、引用例1発明のフリップチップボンデイング方法を、ワイヤボンデイング方法に置き換えることが当業者が容易になし得たことであり、また、引用例1の上記記載(1h)には「本実施の形態2のようにワイヤボンディングを採用する場合には、必然的に後に説明する封止剤9が必要となる・・・第1半導体チップ2および第2半導体チップ4は、封止剤9により封止される。封止の方法としては、モールドあるいはポッティングとすることができる。」と記載されているのであるから、引用例1発明の半導体チップ1の配置方法の変更に合わせて、封止方法も、引用例1発明の「第1半導体チップの主面を封止するアンダーフィル」から、引用例1の実施の形態2に示される「パッケージ基板の第1の面、第1の半導体チップの主面、及び第1の半導体チップの側面を封止する封止樹脂」を用いたものに変更することは当業者が適宜なし得たことと認められる。 ・相違点3について 「装置」の辞書的な意味は「ある目的のために機械・道具などを取り付けること。また、そのしかけ。」(「広辞苑第五版」岩波書店)というものである。 一方、引用例1の上記記載(1d)の「本発明の他の目的は、プロセッサチップおよびメモリチップ等機能の異なる半導体チップの配線距離を短縮し、半導体装置の性能向上と実装効率の向上を低コストでかつ簡便に行うことができる技術を提供することにある。」との記載、及び(1e)の「プロセッサチップとメモリチップとは別々に製造することができる点に注意を要する。すなわち、プロセッサ機能とメモリ機能とを同一チップ内に作り込むための複雑な工程や検査を必要とせず、従来通りの製造工程によりコストを上昇させることなく、半導体装置の性能を向上することができる。」との記載、及び(1g)の「第1半導体チップ2と第2半導体チップ4とが異なる種類のチップである場合、例えば、第1半導体チップ2がCPU等のロジック製品であり、第2半導体チップ4がメモリ製品である場合には、低コストで性能の改善された半導体装置とすることができる。すなわち、両チップの製造におけるウェハ工程は一般に異なり、またテスティング工程も異なるものであるが、これをワンチップに搭載した半導体装置にしようとすると製造コストの上昇が避けられない。つまり、ワンチップ化による前工程の複雑化およびテスティングの複雑化が生じるためである。これに対し、本実施の形態の半導体装置では、従来通りの異なる前工程で各々のチップを製造し、本実施の形態のようにパッケージ化するため、両チップ間の配線距離を短くし、ワンチップ化したものには及ばないもののそれと同等の性能を得ることが可能である。」との記載から、引用例1発明の「第1半導体チップ」、「第2半導体チップ」は、それぞれ、異なる種類のチップ、例えば「CPU等のロジック製品」、及び、「メモリ製品」であり、また、それぞれに従来通りの製造工程における「テスティング工程」を経たものということができる。 してみれば、引用例1発明における、「第1半導体チップとパッケージ基板とバンプ等からなる構造体」と「第2半導体チップ」は、それぞれ「CPU等のロジック製品」、「メモリ製品」としての「プロセッサ機能」、「メモリ機能」という目的を果たすのであるから、これらは「ある目的のためのしかけ」であり、それぞれ「装置」といえるものであると認められる。 なお、審判請求人は、審判請求書の請求の理由において「引用文献1の段落0037或いは段落0038に記載されているように引用文献1に開示された内容は、「1つのパッケージ内に2つの半導体チップが内蔵される構造」であり、本願で示す、第1の半導体装置が記載されているに過ぎません。」と主張する。 しかしながら、引用例1の上記記載(1g)には「なお、アンダーフィル6は必要に応じて省略してもかまわない。」と記載されていることから、引用例1には、「1つのパッケージ内に1つのCPU等のロジック製品を内蔵した構造」と、これにAｕバンプを介して接続される「メモリ製品」とからなる構造体が開示されているものと認められる。 してみれば、「引用文献1に開示された内容は、「1つのパッケージ内に2つの半導体チップが内蔵される構造」であり」という審判請求人の前記主張は採用することができない。 したがって、相違点3は、実質的な差異であるとはいえない。 したがって、引用例1発明において、相違点1?3について本願発明1の構成を採用することは、当業者が容易に想到し得たことである。また、相違点1?3を組み合わせたことによる格別の効果も認めることはできない。 6.むすび 以上のとおり、本願発明1は、引用例1に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-09-14 |
| 結審通知日 | 2010-09-21 |
| 審決日 | 2010-10-04 |
| 出願番号 | 特願2005-276524(P2005-276524) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 石野 忠志 |
| 特許庁審判長 |
寺本 光生 |
| 特許庁審判官 |
加藤 浩一 筑波 茂樹 |
| 発明の名称 | 半導体装置 |