ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1227700 |
| 審判番号 | 不服2008-11062 |
| 総通号数 | 133 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-01-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-05-01 |
| 確定日 | 2010-11-24 |
| 事件の表示 | 特願2003-146124「メモリ装置」拒絶査定不服審判事件〔平成16年11月11日出願公開、特開2004-319055〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成15年5月23日(優先権主張 平成14年5月27日、平成15年2月27日)を出願日とする特願2003-146124号であって、平成20年3月19日付けで拒絶査定がなされ、これに対し、同年5月1日に拒絶査定に対する審判請求がなされるとともに、同年5月19日付けで手続補正がなされ、その後当審において、平成22年1月15日付けで審尋がなされ、同年5月17日に回答書が提出されたものである。 2.平成20年5月19日付けの手続補正(以下「本件補正」という。)について [補正の却下の決定の結論] 平成20年5月19日付けの手続補正を却下する。 [理由] (1)本件補正の内容 本件補正は、特許請求の範囲を補正するものであって、補正後の特許請求の範囲の請求項1?5(以下「補正後請求項1」?「補正後請求項5」という。)は以下のとおりである。 「【請求項1】 ビット線と、 前記ビット線に交差するように配置されたワード線と、 前記ビット線と前記ワード線とに接続され、ヒステリシスを有する記憶手段を含むメモリセルとを備え、 前記ビット線および前記ワード線に印加される電圧の種類が少なくとも3種類になるように、前記記憶手段を含むメモリセルのヒステリシスループの中心が0Vより所定の電位分ずれており、 前記ビット線および前記ワード線に印加される少なくとも3種類の電圧は、0V以上である、メモリ装置。 【請求項2】 前記記憶手段は、強誘電体膜を含み、 前記強誘電体膜を含むメモリセルは、前記ビット線と前記ワード線との間に配置されている、請求項1に記載のメモリ装置。 【請求項3】 前記記憶手段は、強誘電体膜を含み、 前記強誘電体膜を含むメモリセルは、電界効果トランジスタのゲート部分に設けられている、請求項1に記載のメモリ装置。 【請求項4】 前記メモリセルは、前記ヒステリシスを有する記憶手段に直列に接続されたダイオードを含む、請求項1?3のいずれか1項に記載のメモリ装置。 【請求項5】 データの書き込み時および読み出し時に、非選択の前記メモリセルには、前記ダイオードのブレークダウン電圧の絶対値よりも小さい電圧が印加される、請求項4に記載のメモリ装置。」 (2)補正の目的、及び新規事項追加の有無 本件補正は、補正前の請求項1に係る発明の発明特定事項である「前記ビット線および前記ワード線に印加される電圧」の電圧値について、「0V以上」と限定する補正であるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、本件補正が、願書に最初に添付した明細書又は願書に最初に添付した図面(以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々、「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。)に記載された事項の範囲内においてなされたものであることは明らかである。 したがって、本件補正は、特許法17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)及び第4項に規定する要件を満たすものである。 以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。 (3)独立特許要件について (3-1)補正後の発明 補正後請求項1?5に係る発明は、平成20年5月19日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正後の発明」という。)は、請求項1に記載されている事項により特定される上記2.(1)の請求項1の箇所に記載されたとおりのものである。 (3-2)引用刊行物に記載された発明 本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開第01/03198号(以下「引用例」という。)には、図1(FIG1)及び図4(FIG4)とともに、以下の事項が記載されている。 なお、以下の検討において、各引用箇所の下線は当審で付した。 「本発明の課題は、書き込まれた情報が読み出しプロセスの際に変更されうるのが回避される、それぞれに1つの強誘電性トランジスタを用いた記憶セルを有する記憶セルアレイを提供することである。」(第2ページ第20行?第24行の訳文) 「図3には回路記号が示されており、この回路記号は、図1および図2に基づき説明された強誘電性トランジスタとして次図にて使用される。この強誘電性トランジスタは、2つのビット線接点BLKi、BLKi+1を有しており、これらビット線接点は、2つのソース/ドレイン領域14、22と接続されている。さらに、強誘電性トランジスタはワード線接点WLKiを有しており、このワード線接点は、第2のゲート電極19、27と接続されている。さらに、強誘電性トランジスタは舟形領域接点(Wannenkｏnｔakｔe)WKiを有しており、この舟形領域接点はストライプ状のドープされた舟形領域28、12と接続されているか、あるいは該舟形領域接点はストライプ状のドープされた舟形領域28、12によって形成されている。 上記記憶セルアレイの場合には、ワード線接点WLKjが対応するワード線WLjと接続されている(図4参照、ただし、この図では見やすくするために強誘電性トランジスタの接点の符号は記入されていない)。強誘電性トランジスタは、それぞれそのビット線接点BLKi、BLKi+1を介して、隣り合うビット線BLi、BLi+1の間に接続されている。ビット線BLiは、ワード線WLjと交差する。さらに、前記強誘電性トランジスタの舟形領域接点WKiは、ストライプ状のドープされた舟形領域Wiと接続されている。ストライプ状のドープされた舟形領域Wiは、ビット線BLiに対して平行に延びており、かつワード線WLjと交差する。 記憶セルの選択は、ワード線WLjおよびこれと交差するストライプ状のドープされた舟形領域Wiによって行なわれる。1つの記憶セルが選択されなければならないので、付加的に相応する記憶セルが間に接続されているビット線BLi、BLi+1が選択されなければならない。」(第11ページ第34行?第12ページ第28行の訳文) 「書き込みのための1つの記憶セルの選択は、対応するワード線WLjおよび関連のストライプ状のドープされた舟形領域Wiによって行なわれる。ワード線WLjは、正電圧、例えば1.5ボルト印加され、ストライプ状のドープされた舟形領域Wiは、負電圧、例えば-1.5ボルト印加される。第1のゲート電極と第2のゲート電極との間のｐn接合に逆バイアスが破壊電圧の下にてかけられている限り、強誘電層の上に配置された第1のゲート電極と第2のゲート電極との間のｐn接合、強誘電層ならびに強誘電層の下に配置された誘電層は、静電容量との直列接続となる。 この記憶セルの書き込みのためにワード線WLjおよびストライプ状のドープされた舟形領域Wiの電圧値の差に相応し、かつ静電容量との直列接続に印加される電圧は、第1のゲート電極と第2のゲート電極との間のｐn接合が破壊される程度に選択される。この破壊電圧は、例えばｐ領域とn領域との間の境界面の状態によって、この例では2.1?2.3Vに調整される。したがって、印加された電圧は、強誘電層、この強誘電層の下に配置された誘電層および基板において低下する。したがって、強誘電層の上の電圧は約1ボルトであり、これは、該強誘電層を一方向に極性化させるのに十分である。このことによって、前記の選択された記憶セルに書き込まれる。 ワード線に沿って隣り合っているセルのストライプ状のドープされた舟形領域は、0ボルト(開路電位)にてチャージされる。ストライプ状のドープされた舟形領域に沿って隣り合う記憶セルは、ワード線において0ボルト(開路電位)にてチャージされる。したがって、このセルでのみ開路電位と1.5ボルト、ないしは開路電位と-1.5ボルトとの間の差に相応する電圧が低下する。この電圧は、第1のゲート電極と第2のゲート電極との間のｐn接合がこの列でなお遮断している程度にわずかである。ｐn接合が強誘電層、誘電層および半導体基板と比較して小さな、例えば50?100倍小さい静電容量しか示さないので、ｐn接合、強誘電層、誘電層および半導体基板において低下する電圧は、とりわけｐn接合において低下することが保証されている。電圧が合計で1.5ボルトである場合には、電圧の大部分である1.475ボルトが第1のゲート電極と第2のゲート電極とから形成されたｐn接合において低下する。これに対して、約25mVの著しくわずかな部分のみが強誘電層および誘電層において低下する。実験によれば、厚さ180nmのストロンチウム・ビスマス・タンタレート(SBT)からなる強誘電層にとって、電圧50mVにて10^(10)回の方形波電圧パルスが強誘電層の分極状態を変更するのに不十分なことが明らかである。したがって、この動作方法、かつこの提案されている記憶セルアレイの場合には、隣り合う記憶セルの情報が影響を受けることなく、1つのセルが少なくとも10^(10)回の書き込みサイクルが可能であることが確認されている。 選択された記憶セルとして、他のワード線WLkおよび他のストライプ状のドープされた舟形領域Wlと接続している記憶セルは、ワード線WLkならびにストライプ状のドープされた舟形領域Wlにおいて開路電位にてチャージされており、よって、書き込みプロセスの際に影響を受けない。 1つの記憶セルの消去のために、該記憶セルの選択が再びワード線WLjおよびストライプ状のドープされた舟形領域Wiによって行なわれる。ワード線WLjは、負電圧、例えば-1.5ボルトにて印加され、ストライプ状のドープされた舟形領域Wiは、開路電位0ボルトにて接続される。したがって、強誘電層の上に存在する第1のゲート電極および第2のゲート電極から形成されるｐn接合は、順方向に極性化されており、その結果、印加された電圧は強誘電層と誘電層とに分配される。膜厚は電圧が均一に2つの層に分配されるように相互に調整される。したがって、強誘電層は書き込みプロセスの場合とは逆方向に極性化される。 1つの記憶セルの消去の場合には、同じストライプ状の領域と接続した隣り合う記憶セルがワード線によって開路電位0ボルトに接続され、その結果、この記憶セルにおいて電圧は低下しない。同じワード線WLjと接続した隣り合う記憶セルは、関連のストライプ状のドープされた舟形領域Wiによって負電圧-1.5ボルトにて接続され、その結果、このセルにおいても同様に電圧は低下せず、これはワード線WLjの電圧とストライプ状のドープされた舟形領域Wiの電圧との差が0であるからである。 他のワード線WLkおよび他のドープされたストライプ状の舟形領域Wlと接続している隣り合う記憶セルは、この場合には、第1のゲート電極と第2のゲート電極とから形成されたｐn接合の破壊電圧より小さい電圧のみ印加される。したがって、ｐn接合は逆バイアスで極性化されており、電圧の大部分がｐn接合によって低下する。1つの記憶セルの書き込みの例にて評価したのと同様に、この場合には強誘電層で低下する電圧は隣り合う記憶セルの情報に影響を及ぼすことなく、1つのセルが少なくとも10^(10)回の消去サイクルが可能である程度にわずかである。」(第13ページ第8行?第16ページ第5行の訳文) ここにおいて、「書き込みのための1つの記憶セルの選択は、対応するワード線WLjおよび関連のストライプ状のドープされた舟形領域Wiによって行なわれる。ワード線WLjは、正電圧、例えば1.5ボルト印加され、ストライプ状のドープされた舟形領域Wiは、負電圧、例えば-1.5ボルト印加される。」(第13ページ第8行?第13行の訳文)、「ワード線に沿って隣り合っているセルのストライプ状のドープされた舟形領域は、0ボルト(開路電位)にてチャージされる。ストライプ状のドープされた舟形領域に沿って隣り合う記憶セルは、ワード線において0ボルト(開路電位)にてチャージされる。」(第14ページ第1行?第5行の訳文)、「1つの記憶セルの消去のために、該記憶セルの選択が再びワード線WLjおよびストライプ状のドープされた舟形領域Wiによって行なわれる。ワード線WLjは、負電圧、例えば-1.5ボルトにて印加され、ストライプ状のドープされた舟形領域Wiは、開路電位0ボルトにて接続される。」(第15ページ第4行?第9行の訳文)、「1つの記憶セルの消去の場合には、同じストライプ状の領域と接続した隣り合う記憶セルがワード線によって開路電位0ボルトに接続され、その結果、この記憶セルにおいて電圧は低下しない。同じワード線WLjと接続した隣り合う記憶セルは、関連のストライプ状のドープされた舟形領域Wiによって負電圧-1.5ボルトにて接続され、その結果、このセルにおいても同様に電圧は低下せず、これはワード線WLjの電圧とストライプ状のドープされた舟形領域Wiの電圧との差が0であるからである。」(第15ページ第20行?第29行の訳文)と記載されていることから、舟形領域Wiおよびワード線WLjには、1.5ボルト、0ボルト又は-1.5ボルトが印加されており、舟形領域Wiおよびワード線WLjに印加される電圧の種類が少なくとも3種類になっている。 また、「この記憶セルの書き込みのためにワード線WLjおよびストライプ状のドープされた舟形領域Wiの電圧値の差に相応し、かつ静電容量との直列接続に印加される電圧は、第1のゲート電極と第2のゲート電極との間のｐn接合が破壊される程度に選択される。この破壊電圧は、例えばｐ領域とn領域との間の境界面の状態によって、この例では2.1?2.3Vに調整される。したがって、印加された電圧は、強誘電層、この強誘電層の下に配置された誘電層および基板において低下する。したがって、強誘電層の上の電圧は約1ボルトであり、これは、該強誘電層を一方向に極性化させるのに十分である。このことによって、前記の選択された記憶セルに書き込まれる。」(第13ページ第22行?36行の訳文)、「1つの記憶セルの消去のために、該記憶セルの選択が再びワード線WLjおよびストライプ状のドープされた舟形領域Wiによって行なわれる。ワード線WLjは、負電圧、例えば-1.5ボルトにて印加され、ストライプ状のドープされた舟形領域Wiは、開路電位0ボルトにて接続される。したがって、強誘電層の上に存在する第1のゲート電極および第2のゲート電極から形成されるｐn接合は、順方向に極性化されており、その結果、印加された電圧は強誘電層と誘電層とに分配される。膜厚は電圧が均一に2つの層に分配されるように相互に調整される。したがって、強誘電層は書き込みプロセスの場合とは逆方向に極性化される。」(第15ページ第4行?第18行の訳文)と記載されていることから、書き込み時と消去時で、強誘電層に逆方向の同じ電圧を印加するためには、第1のゲート電極と第2のゲート電極間のｐn接合への逆方向バイアス時に、破壊電圧分だけ順方向バイアス時より多くの電圧を印加する必要があり、その電圧分、強誘電層を含む記憶セルのヒステリシスループの中心が0Vより所定の電位分ずれているのは明らかである。 以上を総合すると、引用例には、以下の発明(以下「引用発明」という。)が記載されているものと認められる。 「ビット線BLiと、 前記ビット線BLiに交差するように配置されたワード線WLjと、 前記ビット線BLiと前記ワード線WLjとに接続され、ヒステリシスを有する強誘電層を含む記憶セルとを備え、 舟形領域Wiおよび前記ワード線WLjに印加される電圧の種類が少なくとも3種類になるように、前記強誘電層を含む記憶セルのヒステリシスループの中心が0Vより所定の電位分ずれている、記憶セルアレイ。」 (3-3)対比 以下に補正後の発明と引用発明とを対比する。 引用発明の「ビット線BLi」、「ワード線WLj」、「強誘電層」、「記憶セル」、「記憶セルアレイ」は、それぞれ、補正後の発明の「ビット線」、「ワード線」、「記憶手段」、「メモリセル」、「メモリ装置」に相当する。 また、引用発明の「舟形領域Wiおよび前記ワード線に印加される電圧の種類が少なくとも3種類」である構成は、補正後の発明の「前記ビット線および前記ワード線に印加される電圧の種類が少なくとも3種類」である構成に対応しており、両者は、メモリセルに印加される電圧の種類が少なくとも3種類である点で共通する。 したがって、補正後の発明と引用発明とは、 「ビット線と、 前記ビット線に交差するように配置されたワード線と、 前記ビット線と前記ワード線とに接続され、ヒステリシスを有する記憶手段を含むメモリセルとを備え、 前記メモリセルに印加される電圧の種類が少なくとも3種類になるように、前記記憶手段を含むメモリセルのヒステリシスループの中心が0Vより所定の電位分ずれている、メモリ装置。」 である点で一致し、以下の点で相違する。 (相違点1) 「前記メモリセルに印加される電圧」を、補正後の発明は、「前記ビット線および前記ワード線に印加」しているのに対し、引用発明は、「舟形領域Wiおよび前記ワード線に印加」している点。 (相違点2) 補正後の発明は、「前記ビット線および前記ワード線に印加される少なくとも3種類の電圧は、0V以上である」のに対し、引用発明は、舟形領域Wiおよび前記ワード線に印加される少なくとも3種類の電圧は、負電圧も含んでいる点。 (3-4)判断 (3-4-1)相違点1について 強誘電体を用いたメモリ装置において、ビット線及びワード線に電圧を印加することで、書き込み及び消去を行う構成は、例えば、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平7-202035号公報に、図5及び図6とともに、「【0001】 【産業上の利用分野】本発明は不揮発性半導体メモリに関するものであり、特にMFS(メタル・強誘電体・シリコン)電界効果トランジスタ型のメモリに関する。」 「【0022】(1)書込み・・・(m、n)の選択セルに書込みを行なうためには、ビット線BL_(m)に書込み電圧(+V_(1)=High)をかける。この電圧は強誘電体薄膜6に分極反転を起こすのに充分な電圧であり、約10Vである。そして、選択セルにつながるワード線WL_(n)をグランドレベル(電圧0V)にする。このとき、非選択セルが書込まれないように他のワード線WL_(n+1)をオープン状態とする。 【0023】(2)消去・・・書込みと逆の動作を行なう。ワード線WL_(n)に消去電圧(+V_(1)=High)をかけ、ビット線BL_(m)をグランドレベルにする。このときに、非選択セルのデータが消去セルのデータが消去されないように他のビット線BL_(m+1)に+V_(1)をかけ、他のワード線WL_(n+1)をオープン状態とする。」と記載されているように、当業者における周知技術である。 したがって、書き込み及び消去を行うための構成として、引用発明の舟形領域Wi及び前記ワード線WLjに電圧を印加する構成に代えて、上記周知技術を採用して、本願発明の「前記ビット線および前記ワード線に印加される電圧の種類が少なくとも3種類になるように」することは、当業者であれば容易に想到し得た事項である。 (3-4-2)相違点2について 強誘電体の分極は、強誘電体を挟んで印加する二つの電圧の電位差によって生じるのであり、電位差が同じであれば、印加する電圧が正電圧、負電圧にかかわらず、強誘電体の分極が同じように生じることは当業者にとって明らかであるから、強誘電体に印加する電圧を正とするか負とするかは、当業者が適宜選択し得る設計的事項である。 実際、特開平7-202035号公報には、「【0022】(1)書込み・・・(m、n)の選択セルに書込みを行なうためには、ビット線BL_(m)に書込み電圧(+V_(1)=High)をかける。この電圧は強誘電体薄膜6に分極反転を起こすのに充分な電圧であり、約10Vである。そして、選択セルにつながるワード線WL_(n)をグランドレベル(電圧0V)にする。このとき、非選択セルが書込まれないように他のワード線WL_(n+1)をオープン状態とする。 【0023】(2)消去・・・書込みと逆の動作を行なう。ワード線WL_(n)に消去電圧(+V_(1)=High)をかけ、ビット線BL_(m)をグランドレベルにする。このときに、非選択セルのデータが消去セルのデータが消去されないように他のビット線BL_(m+1)に+V_(1)をかけ、他のワード線WL_(n+1)をオープン状態とする。」と記載されており、また、本願の優先権主張の日前に外国において頒布された刊行物である国際公開第02/05287号の図6(Fig.6)には、“0”書き込み時、“1”書き込み時にビット線及びワード線に0V以上の電圧をかけることが記載されているように、強誘電体の書き込み及び消去時に、ビット線及びワード線に印加される電圧を0V以上にすることも、当業者において広く行われていることである。 したがって、引用発明の「記憶セル」に書き込み及び消去を行う際に、「強誘電層」を挟んで印加する二つの電圧の電位差を引用例記載の電位差と同様にしつつ、印加する電圧を、本願発明のように、「印加される少なくとも3種類の電圧は、0V以上」とすることは当業者にとって容易に想到し得た事項である。 (3-4-3)判断についてのまとめ 以上検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。 (3-5)独立特許要件についてのまとめ 本件補正は、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第17条の2第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項をいう。以下同じ。)において準用する同法第126条第5項の規定に適合しないものである。 (4)補正却下の決定についてのむすび 以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明 本件補正は上記のとおり却下されたので、本願の請求項1?5に係る発明は、明細書及び図面の記載からみて、その特許請求の範囲1?5に記載された事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載された事項により特定される以下のとおりのものである。 「【請求項1】 ビット線と、 前記ビット線に交差するように配置されたワード線と、 前記ビット線と前記ワード線とに接続され、ヒステリシスを有する記憶手段を含むメモリセルとを備え、 前記ビット線および前記ワード線に印加される電圧の種類が少なくとも3種類になるように、前記記憶手段を含むメモリセルのヒステリシスループの中心が0Vより所定の電位分ずれている、メモリ装置。」 4.引用刊行物に記載された発明 引用刊行物に記載された発明は、上記2.(3-2)において引用発明として認定したとおりのものである。 5.判断 本願発明は、補正後の発明から、本件補正によりなされた技術的限定を省いたものである。 そうすると、2.(3)において検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、当業者における周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。 したがって、本願発明は特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおり、本願の請求項1に係る発明は特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-06-29 |
| 結審通知日 | 2010-06-30 |
| 審決日 | 2010-07-14 |
| 出願番号 | 特願2003-146124(P2003-146124) |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
P 1 8・ 575- Z (G11C) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 高野 芳徳 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
西脇 博志 高橋 宣博 |
| 発明の名称 | メモリ装置 |
| 代理人 | 山本 秀策 |
| 代理人 | 安村 高明 |
| 代理人 | 森下 夏樹 |