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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G01R
管理番号 1228046
審判番号 不服2008-21160  
総通号数 133 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-01-28 
種別 拒絶査定不服の審決 
審判請求日 2008-08-18 
確定日 2010-12-08 
事件の表示 特願2001-363151「多数ピンの半導体装置を効率よくテストできる半導体テストシステム及びテスト方法」拒絶査定不服審判事件〔平成14年 9月11日出願公開、特開2002-257906〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続きの経緯
本願は、平成13年11月28日(パリ条約による優先権主張2001年1月26日、韓国)の出願であって、平成20年5月14日付け(発送日同年5月20日)で拒絶査定がなされ、これに対し、平成20年8月18日に拒絶査定に対する審判請求がなされると共に、平成20年8月21日に手続補正がなされたものである。


2.本願発明について
本願の請求項1?11に係る発明は、平成20年8月21日付け手続補正書の特許請求の範囲の請求項1?11に記載された事項により特定されるとおりのものであるところ、その請求項1に係る発明(以下、「本願発明」という。)は次のとおりである。

「【請求項1】 半導体装置をテストするためのシステムにおいて、
所定の入力パターンを前記半導体装置の入力ピンに印加するためのドライバ及び前記半導体装置の出力ピンから出力されるデータを所定の出力パターンと比較するための比較器を各々含む多数の比較器及びドライバ部と、
前記比較器及びドライバ部の数だけ備え、
前記半導体装置のピンのうちの選択されたピンを所定個数(K、K>1の整数)単位に分けた各ピングループを各々接続し、
所定の制御信号に応答して、前記比較器及びドライバ部の各々に、前記各ピングループに属するうちの(前記単位内の)いずれか一つのピンを、電気的に接続させる
多数の制御部と、
前記入力パターン及び前記出力パターンを貯蔵するパターンメモリとを備え、
前記全ての構成を含む、
または前記パターンメモリとは別に前記比較器及びドライバ部と前記制御部とを含む
ピンエレクトロニクス(PE)カードを有したことを特徴とする半導体テストシステム。」


3.引用例記載の発明
原査定の拒絶の理由に引用された本願の優先権主張の日前である平成9年3月18日に頒布された特開平9-72945号公報(以下、「引用例1」という。)には、図面とともに、

(1-1)「【0004】図2は従来のIC試験装置の概略構成を示すブロック図である。IC試験装置は大別してテスタ部50とIC取付装置70とから成る。テスタ部50は制御手段51、DC測定手段52、タイミング発生手段53、パターン発生手段54、ピン制御手段55、ピンエレクトロニクス56、フェイルメモリ57及び入出力切替手段58から構成される。実際のテスタ部50には、この他にも種々の構成部品が存在するが本明細書中では必要な部分のみが示してある。
【0005】テスタ部50とIC取付装置70との間は、IC取付装置70の全入出力端子数(m個)に対応する複数本(m本)の同軸ケーブル等から成る信号線によって接続され、端子-同軸ケーブル間の接続関係は図示していないリレーマトリックスによって対応付けられており、各種信号の伝送が所定の端子と同軸ケーブルとの間で行なわれるように構成されている。なお、この信号線は、物理的にはIC取付装置70の全入出力端子数mと同じ数だけ存在する。」

(1-2)「【0010】ピン制御手段55はデータセレクタ59、フォーマッタ60、I/Oフォーマッタ61及びコンパレータロジック回路62から構成される。データセレクタ59は、各種の試験信号作成データ(アドレスデータ・書込データ)P1、切替信号作成データP5及び期待値データP4を記憶したメモリで構成されており、パターン発生手段54からのパターンデータをアドレスとして入力し、そのアドレスに応じた試験信号作成データP1及び切替信号作成データP5をフォーマッタ60及びI/Oフォーマッタ61に、期待値データP4をコンパレータロジック回路62にそれぞれ出力する。
【0011】フォーマッタ60は、フリップフロップ回路及び論理回路が多段構成されたものであり、データセレクタ59からの試験信号作成データ(アドレスデータ・書込データ)P1を加工して所定の印加波形を作成し、それを試験信号P2としてタイミング発生手段53からのタイミング信号(レート信号RATE又はエッジ信号EDGE)に同期してピンエレクトロニクス56のドライバ63に出力する。I/Oフォーマッタ61もフォーマッタ60と同様にフリップフロップ回路及び論理回路の多段構成されたものであり、データセレクタ59からの切替信号作成データP5を加工して所定の印加波形を作成し、それを切替信号P6としてタイミング発生手段53からのタイミング信号に同期して入出力切替手段58に出力する。
【0012】コンパレータロジック回路62は、ピンエレクトロニクス56のコンパレータ64からの読出データP3と、データセレクタ59からの期待値データP4とを比較判定し、その判定結果をフェイルデータFDとしてフェイルメモリ57に出力する。ピンエレクトロニクス56は、複数のドライバ63及びコンパレータ64から構成される。ドライバ63及びコンパレータ64はIC取付装置70のそれぞれの入出力端子に対して1個ずつ設けられており、入出力切替手段58を介していずれか一方が接続されるようになっている。入出力切替手段58は、I/Oフォーマッタ61からの切替信号P5に応じてドライバ63及びコンパレータ64のいずれか一方と、IC取付装置70の入出力端子との間の接続状態を切り替えるものである。すなわち、IC取付装置70の入出力端子の数がm個の場合、ドライバ63、コンパレータ64及び入出力切替手段58はそれぞれm個で構成される。但し、メモリIC等を測定する場合には、アドレス端子やチップセレクト端子等に対してはコンパレータは必要ないので、コンパレータ及び入出力切替手段の数が少ない場合もある。
【0013】ドライバ63は、IC取付装置70の入出力端子、すなわち被測定IC71のアドレス端子、データ入力端子、チップセレクト端子、ライトイネーブル端子等の信号入力端子に、入出力切替手段58を介して、ピン制御手段55のフォーマッタ60からの試験信号P2に応じたハイレベル“1”又はローレベル“0”の信号を印加し、所望のテストパターンを被測定IC71に書き込む。コンパレータ64は、被測定IC71のデータ出力端子から入出力切替手段58を介して出力される信号を入力し、それを制御手段51からのストローブ信号のタイミングで基準電圧VOH,VOLと比較し、その比較結果をハイレベル“1”又はローレベル“0”の読出データP3としてコンパレータロジック回路62に出力する。
【0014】フェイルメモリ57は、コンパレータロジック回路62から出力されるフェイルデータFDを記憶するものであり、被測定IC71と同程度の記憶容量を有する随時読み書き可能なRAMで構成されている。フェイルメモリ57は、IC取付装置70のデータ出力端子に固定的に対応するデータ入出力端子を有する。例えば、IC取付装置70の全入出力端子数が280個であり、その中の160個がデータ出力端子である場合には、フェイルメモリ57はこのデータ出力端子数と同じか又はそれ以上のデータ入力端子を有するメモリで構成される。このフェイルメモリ57に記憶されたフェイルデータFDは制御手段51によって読み出され、図示していないデータ処理用のメモリに転送され、解析される。このようにしてファンクション試験は行われる。」

が記載されている。

したがって、これらの記載によると、引用例1には、次のとおりの発明、

「被測定IC71(半導体装置に相当。)を試験(テストに相当。)するための装置(システムに相当。)において、
試験信号P2(所定の入力パターンに相当。)を前記被測定IC71(半導体装置に相当。)の信号入力端子(入力ピンに相当。)に印加(印加に相当。)するためのドライバ63(ドライバに相当。)及び被測定IC71(半導体装置に相当。)のデータ出力端子(出力ピンに相当。)から出力(出力に相当。)される信号(データに相当。)を期待値データP4(所定の出力パターンに相当。)と比較判定(比較に相当。)するためのコンパレータ64(比較器に相当。)を各々含むm個(多数に相当。)のコンパレータ64及びドライバ63部(比較器及びドライバ部に相当。)と、
コンパレータ64及びドライバ63部(比較器及びドライバ部に相当。)の数m(数に相当。)だけ備え、
被測定IC71(半導体装置に相当。)のm個の信号入力端子及びデータ出力端子(ピンに相当。)のうちのm個の信号入力端子及びデータ出力端子(ピンに相当。)を所定個数(K、K=1)単位に分けた各ピングループ(ピングループに相当。)を各々接続し、
m個のコンパレータ64及びドライバ63部(比較器及びドライバ部に相当。)の各々に、各ピングループ(ピングループに相当。)に属するうちの一つの信号入力端子及びデータ出力端子(ピンに相当。)を、電気的に接続(接続に相当。)させるm個(多数に相当。)の入出力切替手段58(制御部に相当。)と、
試験信号作成データP1(実質的に、前記入力パターンに相当。)及び期待値データP4(出力パターンに相当。)を記憶した(貯蔵したに相当。)メモリで構成されたデータセレクタ59(パターンメモリに相当。)とを備え、
m個のコンパレータ64及びドライバ63部(比較器及びドライバ部に相当。)を含む
ピンエレクトロニクス56(ピンエレクトロニクス(PE)カードに相当。)を有したことを特徴とするIC試験装置(半導体テストシステムに相当。)。」(以下、これを「引用例1に記載の発明」という。)

が記載されていると認める。


4.対比・判断
本願発明と引用例1に記載の発明とを対比する。
引用例1に記載の発明における「被測定IC71」、「試験」、「装置」は、それぞれ、
本願発明における「半導体装置」、「テスト」、「システム」
に相当する。
さらに、引用例1に記載の発明における「試験信号P2」、「信号入力端子」、「印加」、「ドライバ63」、「データ出力端子」、「出力」、「信号」、「期待値データP4」、「比較判定」、「コンパレータ64」、「m個」、「コンパレータ64及びドライバ63部」は、それぞれ、
本願発明における「所定の入力パターン」、「入力ピン」、「印加」、「ドライバ」、「出力ピン」、「出力」、「データ」、「所定の出力パターン」、「比較」、「比較器」、「多数」、「比較器及びドライバ部」
に相当する。
そして、引用例1に記載の発明における「試験信号P2」、「信号入力端子」、「印加」、「ドライバ63」、「データ出力端子」、「出力」、「信号」、「期待値データP4」、「比較判定」、「コンパレータ64」、「m個」、「コンパレータ64及びドライバ63部」は、それぞれ、
本願発明における「所定の入力パターン」、「入力ピン」、「印加」、「ドライバ」、「出力ピン」、「出力」、「データ」、「所定の出力パターン」、「比較」、「比較器」、「多数」、「比較器及びドライバ部」
に相当する。
さらに、引用例1に記載の発明における「数m」、「m個の信号入力端子及びデータ出力端子」、「ピングループ」、「m個のコンパレータ64及びドライバ63部」、「接続」、「入出力切替手段58」は、それぞれ、
本願発明における「数」、「ピン」、「ピングループ」、「比較器及びドライバ部」、「接続」、「制御部」
に相当する。
また、引用例1に記載の発明における「試験信号作成データP1」は、試験信号P2を作成するための元データであるから、実質的に、
本願発明における「前記入力パターン」
に相当する。
そして、引用例1に記載の発明における「記憶した」、「データセレクタ59」、「IC試験装置」は、それぞれ、
本願発明における「貯蔵した」、「パターンメモリ」、「半導体テストシステム」
に相当する。

したがって、両者は、

【一致点】
「半導体装置をテストするためのシステムにおいて、
所定の入力パターンを前記半導体装置の入力ピンに印加するためのドライバ及び前記半導体装置の出力ピンから出力されるデータを所定の出力パターンと比較するための比較器を各々含む多数の比較器及びドライバ部と、
前記比較器及びドライバ部の数だけ備え、
前記半導体装置のピンのうちの選択されたピンを所定個数単位に分けた各ピングループを各々接続し、
前記比較器及びドライバ部の各々に、前記各ピングループに属するうちの(前記単位内の)一つのピンを、電気的に接続させる
多数の制御部と、
前記入力パターン及び前記出力パターンを貯蔵するパターンメモリとを備え、
前記比較器及びドライバ部を含む
ピンエレクトロニクス(PE)カードを有したことを特徴とする半導体テストシステム。」

で一致し、

【相違点1】
「本願発明では、多数の制御部が、
半導体装置のピンのうちの選択されたピンを所定個数(K、K>1の整数)単位に分けた各ピングループを各々接続し、
所定の制御信号に応答して、比較器及びドライバ部の各々に、各ピングループに属するうちの(単位内の)いずれか一つのピンを、電気的に接続させる、のに対して、
引用例1に記載の発明では、m個(多数に相当。)の入出力切替手段58(制御部に相当。)が、
被測定IC71(半導体装置に相当。)のm個の信号入力端子及びデータ出力端子(ピンに相当。)のうちのm個の信号入力端子及びデータ出力端子(ピンに相当。)を所定個数(K、K=1)単位に分けた各ピングループ(ピングループに相当。)を各々接続し、
m個のコンパレータ64及びドライバ63部(比較器及びドライバ部に相当。)の各々に、各ピングループ(ピングループに相当。)に属するうちの一つの信号入力端子及びデータ出力端子(ピンに相当。)を、電気的に接続(接続に相当。)させる、点」

【相違点2】
「本願発明では、ピンエレクトロニクス(PE)カードが、
パターンメモリとは別に比較器及びドライバ部と制御部とを含む、のに対して、
引用例1に記載の発明では、ピンエレクトロニクス56(ピンエレクトロニクス(PE)カードに相当。)が、
m個のコンパレータ64及びドライバ63部(比較器及びドライバ部に相当。)は含むが、データセレクタ59(パターンメモリに相当。)とm個の入出力切替手段58(制御部に相当。)とは含んでいない、点」

で相違する。

そこで、上記【相違点1】について検討する。
原査定の拒絶の理由に引用された本願の優先権主張の日前である平成10年9月11日に頒布された特開平10-239396号公報(以下、「引用例2」という。)には、

(2-1)「【0011】
【発明の実施の形態】以下、図面を参照して本発明の一実施形態について説明する。図1は同実施形態によるIC試験装置の構成を示すブロック図である。実際のIC試験装置では、同図に示す以外にも種々の機能ブロックが設けられているが、煩雑になることから、同図では本発明に関連する機能ブロックだけを図示してある。さて、同図において、IC1は測定対象となる素子であり、例えば16本のピンが設けられており、各ピンにはそれぞれ「1?16」のピン番号が付与されている。
【0012】直流測定部2-1は、IC1に印加すべき電流値,電圧値,それらの極性や印加タイミング等を設定してICの直流特性を測定する。即ち、直流測定部2-1は、マルチプレクサ3を制御して、制御部7(後述)から送出される測定開始指示を契機にこれらの設定値をIC1の特定のピンに与えるとともに、制御部7からの測定値読み取り指示に従ってIC1の特定のピンにおける各種特性値の計測を行う。本実施形態による直流測定部2-1は、一時点では特定の1ピンだけを測定できるように構成されており、1ピン分の測定が終了する度に、試験終了を意味する割り込み信号を制御部7へ送出する。なお、本実施形態では測定部は4台設置されており、直流測定部2-2?2-4は直流測定部2-1と同様に構成される。
【0013】マルチプレクサ3は、直流測定部2-1?2-4から送られる接続制御信号に従って、各直流測定部とIC1の特定ピンとを接続するもので、各直流測定部からは接続すべきICピンのピン番号が指定される。また、マルチプレクサ3は、ピンスキャニング動作により、指定されたピン番号のピンが実際にIC1に存在するかどうかを調べて、接続制御信号を送出した直流測定部へその結果を報告する。
【0014】A/D(アナログ/ディジタル)変換器5-1は、直流測定部2-1内部で生成される変換指示を契機として、IC1の特定ピンから得たアナログ信号をディジタル信号へ変換し、この変換結果を直流測定値として出力する。つまりA/D変換器5-1は、次の変換指示が送られるまでは直流測定値を1ピン分保持できることになる。ここで、A/D変換器5-1は通常のA/D変換器とは違って、当該直流測定部において実際に測定が為されたかどうかを表す「フラグ」を直流測定値に含めるように構成してある。このフラグがオフであれば測定は行われておらず、フラグがオンの場合にのみIC1のピンからの測定値が有効になる。このフラグは、A/D変換器5-1に変換指示が出された時点で、直流測定部2-1内部の制御によって「オン」に設定され、制御部7が直流測定値を読み取った時点で「オフ」にされる。なお、A/D変換器5-2?5-4はA/D変換器5-1と同様の構成である。」

(2-2)「【0018】これら一連のステートメントを検出すると、まず制御部7は、ステップS1(図2参照)で、直流特性の測定に必要な各種の測定条件(測定対象のピン番号,印加すべき電流/電圧値やタイミングなど)を一旦その内部に保存する。次に、制御部7は、指定された全てのピンを直流測定部2-1?2-4で同時に測定できるか否かを判別し、それが不可能であれば、指定されたピンを所定本数の測定ピン群に分割し、各測定ピン群についてピン番号と各直流測定部との対応関係を決定する。本実施形態の場合、直流測定部で同時測定できるピン数は4ピン迄であるから、制御部7は指定された8本のピンをピン番号9?12の測定ピン群とピン番号13?16の測定ピン群に分割したのち、まずは直流測定部2-1?2-4をそれぞれピン番号9?12に割り当てる。
【0019】次に、ステップS2で、制御部7は測定値保存部9を初期化してその内容をすべてゼロクリアしたのち、処理をステップS3に進めて直流特性の測定に入る。ステップS3において、制御部7は、デバイスプログラムが設定した各種測定条件といま割り当てたピン番号とを各直流測定部2-1?2-4へ設定する。これにより、例えば直流測定部2-1では測定対象のピン番号「9」を測定ピン表示レジスタ6-1に格納すると共に、当該ピン番号に関するピンスキャン動作をマルチプレクサ3に指示する。マルチプレクサ3は、ピン番号9のピンがIC1に存在することを確認したのち、当該ピンを直流測定部2-1と接続する。同様に、直流測定部2-2?2-4がそれぞれピン番号10?12のICピンと接続される。
【0020】次に、各直流測定部がIC1と接続された後に、制御部7が測定開始指示を直流測定部2-1?2-4へ送出すると、各直流測定部では、既定の測定時間を設定すると共に当該測定時間が経過したかどうかの監視動作を開始させ、次いで、与えられた測定条件を満足する信号を測定対象となっているピンへ印加する。その後に、上記既定の測定時間が経過した時点で、監視動作を行っていた各直流測定部がこの旨を検出する。そうすると、例えば直流測定部2-1はピン番号9のピンの測定値を取り込み、A/D変換器5-1へ変換指示を出して当該測定値をディジタル信号へ変換する。次に、直流測定部2-1は、次の測定のために、マルチプレクサ3に対して当該直流測定部とピン番号9のピンの接続を切り離すように指示する。次いで、直流測定部2-1は制御部7に対して試験終了を示す割り込み信号を送出する。以上のステップS1?S3の処理は、直流測定部2-2?2-4においても同様に為される。」

(2-3)「【0025】次いで、制御部7は直流測定部2-1?2-4に対して各々ピン番号13?16を割り当て、ピン番号9?12と同様の手順でこれら各ピンの直流試験を実施する。これにより、デバイスプログラムが指定した一回分の直流試験(ピン番号9?16に係る試験)が完了したことになる。この後は、処理をステップS4(図2)に進め、デバイスプログラムの記述に従って、測定したピン番号9?16に関するパス/フェイルの判定等、既存の処理を行う。」

が記載されている。

そして、これらの記載から、

「指定されたピン(例えば、ピン9?16の8ピン)が、信号をピンへ印加し測定値を得る、測定部の台数(例えば、直流測定部2-1?2-4の4台)を超えた場合には、
マルチプレクサ3のような、切替手段が、
IC1のピン(例えば、ピン1?16)のうちの指定されたピン(例えば、ピン9?16)を
直流測定部2-1に接続されるピン(例えば、ピン 9,13。以下、これを「ピングループ1」という。)、
直流測定部2-2に接続されるピン(例えば、ピン10,14。以下、これを「ピングループ2」という。)、
直流測定部2-3に接続されるピン(例えば、ピン11,15。以下、これを「ピングループ3」という。)、
直流測定部2-4に接続されるピン(例えば、ピン12,16。以下、これを「ピングループ4」という。)
となるように、
所定個数(例えば、2、2>1の整数)単位に分けた各ピングループ1?4を各々接続し、
接続制御信号に従って、直流測定部2-1?2-4の各々に、各ピングループ1?4に属するうちのいずれか一つのピン(例えば、ピングループ1であれば、ピン9,13のいずれか一つのピン)を、電気的に接続させる。」

ことが認定できる。

したがって、引用例1に記載の発明において、
選択された信号入力端子及びデータ出力端子(ピンに相当。)の数nが、コンパレータ64及びドライバ63部(比較器及びドライバ部に相当。)の数mを超えた場合(n>m)に、
m個(多数に相当。)の入出力切替手段58(制御部に相当。)が、
被測定IC71(半導体装置に相当。)のn個の信号入力端子及びデータ出力端子(ピンに相当。)のうちの選択された(選択されたに相当。)信号入力端子及びデータ出力端子(ピンに相当。)を
m個のコンパレータ64及びドライバ63部の各々に接続されるピンとなるように、
所定個数(K、K>1の整数)単位に分けた各ピングループ1?m(ピングループに相当。)を各々接続し、
接続制御信号に従って(所定の制御信号に応答してに相当。)、m個のコンパレータ64及びドライバ63部(比較器及びドライバ部に相当。)の各々に、各ピングループ1?m(ピングループに相当。)に属するうちのいずれか一つの信号入力端子及びデータ出力端子(ピンに相当。)を、電気的に接続(接続に相当。)させるように構成することは、当業者が容易になし得ることである。

つぎに、上記【相違点2】について検討する。
引用例1に記載の発明において、
ピンエレクトロニクス56(ピンエレクトロニクス(PE)カードに相当。)が、
m個のコンパレータ64及びドライバ63部(比較器及びドライバ部に相当。)に加えて、データセレクタ59(パターンメモリに相当。)とm個の入出力切替手段58(制御部に相当。)とを含むように構成することは、当業者が必要に応じてなし得ることである。

そして、本願発明の効果は、引用例1に記載された発明及び引用例2に記載された事項に基づいて当業者が予測可能な範囲のものである。


5.むすび
以上のとおり、本願発明は、引用例1に記載された発明及び引用例2に記載された事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
そして、本願発明が、特許を受けることができないものであるから、その余の請求項2?11に係る発明について検討するまでもなく、本願は拒絶すべきである。
よって、結論のとおり審決する。
 
審理終結日 2010-07-12 
結審通知日 2010-07-13 
審決日 2010-07-27 
出願番号 特願2001-363151(P2001-363151)
審決分類 P 1 8・ 121- Z (G01R)
最終処分 不成立  
前審関与審査官 松川 直樹  
特許庁審判長 江塚 政弘
特許庁審判官 山川 雅也
古屋野 浩志
発明の名称 多数ピンの半導体装置を効率よくテストできる半導体テストシステム及びテスト方法  
代理人 萩原 誠  

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