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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1228056
審判番号 不服2007-31790  
総通号数 133 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-01-28 
種別 拒絶査定不服の審決 
審判請求日 2007-11-26 
確定日 2010-12-02 
事件の表示 平成10年特許願第523794号「データ圧縮を備えたメモリ・テスタ」拒絶査定不服審判事件〔平成10年 5月28日国際公開、WO98/22951、平成13年 4月 3日国内公表、特表2001-504626〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成9年11月18日(パリ条約による優先権主張外国庁受理 1996年11月19日、アメリカ合衆国)を国際出願日とする特願平10-523794号であって、平成16年11月18日付けで手続補正がなされ、平成19年8月20日付けで拒絶査定がなされ、これに対し、同年11月26日に拒絶査定に対する審判請求がなされるとともに、同年12月26日付けで手続補正がなされ、その後当審において、平成21年12月3日付けで審尋がなされ、平成22年6月2日に回答書が提出されたものである。

2.平成19年12月26日付けの手続補正(以下「本件補正」という。)について
[補正の却下の決定の結論]
平成19年12月26日付けの手続補正を却下する。

[理由]
(1)本件補正の内容
本件補正は、特許請求の範囲を補正するものであって、補正後の特許請求の範囲の請求項1?6(以下「補正後請求項1」?「補正後請求項6」という。)は以下のとおりである。

「【請求項1】
検査ヘッド(114)に結合されるとともにシステム・バス(113)を介してワークステーション(110)に接続されたテスタ・メイン・フレーム(112)を備えたメモリ検査システムであって、前記検査ヘッドが被検査メモリ(116)に接続されるように適合され、前記テスタ・メイン・フレームが、前記検査ヘッドにデータ・パターンを与えるパターン発生器(118)を含み、該検査ヘッドが、前記被検査メモリにおいて前記データ・パターンによって指定される電圧レベルを駆動および測定するとともに、検査結果を前記テスタ・メイン・フレーム(112)に与えるピン・エレクトロニクス(120)を含み、前記検査結果が前記被検査メモリ内の欠陥セルを表すデータ・ストリームであり、前記テスタ・メイン・フレームが、更に、前記検査結果を表すデータを格納する表示メモリ(126)を有する表示プロセッサ(122)を含み、前記ワークステーションが、前記格納したデータの表現を表示する表示スクリーン(111)を含み、
前記表示プロセッサは、更に、前記ピン・エレクトロニクスに接続され、前記検査結果を受けるとともに、前記検査結果に対して無損失データ圧縮を行うデータ圧縮器(124)を含み、該データ圧縮器が、ラン・レングス・エンコーダ(216)を含み、前記表示メモリが前記データ圧縮器に接続され、前記圧縮した検査結果を受けるとともに格納し、前記表示メモリが前記システム・バスに接続され、前記圧縮した検査結果を前記ワークステーションに与え、前記表示スクリーン上に表示することを特徴とするメモリ検査システム。
【請求項2】
請求項1記載のメモリ検査システムにおいて、
前記表示プロセッサが、更に、前記表示メモリと前記システム・バスとの間に接続され、前記格納した検査結果に対して付加的データ圧縮を行うデータ探索器(130)を含むメモリ検査システム。
【請求項3】
請求項1記載のメモリ検査システムにおいて、
前記データ圧縮器が、前記ワークステーションによって前記システム・バスを介して送られるコマンドによって制御されるメモリ検査システム。
【請求項4】
請求項1記載のメモリ検査システムにおいて、
前記表示プロセッサが、複数の表示メモリ(218,220)を備え、その各々が少なくとも1つの検査に対する圧縮データを保持するメモリ検査システム。
【請求項5】
請求項4記載のメモリ検査システムにおいて、
前記複数の表示メモリに接続され、第1の検査からのデータを第2の検査からのデータと結合し、前記結合データを前記複数の表示メモリの1つに格納する手段(212,222,224)を付加的に備えるメモリ検査システム。
【請求項6】
請求項5記載のメモリ検査システムにおいて、
前記第1の検査からのデータおよび前記第2の検査からのデータを結合し、前記第1の検査では生じなかったが、前記第2の検査において生じた新たな欠陥を指示するメモリ検査システム。」

(2)補正事項の整理
[補正事項1]
補正前の請求項1の「前記表示プロセッサは、更に、前記ピン・エレクトロニクスに接続され、前記検査結果を受けるとともに、前記検査結果に対して無損失データ圧縮を行うデータ圧縮器(124)を含み」を、
補正後請求項1の「前記表示プロセッサは、更に、前記ピン・エレクトロニクスに接続され、前記検査結果を受けるとともに、前記検査結果に対して無損失データ圧縮を行うデータ圧縮器(124)を含み、該データ圧縮器が、ラン・レングス・エンコーダ(216)を含み」と補正すること。

[補正事項2]
補正前の請求項2を削除すること。

(3)補正の目的、及び新規事項追加の有無
(3-1)補正事項1について
補正事項1についての補正は、補正前の請求項1に係る発明における発明特定事項である「データ圧縮器」について、「ラン・レングス・エンコーダ(216)を含」むことを限定する補正であるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、願書に最初に添付した明細書又は願書に最初に添付した図面(以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々、「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。)に記載された事項の範囲内においてなされたものであることは明らかである。
したがって、当該補正は、特許法17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)及び第4項に規定する要件を満たすものである。

(3-2)補正事項2について
補正事項2についての補正は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
したがって、当該補正は、特許法17条の2第3項及び第4項に規定する要件を満たすものである。

(3-3)補正の目的、及び新規事項追加の有無についてのまとめ
以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。

(4)独立特許要件について
(4-1)補正後の発明
補正後請求項1?6に係る発明は、平成19年12月26日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正後の発明」という。)は、請求項1に記載されている事項により特定される上記2.(1)の請求項1の箇所に記載されたとおりのものである。

(4-2)引用刊行物に記載された発明
(4-2-1)刊行物1
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭64-49200号公報(以下「引用例1」という。)には、第1図(FIG1)及び第2図(FIG2)とともに、以下の事項が記載されている。
なお、以下の検討において、各引用箇所の下線は当審で付した。

「2 特許請求の範囲
1.テスト中のメモリー(MUT)の故障情報を処理するための自動メモリー・テスタ装置において、
前記MUTにMUTアドレスにおけるデータを格納するため、ディジタル・テスト・パターンを前記MUTに与える高速パターン・ゼネレータと、
故障情報を得るため前記MUTからの出力を予期される出力と比較する故障プロセッサと、
前記MUTアドレスと対応する故障マップ・アドレスを有し、前記故障情報を受取って対応する前記故障マップ・アドレスに格納するよう結合された故障マップ・ランダム・アクセス・メモリー(RAM)とを設け、該故障マップ・アドレスは多重ビット・ワードの個々のビットをアドレス指定するビットを含み、
前記多重ビット・ワードの個々のビットをランダムにアドレス指定して読出して直列ビット出力を生じるアドレス回路を設けることを特徴とする装置。」(第1ページ左欄第4行?第1ページ右欄第7行)
「〔産業上の利用分野〕
本発明は、自動メモリー・テスターにおける故障情報を処理する技術に関する。」(第2ページ左下欄第8行?第10行)
「〔実施例〕
第1図においては、自動メモリー・テスタ10は、テスト中のメモリー(MUT)14にディジタル・テスト・パターンを与えるための高速パターン・ゼネレータ12と、与えられた故障情報を格納するための故障マップ・ランダム・アクセス・メモリー(RAM)16とを含む。コンピュータ19は、装置10に対して全体的な制御を行ない、視覚的ディスプレイ20、即ちCRTにおいて故障情報を表示する。
高速パターン・ゼネレータ12は、MUT14および故障マップRAM16にXYアドレスを与えるアドレス・ゼネレータ22と、各アドレスと同時にMUT14に送られるべきデータを与えるためのデータ・ゼネレータ23とを含んでいる。アドレス・ゼネレータ22およびデータ・ゼネレータ23は、高速度パターン・コントローラ26により制御され、このコントローラはまた高速度のテストおよび走査において用いられる他の全ての構成要素に対する制御を提供する。高速パターン・ゼネレータ12は、MUT14を通常の動作速度でテストし、データをMUT14にデータを書込むための速度の関数としてエラーを評価するため50MHzまでの速度て作動する。データ・ゼネレータ23は18ビツト巾の出力を生じ、この出力は(アルゴリズムの)アドレスに依存し得、データ・セットRAM(図示せず)から選択することができ、あるいはまたROMデータ・ゼネレータ(図示しないROMをテストする時使用されるRAM)から選択することができる。高速パターン・ゼネレータは、例えばConnerの米国特許第4,450,560号およびGilletteの同第4,451,918号に開示される如く当技術において周知である。高速パターン・ゼネレータ12もまた、高速度パターン・コントローラ26およびコンピュータ19の双方により書込まれ読出されるように結合されるフラッグ・レジスタ28を含む。
データ・ゼネレータ23の18ビット出力が、データ・フォーマッタ30およびデータ・ドライバ32を介してMUT14に与えられる。アドレス・ゼネレータ22から与えられるXYアドレスは、アドレス・フォーマッタ34およびアドレス・ドライバ36を介してMUT14に与えられる。
MUT14の出力はコンパレータ38へ与えられ、このコンパレータはMUT14からの出力をデータ・ゼネレータ23からのデータと比較し、18ビツト・バス39上で故障情報を故障マップRAM16へ与える。」(第3ページ右上欄第18行?第4ページ左上欄第7行)
「故障マップRAM16の直列ビット出力回線70は、表示プロセッサ46およびエラー・カウンタ48の双方と接続されている。表示プロセッサ46の16ビット出力はコンピュータ19に与えられる。」(第4ページ左上欄第16行?第20行)
「テストの後、故障マップRAM16における故障情報が用いられて、例えば、故障したメモリー素子の項目場所を識別し、選択されたデータ・チャネルの故障情報を調べ、あるいはエラーをカウントする。」(第5ページ右上欄第11行?第15行)
「回線70上に与えられる直列ビット・ストリームは、シフトレジスタ78において(圧縮の有無、またあるビットの無視の有無のいずれでも)蓄積され、このシフトレジスタからコンピュータ19が走査された故障情報の16ビットを一時に読出す。」(第6ページ左上欄第16行?右上欄第1行)

ここにおいて、「MUT14の出力はコンパレータ38へ与えられ、このコンパレータはMUT14からの出力をデータ・ゼネレータ23からのデータと比較し、18ビツト・バス39上で故障情報を故障マップRAM16へ与える。」(第4ページ左上欄第3行?第7行)、「故障マップRAM16の直列ビット出力回線70は、表示プロセッサ46およびエラー・カウンタ48の双方と接続されている。表示プロセッサ46の16ビット出力はコンピュータ19に与えられる。」(第4ページ左上欄第16行?第20行)、及び第1図から、引用例1には、「コンパレータ38」に結合されるとともに「コンピュータ19」に接続された「故障マップRAM16」及び「表示プロセッサ46」を備えた「自動メモリー・テスタ装置」が記載されていることは明らかである。
また、「データ・ゼネレータ23の18ビット出力が、データ・フォーマッタ30およびデータ・ドライバ32を介してMUT14に与えられる。アドレス・ゼネレータ22から与えられるXYアドレスは、アドレス・フォーマッタ34およびアドレス・ドライバ36を介してMUT14に与えられる。
MUT14の出力はコンパレータ38へ与えられ、このコンパレータはMUT14からの出力をデータ・ゼネレータ23からのデータと比較し、18ビツト・バス39上で故障情報を故障マップRAM16へ与える。」(第3ページ右下欄第16行?第4ページ左上欄第7行)、及び第1図から、「データ・ドライバ32」、「アドレス・ドライバ36」及び「コンパレータ38」が「テスト中のメモリー(MUT)14」に接続されている。
さらに、「テスト中のメモリー(MUT)14にディジタル・テスト・パターンを与えるための高速パターン・ゼネレータ12」(第3ページ右上欄第20行?左下欄第2行)、「高速パターン・ゼネレータ12は、MUT14および故障マップRAM16にXYアドレスを与えるアドレス・ゼネレータ22と、各アドレスと同時にMUT14に送られるべきデータを与えるためのデータ・ゼネレータ23とを含んでいる。」(第3ページ左下欄第8行?第12行)、「データ・ゼネレータ23の18ビット出力が、データ・フォーマッタ30およびデータ・ドライバ32を介してMUT14に与えられる。アドレス・ゼネレータ22から与えられるXYアドレスは、アドレス・フォーマッタ34およびアドレス・ドライバ36を介してMUT14に与えられる。」(第3ページ右下欄第16行?第4ページ左上欄第2行)、及び第1図から、引用例1には、「データ・フォーマッタ30」、「データ・ドライバ32」、「アドレス・フォーマッタ34」及び「アドレス・ドライバ36」に「ディジタル・テスト・パターン」を与える「高速パターン・ゼネレータ12」が記載されていることは明らかである。
同様に、「MUT14の出力はコンパレータ38へ与えられ、このコンパレータはMUT14からの出力をデータ・ゼネレータ23からのデータと比較し、18ビツト・バス39上で故障情報を故障マップRAM16へ与える。」(第4ページ左上欄第3行?第7行)、「データ・ゼネレータ23の18ビット出力が、データ・フォーマッタ30およびデータ・ドライバ32を介してMUT14に与えられる。アドレス・ゼネレータ22から与えられるXYアドレスは、アドレス・フォーマッタ34およびアドレス・ドライバ36を介してMUT14に与えられる。」(第3ページ右下欄第16行?第4ページ左上欄第2行)、及び第1図から、「データ・フォーマッタ30」、「データ・ドライバ32」、「アドレス・フォーマッタ34」、「アドレス・ドライバ36」及び「コンパレータ38」が、「テスト中のメモリー(MUT)14」において「ディジタル・テスト・パターン」によって指定される電圧レベルを駆動及び測定するとともに、「故障情報」を「故障マップRAM16」に与えていることは明らかである。
また、「テストの後、故障マップRAM16における故障情報が用いられて、例えば、故障したメモリー素子の項目場所を識別し、選択されたデータ・チャネルの故障情報を調べ、あるいはエラーをカウントする。」(第5ページ右上欄第11行?第15行)の記載から、「故障情報」が「テスト中のメモリ(MUT)14」内の欠陥セルを表すデータ・ストリームであると解される。
また、「故障情報を故障マップRAM16へ与える。」(第4ページ左上欄第6行?第7行)、「故障マップRAM16の直列ビット出力回線70は、表示プロセッサ46およびエラー・カウンタ48の双方と接続されている。」(第4ページ左上欄第16行?第18行)、及び第1図から、引用例1には、「故障情報」を表すデータを格納する「故障マップRAM16」及び「表示プロセッサ46」が記載されている。
さらに、「コンピュータ19は、装置10に対して全体的な制御を行ない、視覚的ディスプレイ20、即ちCRTにおいて故障情報を表示する。」(第3ページ左下欄第4行?第7行)の記載から、引用例1には、「コンピュータ19」及び格納したデータの表現を表示する「視覚的ディスプレイ20」が記載されている。
また、「MUT14の出力はコンパレータ38へ与えられ、このコンパレータはMUT14からの出力をデータ・ゼネレータ23からのデータと比較し、18ビツト・バス39上で故障情報を故障マップRAM16へ与える。」(第4ページ左上欄第3行?第7行)、及び第1図から、「故障マップRAM16」は、「コンパレータ38」に接続され、「故障情報」を受け取ることは明らかである。
同様に、「故障マップRAM16の直列ビット出力回線70は、表示プロセッサ46およびエラー・カウンタ48の双方と接続されている。表示プロセッサ46の16ビット出力はコンピュータ19に与えられる。」(第4ページ左上欄第16行?第20行)、「コンピュータ19は、装置10に対して全体的な制御を行ない、視覚的ディスプレイ20、即ちCRTにおいて故障情報を表示する。」(第3ページ左下欄第4行?第7行)と記載されていることから、「故障マップRAM16」に接続された「表示プロセッサ46」が故障情報を「コンピュータ19」に与え、「視覚的ディスプレイ20」上に表示していることは明らかである。

以上を総合すると、引用例1には、以下の発明(以下「引用例1発明」という。)が記載されているものと認められる。

「コンパレータ38に結合されるとともにコンピュータ19に接続された故障マップRAM16及び表示プロセッサ46を備えた自動メモリー・テスタ装置であって、データ・ドライバ32、アドレス・ドライバ36及び前記コンパレータ38がテスト中のメモリー(MUT)14に接続されるように適合され、データ・フォーマッタ30、前記データ・ドライバ32、アドレス・フォーマッタ34及び前記アドレス・ドライバ36にディジタル・テスト・パターンを与える高速パターン・ゼネレータ12とを備え、前記データ・フォーマッタ30、前記データ・ドライバ32、前記アドレス・フォーマッタ34、前記アドレス・ドライバ36及び前記コンパレータ38が、前記テスト中のメモリー(MUT)14において前記ディジタル・テスト・パターンによって指定される電圧レベルを駆動及び測定するとともに、故障情報を前記故障マップRAM16に与え、前記故障情報が前記テスト中のメモリ(MUT)14内の欠陥セルを表すデータ・ストリームであり、前記故障情報を表すデータを格納する前記故障マップRAM16及び前記表示プロセッサ46と、前記コンピュータ19及び格納したデータの表現を表示する視覚的ディスプレイ20とを備え、
前記故障マップRAM16は、前記コンパレータ38に接続され、前記故障情報を受け取り、前記故障マップRAM16に接続された前記表示プロセッサ46が前記故障情報を前記コンピュータ19に与え、前記視覚的ディスプレイ20上に表示することを特徴とする自動メモリー・テスタ装置。」

(4-2-2)刊行物2
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平6-275696号公報(以下「引用例2」という。)には、図1、図2、図9及び図11とともに、以下の事項が記載されている。

「【0001】
【産業上の利用分野】本発明は、不良解析システムに係り、特に半導体の製造技術においてウェハプロセス過程における不良原因を解析するために好適なシステムに関する。」
「【0018】その第二の目的は、近来の半導体メモリの高集積化に対応し、メモリセル上でどのようなパターンでFBが発生しようとも、情報の欠落なく、効率的にデータ圧縮を行う半導体の不良解析システムに用いる解析データのデータ圧縮方法を提供することにある。」
「【0042】
【実施例】以下、本発明にかかる一実施例を図1ないし図29を用いて説明する。
【0043】[I]先ず、図1を用いて、本発明に係る不良解析システムの基本概念を説明する。図1は、本発明に係る不良解析システムの基本概念図である。
【0044】検査データ解析システム101は、製造ラインで異物検査102、外観検査103から得られるデータと、ウェハ最終検査においてテスタ1(104)から得られるデータをもとに解析を行なう。
【0045】FB解析システム105は、ウェハ最終検査においてテスタ2(106)から得られるデータとLSI設計情報107を用いて、FBの分布形状から不良箇所および不良誘発点を抽出し、不良原因ノウハウ情報108を参照して不良原因の推定を行なう。
【0046】また、観察装置109は、FB解析システムから渡された不良箇所及び不良誘発点箇所の座標を観察し、不良原因および不良工程を特定する。分析装置110は、観察装置109で検出した異物等の成分分析を行い、不良原因および不良工程を特定する。
【0047】[II]次に、FB解析システムと半導体ウェハ(以下単に「ウェハ」と呼ぶ)上のチップおよびLSI設計情報について図2ないし図4を参照して説明する。先ず、図2を用いてFB解析システム105を説明する。図2は、FB解析システムの詳細構成を示す概念図である。
【0048】FB解析システム105は、LSI設計データ(品種、配列情報)を有するLSI設計情報a201と、テストデータをフィジカルデータにするフィジカル変換202を有する。さらに、データ圧縮手段203とデータ管理手段204とピクセル変換手段205とLSI設計情報b206とFB分布特徴抽出手段207と不良原因を推定する手段208と表示装置209を有する。このFB解析システム105は、フィジカルデータを圧縮し、FBデータベース111に保存する機能を有する。
【0049】また、必要に応じてデータ管理手段204を介して、保存したデータを検索し、呼び出す。操作はマウス211を用いて行なうと作業性が向上する。次にピクセル変換205を行い、表示装置209に不良ビットのウェハ内位置またはチップ内位置を表示する。この時、FB分布特徴抽出手段207をし、不良原因ノウハウ情報108を参照し、不良原因の推定208をする。さらに、詳細な解析をする場合は、特徴抽出した座標を観察装置109や分析装置111に渡す。そして、テスタ2(106)からは、FB解析システム105に、品種、日付、ロットNO、ウェハNO、ビットアドレス、ビットの良、不良情報などの各種情報が転送されてくる。」
「【0074】次にベクトル化と称する方法について述べる。この方法は、図9に示すように、FB群をいくつかのライン欠け分割し、各ライン欠けの先頭ビットの座標(x,y)とそのライン欠けを構成するFBの数kをデータ値とする。つまり圧縮データは、(x,y,k)という形をとる。ライン欠けに分割して孤立点が生じた場合は、(x,y,1)としてデータを持てばよい。」
「【0086】図11は、チップ単位に圧縮法を選択させる方法のフローを示す図である。始めに扱うデータの品種の認識を行う(ステップ1101)。次にテストデータをメモリ上に8ビットずつ読み込む(ステップ1102)。そして、データに2次元座標を持たせるため、Nバイト毎にリターンコードを入れる(ステップ1103)。ただし、Nは、チップの横方向に並ぶビット数であり、そのためリターンコードを入れる位置は品種によって違う。
【0087】次に、チップ内のFBの形状認識を行う(ステップ1104)。この際、各形状の数をカウントする。次に、(ステップ1104)の状況に応じて、圧縮法を1つ選択する(ステップ1105)。つまり、1チップの中で圧縮前のライン欠けの総容量が他の形状に比べて多い場合はベクトル化の手法を選択し、圧縮前のブロック欠けの総容量が多い場合は対角化の手法を選択するというものである。孤立点の場合は、どちらの手法を用いても保存データの形式が(x,y)と同じなので、どちらの手法を選択させても良い。本実施例においては、対角比の手法を選択させる。そして、データ圧縮を行う(ステップ1106)。
【0088】次に、1チップ分の圧縮データをハードディスクに保存する(ステップ1107)。次に、1ウェハ分のデータの保存が終わったかチェックする(ステップ1108)。もし、まだ全チップのデータ保存が済んでいなかったら(ステップ1109)のループを繰り返す。ウェハ毎に圧縮方法を選択させる方法に置き換えても良い。 次に、図12を用いて圧縮データの復元及び表示について記述する。以下のデータ処理を通して、作業者はテスタデータを表示装置上に示すことができ、FBの分布を解析することができるようになる。」

ここにおいて、「【0074】次にベクトル化と称する方法について述べる。この方法は、図9に示すように、FB群をいくつかのライン欠け分割し、各ライン欠けの先頭ビットの座標(x,y)とそのライン欠けを構成するFBの数kをデータ値とする。つまり圧縮データは、(x,y,k)という形をとる。」との記載から、引用例2には、ライン欠けを効率良く圧縮するデータ圧縮手段203が示されていることは明らかである。

以上を総合すると、引用例2には、以下の発明(以下「引用例2発明」という。)が記載されているものと認められる。

「半導体の不良解析システムにおいて、情報の欠落なく、効率的にデータ圧縮を行うために、テストデータに対してライン欠けを効率良く圧縮するデータ圧縮手段203と、圧縮データを保存するFBデータベース111を有する半導体の不良解析システム。」

(4-3)対比
以下に補正後の発明と引用例1発明とを対比する。
引用例1発明の「自動メモリー・テスタ装置」、「テスト中のメモリー(MUT)14」、「ディジタル・テスト・パターン」、「高速パターン・ゼネレータ12」、「故障情報」、「故障マップRAM16」は、それぞれ、補正後の発明の「メモリ検査システム」、「被検査メモリ(116)」、「データ・パターン」、「パターン発生器(118)」、「検査結果」、「表示メモリ(126)」に相当する。
引用例1発明の「高速パターン・ゼネレータ12」、「故障マップRAM16」及び「表示プロセッサ46」は、補正後の発明の「テスタ・メイン・フレーム(112)」に対応する。
また、引用例1発明の「データ・フォーマッタ30」、「データ・ドライバ32」、「アドレス・フォーマッタ34」、「アドレス・ドライバ36」及び「コンパレータ38」と、補正後の発明の「検査ヘッド(114)」とは、「被検査メモリ(116)」とのインターフェイス部である点で一致する。
さらに、引用例1発明の「視覚的ディスプレイ20」は、補正後の発明の「表示スクリーン(111)」に相当しており、引用例1発明の「コンピュータ19」及び「視覚的ディスプレイ20」は、補正後の発明の「ワークステーション」に相当する。
また、引用例1発明の「故障マップRAM16」は、補正後の発明の「表示メモリ(126)」に相当しており、引用例1発明の「故障マップRAM16」及び「表示プロセッサ46」は、補正後の発明の「表示プロセッサ(122)」に対応している。

したがって、補正後の発明と引用例1発明とは、
「被検査メモリとのインターフェイス部に結合されるとともにワークステーションに接続されたテスタ・メイン・フレームを備えたメモリ検査システムであって、前記インターフェイス部が前記被検査メモリに接続されるように適合され、前記テスタ・メイン・フレームが、前記インターフェイス部にデータ・パターンを与えるパターン発生器を含み、該インターフェイス部が、前記被検査メモリにおいて前記データ・パターンによって指定される電圧レベルを駆動および測定するとともに、検査結果を前記テスタ・メイン・フレームに与え、前記検査結果が前記被検査メモリ内の欠陥セルを表すデータ・ストリームであり、前記テスタ・メイン・フレームが、更に、前記検査結果を表すデータを格納する表示メモリを有する表示プロセッサを含み、前記ワークステーションが、前記格納したデータの表現を表示する表示スクリーンを含み、
前記表示プロセッサは、更に、前記インターフェイス部に接続され、前記検査結果を受け取り、前記表示メモリが前記検査結果を前記ワークステーションに与え、前記表示スクリーン上に表示することを特徴とするメモリ検査システム。」
である点で一致し、以下の点で相違する。

(相違点1)
補正後の発明は、「インターフェイス部」が「検査ヘッド」であり、「該検査ヘッドが、前記被検査メモリにおいて前記データ・パターンによって指定される電圧レベルを駆動および測定するとともに、検査結果を前記テスタ・メイン・フレーム(112)に与えるピン・エレクトロニクス(120)を含」んでいるのに対し、引用例1発明は、「インターフェイス部」が「データ・フォーマッタ30」、「データ・ドライバ32」、「アドレス・フォーマッタ34」、「アドレス・ドライバ36」及び「コンパレータ38」というブロックからなるものにすぎず、具体的な構成が特定されていない点。

(相違点2)
補正後の発明は、「前記表示プロセッサは、更に、前記ピン・エレクトロニクスに接続され、前記検査結果を受けるとともに、前記検査結果に対して無損失データ圧縮を行うデータ圧縮器(124)を含み、該データ圧縮器が、ラン・レングス・エンコーダ(216)を含み、前記表示メモリが前記データ圧縮器に接続され」ているのに対し、引用例1発明は、故障マップRAM16の入力にデータ圧縮器が接続されていない点。

(相違点3)
補正後の発明は、「前記表示メモリが前記システム・バスに接続され、前記圧縮した検査結果を前記ワークステーションに与え」ているのに対し、引用例1発明は、故障マップRAM16が表示プロセッサ46を介して故障情報をコンピュータ19に与えており、故障マップRAM16がシステム・バスに接続されていることが特定されていない点。

(4-4)判断
(4-4-1)相違点1について
メモリ検査システムにおいて、被検査メモリに対するインターフェイス部をピン・エレクトロニクスを含む検査ヘッドで構成することは当業者における周知技術である。
例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭62-125595号公報の「このようなアドレス情報信号、テストデータ信号および制御信号はピンエレクトロニクス部24に入力される。このピンエレクトロニクス部24は一般にダイナミックメモリ検査装置のテストヘッドと呼ばれる部分に設けられるもので、検査対象のダイナミックメモリのピン対応の駆動回路やアナログコンパレータなどから構成されている。」(第3ページ左上欄第19行?右上欄第5行)という記載、
本願の優先権主張の日前に日本国内において頒布された刊行物である特開平8-23016号公報の「【0008】図4(b)は同図(a)におけるテスタ1及びテストヘッド3の構成の詳細を示すブロック図であり、同図(b)において、30は制御部(CPU)、31はメモリ、32はフロッピーディスクに書込み、読み出しを行うフロッピーディスクドライブ、33はパターン発生器(ALPG)、34はタイミング発生器(TG)、35はフォーマッタ、36はプログラム電源(DPS)、37はDC測定ユニット(PMU)、38はピンエレクトロニクスである。」(0008段落)、「ピンエレクトロニクス38は、ドライバ、コンパレータ、およびそれらとMUTを接続するリレー群からなる。ドライバは、フォーマッタ35からのタイミングパルスとプログラム電源37からのVIH、VIL電圧によってMUTへの入力波形を発生する。コンパレータは、タイミング発生器34からのストローブ信号とVOH、VOL電圧によってMUTからの出力波形を判定する。」(0010段落)という記載、
本願の優先権主張の日前に日本国内において頒布された刊行物である特開平8-7599号公報の「【0002】 【従来の技術】半導体記憶装置の試験において、パターン発生器から発生されたテストパターンは、ピンエレクトロニクス(pin electronics) 部のドライバで電圧レベルが定められて、被測定デバイス(DUT:device under test)の入力ピンに印加される。被測定デバイスからの出力信号は、ピンエレクトロニクス部のコンパレータで高レベルか低レベルかのレベル比較が行われる。この比較結果の信号は、パターン比較器において、パターン発生器から発生される期待値パターンと“1”,“0”の論理比較が行われる。このような操作を何回か繰り返すことにより、被測定デバイスの良否の判定が行われる。
【0003】ピンエレクトロニクス部は、基本的には、被測定デバイスへ信号を直接供給するドライバと、被測定デバイスからの信号を直接受けるコンパレータとから構成されている。このピンエレクトロニクス部は、被測定デバイスに対しその信号ピン数分だけ設けられることになる。例えば入力側に関して言えば、図10に示すように、被測定デバイス101に対して例えば12個の入力ピンDIN0?DIN11の全てにドライバ102-0?102-11 が配される。」(0002段落及び0003段落)という記載から明らかである。
したがって、引用例1発明において、上記周知技術を適用し、「データ・フォーマッタ30」、「データ・ドライバ32」、「アドレス・フォーマッタ34」、「アドレス・ドライバ36」及び「コンパレータ38」からなるインターフェイス部を、ピン・エレクトロニクスを含む検査ヘッドで構成すること、すなわち、補正後の発明のように、「該検査ヘッドが、前記被検査メモリにおいて前記データ・パターンによって指定される電圧レベルを駆動および測定するとともに、検査結果を前記テスタ・メイン・フレーム(112)に与えるピン・エレクトロニクス(120)を含」む構成とすることは当業者が容易に想到し得た事項である。

(4-4-2)相違点2について
引用例1発明では、故障マップRAM16の入力にデータ圧縮器が接続されておらず、故障マップRAM16は圧縮した検査結果を格納していないが、メモリの容量を節約するために圧縮したデータをメモリに格納することは、メモリを用いる際に一般的に行われていることであるから、引用例1発明の故障マップRAM16においても、メモリ容量を節約するために、引用例2発明におけるテストデータ(補正後の発明の「検査結果」に相当)のライン欠けを効率良く圧縮するデータ圧縮手段を適用することは当業者が容易に想到し得た事項である。
そして、連続したデータを効率良く圧縮するラン・レングス・エンコーダは、例えば、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭60-47969号公報に、第1図とともに、「第1図において、立上り立下り検出回路1と遷移間隔カウンタ3は、ランレングス符号化によるデータ圧縮回路を構成し、遷移間隔カウンタ3と比較器4とレベル再生回路は、ランレングス符号からシリアル・データに再生する再生回路を構成している。」(第3ページ左上欄第18行?右上欄第3行)と記載されているように、周知技術であるから、ライン欠けを効率良く圧縮するデータ圧縮手段として、上記周知技術のラン・レングス・エンコーダを選択することに特段の困難性はない。

(4-4-3)相違点3について
引用例1発明は、故障マップRAM16が表示プロセッサ46を介してローカル・バスに接続されているが、一般に、電子機器がシステム・バスを介して情報の伝達を行うことは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平8-36900号公報の「【0023】テスタ本体61内にはシステムバス64が設けられ、このシステムバス64を介してホストインタフェイス62、プロセッサ63、バッファメモリ65、テストコントローラ68、タイミングジェネレータ69、パターンジェネレータ70、デバイス電源コントローラ71が相互に結合されることによって、各種データや制御信号のやり取りが可能とされる。また、デバイス電源コントローラ71の配下のデバイス電源75から、被測定LSI77に対して動作電力が供給される。」という記載、及び図2にも示されるように、周知であるから、引用例1発明の故障マップRAM16とコンピュータ19との接続をローカル・バスを介して行う構成に代えて、システム・バスを介して行う構成とすることは当業者が容易になし得た事項である。

(4-4-4)判断についてのまとめ
以上検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例1及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。

(4-5)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第17条の2第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項をいう。以下同じ。)において準用する同法第126条第5項の規定に適合しないものである。

(5)補正却下の決定についてのむすび
以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。

3.本願発明
本件補正は上記のとおり却下されたので、本願の請求項1?7に係る発明は、平成16年11月18日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲1?7に記載された事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載された事項により特定される以下のとおりのものである。

「1. 検査ヘッド(114)に結合されるとともにシステム・バス(113)を介してワークステーション(110)に接続されたテスタ・メイン・フレーム(112)を備えたメモリ検査システムであって、前記検査ヘッドが被検査メモリ(116)に接続されるように適合され、前記テスタ・メイン・フレームが、前記検査ヘッドにデータ・パターンを与えるパターン発生器(118)を含み、該検査ヘッドが、前記被検査メモリにおいて前記データ・パターンによって指定される電圧レベルを駆動および測定するとともに、検査結果を前記テスタ・メイン・フレーム(112)に与えるピン・エレクトロニクス(120)を含み、前記検査結果が前記被検査メモリ内の欠陥セルを表すデータ・ストリームであり、前記テスタ・メイン・フレームが、更に、前記検査結果を表すデータを格納する表示メモリ(126)を有する表示プロセッサ(122)を含み、前記ワークステーションが、前記格納したデータの表現を表示する表示スクリーン(111)を含み、
前記表示プロセッサは、更に、前記ピン・エレクトロニクスに接続され、前記検査結果を受けるとともに、前記検査結果に対して無損失データ圧縮を行うデータ圧縮器(124)を含み、前記表示メモリが前記データ圧縮器に接続され、前記圧縮した検査結果を受けるとともに格納し、前記表示メモリが前記システム・バスに接続され、前記圧縮した検査結果を前記ワークステーションに与え、前記表示画面上に表示することを特徴とするメモリ検査システム。」

4.引用刊行物に記載された発明
引用刊行物1(引用例1)及び引用刊行物2(引用例2)に記載された発明は、上記2.(4-2)において、それぞれ、引用例1発明及び引用例2発明として認定したとおりのものである。

5.判断
本願発明は、補正後の発明から、上記2.(2)に記載した補正事項1についての補正によりなされた技術的限定を省いたものである。
そうすると、2.(4)において検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例1及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、当業者における周知技術を勘案することにより、引用例1及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおり、本願の請求項1に係る発明は特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2010-07-09 
結審通知日 2010-07-12 
審決日 2010-07-23 
出願番号 特願平10-523794
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 高橋 宣博
西脇 博志
発明の名称 データ圧縮を備えたメモリ・テスタ  
代理人 大塚 就彦  
代理人 富田 博行  
代理人 増井 忠弐  
代理人 社本 一夫  
代理人 小林 泰  
代理人 千葉 昭男  

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