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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1228692 |
| 審判番号 | 不服2007-32243 |
| 総通号数 | 134 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-02-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-11-29 |
| 確定日 | 2010-12-16 |
| 事件の表示 | 平成9年特許願第188138号「半導体記憶装置」拒絶査定不服審判事件〔平成11年2月2日出願公開,特開平11-31794〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,平成9年7月14日の出願であって,平成18年7月20日付けで手続補正がなされたところ,平成19年10月22日付けで拒絶査定がなされ,これに対し,同年11月29日に拒絶査定不服審判が請求されるとともに,同年12月27日付けで手続補正がなされ,その後当審において,平成22年4月7日付けて審尋がなされ,同年6月1日に回答書が提出されたものである。 第2 平成19年12月27日付けの手続補正(以下「本件補正」という。)について [補正却下の決定の結論] 本件補正を却下する。 [理由] 1 本件補正の内容 本件補正は,平成18年7月20日付けで補正された本件補正前の請求項1を本件補正後の請求項1とする補正を含むものであって,本件補正前後の請求項1は,以下のとおりである。 (1)本件補正前の請求項1 「【請求項1】情報を記憶するキャパシタと,該キャパシタに接続され,該キャパシタの接続を制御するセルトランジスタと,該セルトランジスタを介して該容量と接続され,該容量にアクセスする1対のビット線と,該セルトランジスタに接続され,該セルトランジスタのスイッチングを制御し,該キャパシタを選択するワード線と,該1対のビット線の一端に接続され,該1対のビット線の電位差を検出するセンスアンプと,該センスアンプの他端に接続され,該1対のビット線を基準電位にリセットするリセット回路とを有する半導体記憶装置において, 前記ビット線の他端に前記ワード線と平行に形成され,前記1対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線と, 前記1対のビット線の前記センスアンプが接続された側とは反対側の端部に,前記セルトランジスタと同一構成で,かつ,拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され,前記制御線に供給される前記制御信号に応じて前記1対のビット線を短絡させる短絡回路とを有し, 前記トランジスタは,前記制御線にゲートが接続され,前記1対のビット線の一方の端部にドレインが接続され,他方の端部にソースが接続されることを特徴とする半導体記憶装置。」 (2)本件補正後の請求項1 「【請求項1】情報を記憶するキャパシタと,該キャパシタに接続され,該キャパシタの接続を制御するセルトランジスタと,該セルトランジスタを介して該容量と接続され,該容量にアクセスする1対のビット線と,該セルトランジスタに接続され,該セルトランジスタのスイッチングを制御し,該キャパシタを選択するワード線と,該1対のビット線の一端に接続され,該1対のビット線の電位差を検出するセンスアンプと,該センスアンプの他端に接続され,該1対のビット線を基準電位にリセットするリセット回路とを有する半導体記憶装置において, 前記ビット線の他端に前記ワード線と平行に形成され,前記1対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線と, 前記1対のビット線の前記センスアンプが接続された側とは反対側の端部に,前記セルトランジスタと同一構成で,かつ,拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され,前記制御線に供給される前記制御信号に応じて前記1対のビット線を短絡させる短絡回路とを有し, 前記トランジスタは,前記制御線にゲートが接続され,前記1対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され, 前記セルトランジスタは,前記1対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続されることを特徴とする半導体記憶装置。」 2 補正事項の整理 本件補正のうち,本件補正後の請求項1に関する補正事項は,本件補正前の請求項1の「前記トランジスタは,前記制御線にゲートが接続され,前記1対のビット線の一方の端部にドレインが接続され,他方の端部にソースが接続される」を,本件補正後の請求項1の「前記トランジスタは,前記制御線にゲートが接続され,前記1対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され, 前記セルトランジスタは,前記1対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続される」と補正することである。 3 補正の目的の適否 本件補正後の請求項1に関する補正事項は,本件補正前の請求項1の「前記トランジスタ」について,1対のビット線の一方の端部に「ビット線コンタクトによりソース又はドレインが接続され」る構成を付加して,限定的に減縮し,また,本件補正前の請求項1の「セルトランジスタ」について,「前記セルトランジスタは,前記1対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続される」構成を追加して,限定的に減縮したものであるから,特許請求の範囲の減縮を目的とするものに該当する。 4 独立特許要件の検討 以上で検討したとおり,本件補正後の請求項1に関する補正事項は,平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものであるから,本件補正後の請求項1に記載されている事項により特定される発明が,特許出願の際独立して特許を受けることができるものであるか否かについて,さらに検討を進める。 4-1 本件補正後の請求項1に係る発明 本件補正後の請求項1に係る発明(以下「補正発明」という。)は,本件補正により補正された明細書及び図面の記載からみて,その特許請求の範囲の請求項1に記載された事項により特定されるものであって,次のとおりのものと認める。 「【請求項1】情報を記憶するキャパシタと,該キャパシタに接続され,該キャパシタの接続を制御するセルトランジスタと,該セルトランジスタを介して該キャパシタと接続され,該キャパシタにアクセスする1対のビット線と,該セルトランジスタに接続され,該セルトランジスタのスイッチングを制御し,該キャパシタを選択するワード線と,該1対のビット線の一端に接続され,該1対のビット線の電位差を検出するセンスアンプと,該センスアンプの他端に接続され,該1対のビット線を基準電位にリセットするリセット回路とを有する半導体記憶装置において, 前記ビット線の他端に前記ワード線と平行に形成され,前記1対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線と, 前記1対のビット線の前記センスアンプが接続された側とは反対側の端部に,前記セルトランジスタと同一構成で,かつ,拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され,前記制御線に供給される前記制御信号に応じて前記1対のビット線を短絡させる短絡回路とを有し, 前記トランジスタは,前記制御線にゲートが接続され,前記1対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され, 前記セルトランジスタは,前記1対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続されることを特徴とする半導体記憶装置。」 なお,本件補正後の請求項1には,「該容量」(2箇所)と記載されているが,これが「該キャパシタ」の誤記であることは文脈上明らかであるから,補正発明を上記のように認定した。 4-2 引用例に記載された発明 (1)原査定の拒絶の理由に引用された特開平5-75061号公報(平成5年3月26日出願公開,以下「引用例」という。)には,次の記載がある。 ア 「【0001】 【産業上の利用分野】本発明は,ダイナミックRAM(ランダム・アクセス・メモリ)やスタティックRAM等の半導体装置の配線構造,特にビット線とワード線のショートによる消費電流の増大等を防ぐ配線構造に関するものである。」 イ 図2を参照して,「【0002】 【従来の技術】図2は,従来のダイナミックRAMの一構成例を示す回路図である。このダイナミックRAMは,電源電位VCCの1/2・VCC(以下,HVCCという)でプリチャージするHVCCプリチャージ方式のメモリであり,相補的な2本のビット線BLa,BLbからなる複数対のビット線対BLa・BLb,…と,該ビット線対に対して交差配置された複数本のワード線WL1,WL2,…とを有している。ビット線BLa,BLb,…とワード線WL1,WL2,…との各交差箇所には,メモリセル1-1,1-2,…がそれぞれ接続されている。各メモリセル1-1,1-2,…は,例えば,電荷蓄積用のMOSキャパシタ1a,及び電荷転送用のNチャネル型MOSトランジスタ(以下,NMOSという)1bからなる1トランジスタ型メモリセルで構成されている。 【0003】ビット線対BLa・BLb,…には,センスアンプ2,…が接続されている。センスアンプ2は,信号SAP,SANによって活性化され,ビット線BLa,BLb,…上の読出し電位の検知・増幅を行う回路であり,信号SANによってオン状態となるNMOS2a,2bと,信号SAPによってオン状態となるPチャネル型MOSトランジスタ(以下,PMOSという)2c,2dとが,たすき掛け接続された構成をなす。 【0004】各ビット線対BLa・BLb,…の一端には第1のイコライザ3が,他端には第2のイコライザ4がそれぞれ接続されている。第1のイコライザ3は,信号EQ1によってビット線BLa,BLb,…を電位HVCCに設定する回路であり,NMOS2a,3bより構成されている。第2のイコライザ4は,信号EQ2によって各ビット線対BLa・BLb,…間を短絡する回路であり,NMOS4aより構成されている。」 ウ 図2を参照して,「【0007】各ワード線WL1,WL2,…は,インバータ12a,12b,…の出力によってオン,オフ動作するワード線リセット用のNMOS13-1,13-2,…がそれぞれ接続されている。次に,図2に示すダイナミックRAMの動作を説明する。例えば,メモリセル1-1に記憶されたデータを読出す場合,予め信号EQ1,EQ2によって第1,第2のイコライザ3,4を活性化し,ビット線BLa,BLb,…を電位HVCC(=1/2・VCC)にプリチャージしておく。そして,外部から入力されるアドレスを行デコーダ7でデコードし,そのデコード結果に基づきワード線ドライバ10を介してワード線WL1を“H”レベルに立ち上げる。すると,ワード線WL1に接続されたメモリセル1-1の記憶データがビット線BLaに読出される。ビット線BLaに読出されたデータは,センスアンプ2で検知・増幅される。」 エ 図2には,信号EQ2を供給する配線が,ワード線WL1と平行に配置されていることが図示されている。 オ 図2には,NMOS1bのソース又はドレインが,ビット線BLaに接続され,また,第2のイコライザ4のNMOS4aのゲートが,信号EQ2を供給する配線に接続され,NMOS4aのソース又はドレインが,ビット線BLaに接続されていることが図示されている。 (2)上記(1)アによれば,引用例に記載された発明は,ダイナミックRAMやスタティックRAM等の半導体装置の配線構造であるから,半導体記憶装置に関するものである。 (3)上記(1)イによれば,引用例には,相補的な2本のビット線BLa,BLbからなる複数対のビット線対BLa・BLb,…と,該ビット線対に対して交差配置された複数本のワード線WL1,WL2,…とを有し,ビット線BLa,BLb,…とワード線WL1,WL2,…との各交差箇所には,メモリセル1-1,1-2,…がそれぞれ接続され,各メモリセル1-1,1-2,…は,電荷蓄積用のMOSキャパシタ1a,及び電荷転送用のNチャネル型MOSトランジスタ1bからなる1トランジスタ型メモリセルで構成されていることが記載されている。したがって,図2におけるMOSキャパシタ1a,Nチャネル型MOSトランジスタ1b,ビット線対BLa・BLb,及びワード線WL1の各接続関係を参酌すると,引用例には,電荷蓄積用のMOSキャパシタ1aと,MOSキャパシタ1aに接続された電荷転送用のNチャネル型MOSトランジスタ1bと,Nチャネル型MOSトランジスタ1bを介してMOSキャパシタ1aと接続されたビット線対BLa・BLbと,Nチャネル型MOSトランジスタ1bに接続されたワード線WL1が開示されている。 (4)上記(1)イによれば,引用例には,各ビット線対BLa・BLb,…の一端には第1のイコライザ3が,他端には第2のイコライザ4がそれぞれ接続され,第1のイコライザ3は,信号EQ1によってビット線BLa,BLb,…を電位HVCCに設定する回路であり,第2のイコライザ4は,信号EQ2によって各ビット線対BLa・BLb,…間を短絡する回路であり,NMOS4aより構成されていることが記載されているから,ビット線対BLa・BLbの一端に接続され,信号EQ1によってビット線BLa,BLbを電位HVCCに設定する第1のイコライザ3と,ビット線対BLa・BLbの他端に接続され,また,Nチャネル型MOSトランジスタ4aから構成され,信号EQ2によってビット線対BLa・BLb間を短絡する第2のイコライザ4が開示されている。 (5)上記(1)イによれば,引用例には,ビット線対BLa・BLb,…には,センスアンプ2,…が接続され,センスアンプ2は,ビット線BLa,BLb,…上の読出し電位の検知・増幅を行う回路であることが記載されている。また,上記(4)によれば,第2のイコライザ3は,ビット線対BLa・BLbの一端に接続されているのであるから,図2におけるセンスアンプ2とイコライザ3との位置関係を参酌すると,センスアンプ2も,ビット線対BLa・BLbの一端に接続していることは明らかである。したがって,ビット線対BLa・BLbの一端に接続され,ビット線BLa,BLb上の読出し電位の検知・増幅を行うセンスアンプ2が開示されている。 (6)上記(1)ウ及びエによれば,引用例には,信号EQ2によって第2のイコライザ4を活性化し,ビット線BLa,BLb,…を電位HVCC(=1/2・VCC)にプリチャージしておくこと,及び,信号EQ2を供給する配線が,ワード線WL1と平行に配置されていることが記載されている。また,上記(4)によれば,第2のイコライザ4は,ビット線対BLa・BLbの他端に接続されているのであるから,信号EQ2を供給する配線も,ビット線対BLa・BLbの他端に位置していることは明らかである。したがって,引用例には,ビット線対BLa・BLbの他端でワード線WL1と平行に配置され,ビット線BLa,BLbを電位HVCCにプリチャージする信号EQ2を供給する配線が開示されている。 (7)上記(1)イ及びオによれば,引用例には,各ビット線対BLa・BLb,…の一端には第1のイコライザ3が,他端には第2のイコライザ4がそれぞれ接続されていること,及び,NMOS1bのソース又はドレインが,ビット線BLaに接続され,また,第2のイコライザ4のNMOS4aのゲートが,信号EQ2を供給する配線に接続され,NMOS4aのソース又はドレインが,ビット線BLaに接続されていることが記載されている。したがって,引用例には,Nチャネル型MOSトランジスタ4aのゲートが,信号EQ2を供給する配線に接続され,Nチャネル型MOSトランジスタ4aのソース又はドレインが,ビット線BLaの他端に接続され,Nチャネル型MOSトランジスタ1bのソース又はドレインが,ビット線BLaの他端に接続されていることが開示されている。 (8)よって,引用例には,以下の発明(以下「引用発明」という。)が記載されている。 「電荷蓄積用のMOSキャパシタ1aと, MOSキャパシタ1aに接続された電荷転送用のNチャネル型MOSトランジスタ1bと, Nチャネル型MOSトランジスタ1bを介してMOSキャパシタ1aと接続されたビット線対BLa・BLbと, Nチャネル型MOSトランジスタ1bに接続されたワード線WL1と, ビット線対BLa・BLbの一端に接続され,ビット線BLa,BLb上の読出し電位の検知・増幅を行うセンスアンプ2と, 信号EQ1によってビット線BLa,BLbを電位HVCCに設定する第1のイコライザ3と, ビット線対BLa・BLbの他端でワード線WL1と平行に配置され,ビット線BLa,BLbを電位HVCCにプリチャージする信号EQ2を供給する配線と, ビット線対BLa・BLbの他端に接続され,また,Nチャネル型MOSトランジスタ4aから構成され,信号EQ2によってビット線対BLa・BLb間を短絡する第2のイコライザ4と, Nチャネル型MOSトランジスタ4aのゲートが,信号EQ2を供給する配線に接続され,Nチャネル型MOSトランジスタ4aのソース又はドレインが,ビット線BLaの他端に接続され, Nチャネル型MOSトランジスタ1bのソース又はドレインが,ビット線BLaの他端に接続されていることを特徴とする半導体記憶装置。」 4-3 補正発明と引用発明との対比 (1)引用発明の「MOSキャパシタ1a」は,電荷蓄積用であるから,情報を記憶するものである。したがって,引用発明の「電荷蓄積用のMOSキャパシタ1a」は,補正発明の「情報を記憶するキャパシタ」に相当する。 (2)引用発明の「Nチャネル型MOSトランジスタ1b」は,電荷転送用であるから,MOSキャパシタ1aの接続を制御するものである。したがって,引用発明の「MOSキャパシタ1aに接続された電荷転送用のNチャネル型MOSトランジスタ1b」は,補正発明の「該キャパシタに接続され,該キャパシタの接続を制御するセルトランジスタ」に相当する。 (3)引用発明の「ビット線対BLa・BLb」は,Nチャネル型MOSトランジスタ1bが電荷転送用であるから,Nチャネル型MOSトランジスタ1bを介してMOSキャパシタ1aにアクセスするものである。したがって,引用発明の「Nチャネル型MOSトランジスタ1bを介してMOSキャパシタ1aと接続されたビット線対BLa・BLb」は,補正発明の「該セルトランジスタを介して該キャパシタと接続され,該キャパシタにアクセスする1対のビット線」に相当する。 (4)引用発明の「ワード線WL1」は,ワード線としての機能からみて,Nチャネル型MOSトランジスタ1bのスイッチングを制御し,MOSキャパシタ1aを選択することは明らかである。したがって,引用発明の「Nチャネル型MOSトランジスタ1bに接続されたワード線WL1」は,補正発明の「該セルトランジスタに接続され,該セルトランジスタのスイッチングを制御し,該キャパシタを選択するワード線」に相当する。 (5)引用発明の「センスアンプ2」は,ビット線BLa,BLb上の読出し電位の検知・増幅を行うのであるから,ビット線BLaとBLbとの電位差を検出するものである。したがって,引用発明の「ビット線対BLa・BLbの一端に接続され,ビット線BLa,BLb上の読出し電位の検知・増幅を行うセンスアンプ2」は,補正発明の「該1対のビット線の一端に接続され,該1対のビット線の電位差を検出するセンスアンプ」に相当する。 (6)引用発明の「電位HVCC」は,補正発明の「基準電位」に相当する。また,図2における第1のイコライザ3と,メモリセル1-1及びセンスアンプ2との位置関係を参酌すると,第1のイコライザ3が,メモリセル1-1からみて,センスアンプ2の他端に接続されていることは明らかである。したがって,引用発明の「信号EQ1によってビット線BLa,BLbを電位HVCCに設定する第1のイコライザ3」は,補正発明の「該センスアンプの他端に接続され,該1対のビット線を基準電位にリセットするリセット回路」に相当する。 (7)引用発明の「信号EQ2」は,補正発明の「制御信号」に相当するから,引用発明の「ビット線BLa,BLbを電位HVCCにプリチャージする信号EQ2」は,補正発明の「前記1対のビット線を前記基準電位にリセットする制御を行う制御信号」に相当する。したがって,引用発明の「ビット線対BLa・BLbの他端でワード線WL1と平行に配置され,ビット線BLa,BLbを電位HVCCにプリチャージする信号EQ2を供給する配線」は,補正発明の「前記ビット線の他端に前記ワード線と平行に形成され,前記1対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線」に相当する。 (8)引用発明の「ビット線対BLa・BLbの他端」は,補正発明の「前記1対のビット線の前記センスアンプが接続された側とは反対側の端部」に相当する。また,引用発明の「Nチャネル型MOSトランジスタ4a」は,補正発明の「トランジスタ」に対応する。そうすると,引用発明の「ビット線対BLa・BLbの他端に接続され,また,Nチャネル型MOSトランジスタ4aから構成され,信号EQ2によってビット線対BLa・BLb間を短絡する第2のイコライザ4」は,補正発明の「前記1対のビット線の前記センスアンプが接続された側とは反対側の端部に,前記セルトランジスタと同一構成で,かつ,拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され,前記制御線に供給される前記制御信号に応じて前記1対のビット線を短絡させる短絡回路」に対応し,補正発明と引用発明とは,補正発明が,セルトランジスタと同一構成で,かつ,拡散層の形成がセルトランジスタと同一の工程で行われるトランジスタから構成されることは別にして,「前記1対のビット線の前記センスアンプが接続された側とは反対側の端部に,トランジスタから構成され,前記制御線に供給される前記制御信号に応じて前記1対のビット線を短絡させる短絡回路」である点で共通する。 (9)引用発明の「ビット線BLaの他端」は,補正発明の「1対のビット線の一方の端部」に相当する。そうすると,引用発明の「Nチャネル型MOSトランジスタ4aのゲートが,信号EQ2を供給する配線に接続され,Nチャネル型MOSトランジスタ4aのソース又はドレインが,ビット線BLaの他端に接続され」ることは,補正発明の「前記トランジスタは,前記制御線にゲートが接続され,前記1対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され」ることに対応し,補正発明と引用発明とは,補正発明がビット線コンタクトにより接続されることは別にして,「前記トランジスタは,前記制御線にゲートが接続され,前記1対のビット線の一方の端部にソース又はドレインが接続され」る点で共通する。 (10)引用発明の「Nチャネル型MOSトランジスタ1bのソース又はドレインが,ビット線BLaの他端に接続されていること」は,補正発明の「前記セルトランジスタは,前記1対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続されること」に対応し,補正発明と引用発明とは,補正発明が前記ビット線コンタクトにより接続されることは別にして,「前記セルトランジスタは,前記1対のビット線の前記一方の端部にソース又はドレインが接続される」点で共通する。 (11)以上のことを踏まえると,補正発明と引用発明とは, 「情報を記憶するキャパシタと,該キャパシタに接続され,該キャパシタの接続を制御するセルトランジスタと,該セルトランジスタを介して該キャパシタと接続され,該キャパシタにアクセスする1対のビット線と,該セルトランジスタに接続され,該セルトランジスタのスイッチングを制御し,該キャパシタを選択するワード線と,該1対のビット線の一端に接続され,該1対のビット線の電位差を検出するセンスアンプと,該センスアンプの他端に接続され,該1対のビット線を基準電位にリセットするリセット回路とを有する半導体記憶装置において, 前記ビット線の他端に前記ワード線と平行に形成され,前記1対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線と, 前記1対のビット線の前記センスアンプが接続された側とは反対側の端部に,トランジスタから構成され,前記制御線に供給される前記制御信号に応じて前記1対のビット線を短絡させる短絡回路とを有し, 前記トランジスタは,前記制御線にゲートが接続され,前記1対のビット線の一方の端部にソース又はドレインが接続され, 前記セルトランジスタは,前記1対のビット線の前記一方の端部にソース又はドレインが接続されることを特徴とする半導体記憶装置。」 である点で一致し,以下の相違点1及び2で相違する。 相違点1:短絡回路が,補正発明では,セルトランジスタと同一構成で,かつ,拡散層の形成がセルトランジスタと同一の工程で行われるトランジスタから構成されるのに対し,引用発明では,Nチャネル型MOSトランジスタ4aから構成されているものの,Nチャネル型MOSトランジスタ4aが,Nチャネル型MOSトランジスタ1bと同一構成で,かつ,拡散層の形成がNチャネル型MOSトランジスタ1bと同一の工程で行われるものであるのかが不明である点。 相違点2:補正発明では,トランジスタは,1対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され,また,セルトランジスタは,1対のビット線の一方の端部に前記ビット線コンタクトによりソース又はドレインが接続されるのに対し,引用例では,Nチャネル型MOSトランジスタ4aのドレイン又はソースと,Nチャネル型MOSトランジスタ1bのソース又はドレインとが,ともにビット線BLaの他端に接続されてはいるものの,共有された1つのビット線コンタクトにより接続されているのかが不明な点。 4-4 当審の判断 (1)相違点1について ア 原査定の拒絶の理由に引用された特開平2-310964号公報(平成2年12月26日出願公開,以下「引用例2」という。)には,次の記載がある。 A 「〔実施例〕 以下,本発明の構成について,フォールデットビットライン方式(折り返しビット線方式)を採用するDRAMに本発明を適用した実施例とともに説明する。 なお,実施例を説明するための全図において,同一機能を有するものは同一符号を付け,その繰り返しの説明は省略する。」(4頁右上欄10行?17行) B 第2図を参照して,「第2図に示すように前記メモリセルMはメモリセル選択用MISFETQ_(S)と情報蓄積用容量素子Cとの直列回路で構成されている。メモリセル選択用MISFETQ_(S)はnチャネル型MISFETで構成されている。メモリセル選択用MISFETQ_(S)の一方の半導体領域は相補性データ線DL,/DLのうち一方に接続されている。他方の半導体領域は情報蓄積用容量素子Cの一方の電極に接続されている。ゲート電極はワード線WLに接続されている。情報蓄積用容量素子Cの他方の電極は電源電圧1/2V_(CC)に接続されている。電源電圧1/2V_(CC)は,電源電圧V_(CC)例えば回路の動作電位5〔V〕と基準電圧V_(SS)例えば回路の接地電位0〔V〕との中間の電位(約2.5〔V〕)である。 プリチャージ回路DP1は,プリチャージ信号線φ_(PC)に夫々ゲート電極が接続された2個のプリチャージ用MISFETQ_(PC),同様にプリチャージ信号線φ_(PC)にゲート電極が接続された短絡用MISFETQ_(SH)で構成されている。プリチャージ用MISFETQ_(PC)のそれぞれは,一方の半導体領域を相補性データ線DL,/DLに接続し,他方の半導体領域をリセット信号線(電源電圧1/2V_(SS))HVCに接続している。短絡用MISFETQ_(SH)の夫々の半導体領域は相補性データ線DL,/DLの夫々に接続されている。プリチャージ用MISFETQ_(PC),短絡用MISFETQ_(SH)の夫々はnチャネル型MISFETで構成されている。」(5頁左上欄4行?右上欄12行) C 第2図,第3図,第4A図及び第4B図を参照して,「次に,前記メモリセルM及び周辺回路の要部について,第3図(要部断面図),4A図及び4B図(要部平面図)を用いて簡単に説明する。ここで,第3図の左側が第2図における分割メモリマットML1のメモリセルMに対応し,第3図の右側が第2図及び第4B図におけるプリチャージ回路DP1のプリチャージ用MISFETQ_(PC)に対応する。」(5頁右下欄18行?6頁左上欄5行) D 第3図を参照して,「メモリセルMのメモリセル選択用MISFETQ_(S)は,主に,ポテンシャルバリア領域5(チャネル形成領域),ゲート絶縁膜6,ゲート電極7,ソース領域及びドレイン領域である一対のn型半導体領域9で構成されている。」(6頁右上欄10?14行) E 第4A図及び第4B図を参照して,「第4A図及び第4B図には,第2図で説明したセンスアンプ回路SA1のnチャネル型MISFETQ_(n)及びPチャネル型MISFETQ_(ｐ),プリチャージ回路DP1のプリチャージ用MISFETQ_(PC)及び短絡用MISFETQ_(SH),入出力信号選択回路VO1の相補性入出力信号線I/O及びメモリマットML1とML2を選択するためのMISFETQ_(H1),Q_(H2)の夫々を示している。」(7頁左上欄6?14行) F 第4A図及び第4B図を参照して,「また,図中,点線(…)で囲まれた領域は,フィールド絶縁膜3に囲まれた素子形成領域を示し,一点鎖線(-・-)は,ゲート電極7のパターンを示し実線(-)は,一層目配線層あるいは2層目配線層を示すFETQ_(S)と略同様の構造で構成されている。つまり,プリチャージ用MISFETQ_(PC)等は,ウエル領域2(チャネル形成領域),ゲート絶縁膜6,ゲート電極7,ソース領域及びドレイン領域である一対のn型半導体領域9及び一対のn^(+)型半導体領域22で構成されている。これらのMISFETはLightly Doped Drain(LDD)構造で構成されている。 前記プリチャージ用MISFETQ_(PC)等の周辺回路のMISFET上には,メモリセルアレイMA1に延在するデータ線18が引き伸ばされて延在している。」(7頁左上欄19行?右上欄15行) G 第3図,第4A図及び第4B図を参照して,「第3図の右側及び第4A図及び第4B図に示す符号のうち,第3図の左側に示す符号と一致するものは,同一製造工程で形成されている。つまり,第3図の右側及び第4図に示す符号18の層はメモリセルアレイMA1のデータ線18と同一製造工程で形成され,符号21はシャント用ワード線21と同一製造工程で形成されている。」(7頁左下欄15行?右下欄1行) イ これらの記載によれば,引用例2には,次の事項が開示されている。 a 上記アのA及びBによれば,フォールデットビットライン方式(折り返しビット線方式)を採用するDRAMであり,メモリセル選択用MISFETQ_(S)はnチャネル型MISFETで構成され,プリチャージ回路DP1は,プリチャージ信号線φ_(PC)に夫々ゲート電極が接続された2個のプリチャージ用MISFETQ_(PC),同様にプリチャージ信号線φ_(PC)にゲート電極が接続された短絡用MISFETQ_(SH)で構成され,短絡用MISFETQ_(SH)の夫々はnチャネル型MISFETで構成されていること。 b 上記アのC,D及びFによれば,第3図の左側がメモリセルMに対応し,第3図の右側がプリチャージ回路DP1のプリチャージ用MISFETQ_(PC)に対応し,また,メモリセルMのメモリセル選択用MISFETQ_(S)は,主に,ポテンシャルバリア領域5(チャネル形成領域),ゲート絶縁膜6,ゲート電極7,ソース領域及びドレイン領域である一対のn型半導体領域9で構成され,プリチャージ用MISFETQ_(PC)等は,ウエル領域2(チャネル形成領域),ゲート絶縁膜6,ゲート電極7,ソース領域及びドレイン領域である一対のn型半導体領域9及び一対のn^(+)型半導体領域22で構成されていること。 c 上記アのE及びFによれば,第4B図には,プリチャージ回路DP1のプリチャージ用MISFETQ_(PC)及び短絡用MISFETQ_(SH)が示され,また,プリチャージ用MISFETQ_(PC)等の周辺回路のMISFET上には,メモリセルアレイMA1に延在するデータ線18が引き伸ばされて延在していること。 d 上記アのGによれば,第3図の右側及び第4A図及び第4B図に示す符号のうち,第3図の左側に示す符号と一致するものは,同一製造工程で形成されていること。 ウ そうすると,上記イのb,d,及び第3図における左側のMISFETと右側のMISFETとの符号を参酌すると,引用例2において,「メモリセル選択用MISFETQ_(S)」と「プリチャージ用MISFETQ_(PC)等」とは,ゲート絶縁膜6,ゲート電極7,ソース領域及びドレイン領域である一対のn型半導体領域9で,それぞれの符号が一致しているから,少なくとも「ソース領域及びドレイン領域である一対のn型半導体領域9」の拡散層は,同一製造工程で形成されているものである。また,引用例2の「メモリセル選択用MISFETQ_(S)」と「プリチャージ用MISFETQ_(PC)等」とは,少なくとも「ソース領域及びドレイン領域である一対のn型半導体領域9」の拡散層が同一製造工程で形成されており,また,「ゲート絶縁膜6,ゲート電極7」も同一製造工程で形成されているから,ほぼ同一の構成を有していることは明らかである。 そして,上記イのcによれば,「プリチャージ用MISFETQ_(PC)等」の周辺回路のMISFET上には,データ線18が引き伸ばされて延在しているのであるから,第4B図におけるプリチャージ用MISFETQ_(PC)及び短絡用MISFETQ_(SH)と,データ線18との位置関係を参酌すると,引用例2の「プリチャージ用MISFETQ_(PC)等」には,短絡用MISFETQ_(SH)が含まれることも明らかである。 したがって,短絡用MISFETQ_(SH)を,メモリセル選択用MISFETQ_(S)と同一構成で,かつ,拡散層の形成がメモリセル選択用MISFETQ_(S)と同一の工程で行われたトランジスタとすること,すなわち,補正発明における短絡回路が,セルトランジスタと同一構成で,かつ,拡散層の形成がセルトランジスタと同一の工程で行われるトランジスタから構成されることは,引用例2に記載されているように,半導体記憶装置の分野において従来行われている技術事項である。 エ また,短絡回路が,メモリセルのトランジスタと同一構成であり,拡散層の形成がメモリセルのトランジスタと同一の工程で行われたトランジスタから構成されることは,例えば下記の周知例1又は2に記載されているように,半導体記憶装置の分野において従来周知の技術である。 オ そうすると,引用発明の「ビット線対BLa・BLb間を短絡する第2のイコライザ4」の「Nチャネル型MOSトランジスタ4a」に,引用例2に記載されている技術を適用して,第2のイコライザ4が,電荷転送用のNチャネル型MOSトランジスタ1bと同一構成であり,拡散層の形成がNチャネル型MOSトランジスタ1bと同一の工程で行われたNチャネル型MOSトランジスタ4aから構成されること,すなわち,補正発明のような,「短絡回路」が「前記セルトランジスタと同一構成で,かつ,拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され」るようにすることは,当業者が容易に想到し得るものである。 ・周知例1:原査定の拒絶の理由に引用された特開平7-142606号公報(平成7年6月2日出願公開) ア 図1を参照して,「【0013】 【実施例】以下,本発明の実施例を図面に基づいて詳細に説明する。図1は,本発明の第1の実施例を示す回路図である。図1に示すように,電荷を記憶するMOSキャパシタC及びその電荷を転送するMOSトランジスタTｒからなる1トランジスタ型のメモリセル10が,アレイ状に配列されてメモリセルアレイ20を構成している。 【0014】このメモリセルアレイ20において,互いに隣り合う所定の2本のワード線,本例ではワード線WL3,WL4間の2本のダミーワード線DWL1,DWL2に繋がっているメモリセル11_(n),12_(n)(n=0,1,2,……)は,イコライズ用のダミーのメモリセルとして用いられる。このダミーのメモリセル11_(n),12_(n)のうち,ビット線対BL,BL_(B)に繋がっているメモリセル同士が対をなしている。 【0015】例えば,メモリセル11_(1)とメモリセル12_(1)とが対をなし,この一対のメモリセル11_(1),12_(1)相互間において,蓄積ノードN1,N2がショートされている。これにより,両メモリセル11_(1),12_(1)のMOSトランジスタがオンすることによってビット線対BL,BL_(B)をショートするイコライズ回路が構成されている。そして,このイコライズ回路を動作させるためのイコライズコントロール信号は,ワード線WL1,WL2,……が非選択になった後に,2本のダミーワード線DWL1,DWL2に印加され,両メモリセル11_(1),12_(1)のMOSトランジスタをオンさせるようになっている。」 イ 図2及び図3を参照して,「【0016】図2は,一対のメモリセル11_(1),12_(1)相互間において蓄積ノードN1,N2をショートする一例を示すレイアウト図である。また,図3に,その断面構造図を示す。本例におけるメモリセルは,スタック型メモリセルであり,ビット線BLが蓄積電極21下にあるシールデットビット線型と呼ばれるタイプのものである。このスタック型メモリセルにおいて,ポリシリコンからなるワード線WL1,WL2,……と拡散層22とからメモリ用トランジスタが,又ダミーワード線DWL1,DWL2と拡散層22とからイコライズ用トランジスタがそれぞれ形成され,その上層に絶縁膜(図示せず)を介してポリシリコンからなるビット線BLが形成されている。」 ウ 上記ア及びイによれば,周知例1に記載された「メモリ用トランジスタ」,「イコライズ用トランジスタ」,「イコライズ回路」は,補正発明の「セルトランジスタ」,「トランジスタ」,「短絡回路」にそれぞれ対応するが,図3のトランジスタの構造を参酌すると,周知例1では,イコライズ回路が,メモリ用トランジスタと同一構成であり,拡散層22の形成がメモリ用トランジスタと同一の工程で行われたイコライズ用トランジスタから構成されていることは,明らかである。 ・周知例2:特開平8-321172号公報(平成8年12月3日出願公開) ア 図2を参照して,「【0024】図2(a)は実施例に係るメモリセルMC1?MC4の等価回路を示したものであり,セルプレ-トCPとストレ-ジノ-ドSNとの間にキャパシタCが介装されることなく直接接続され,トランスファ-ゲ-トとしてのトランジスタTｒのゲ-トにプリチャ-ジ用ワ-ド線PW_(i)が接続された状態を示している。図2(b)は実施例に係るプレ-ナ型メモリセルMC1?MC4及びその周辺(2行×3列の領域)を概略的に示した平面図であり,図2(c)はA-A´断面を示した概略側断面図である。図2(b)及び図2(c)において,符号200は,第1層目のポリシリコン層であるセルプレ-トCPとn型拡散層であるストレ-ジノ-ドSNとを接続するコンタクトを示しており,セルプレ-ト・ストレ-ジノ-ドコンタクト200はn^(+)ポリシリコンで形成されている。なお,211?213は酸化膜を示し,BLiはビット線を示している。また,図2(C)における最上層のワ-ド配線は図2(b)の平面図では示されていない。」 イ 図1を参照して,「【0032】以上説明したように実施例に係るDRAM100にあっては,メモリアレイ130の中程と,ビット線イコライズ回路433が配置されているのと反対側の端に,それぞれビット線プリチャ-ジ回路111,ビット線プリチャ-ジ回路112が配設されているので,従来のDRAM400の場合に比べてビット線対BLi,*BLiをプリチャ-ジイコライズするのに要する時間を短縮することができる。また,ビット線プリチャ-ジ回路111及びビット線プリチャ-ジ回路112はメモリアレイ130を構成するメモリセルであって通常の1トランジスタ,1キャパシタ型のメモリセルと同じ大きさのメモリセルMC1・MC2,MC3・MC4で構成されているので,メモリセル130中の任意の箇所に任意の数だけビット線プリチャ-ジ回路を配置することができると共に,ビット線イコライズ回路433を複数個配置する場合に比べてパタ-ン配置に占める面積を小さくすることができる。」 ウ 上記ア及びイによれば,周知例2に記載された,通常の「メモリセル」の「トランジスタ」,「メモリセルMC1・MC2,MC3・MC4」の「トランジスタ」,「ビット線プリチャ-ジ回路111,ビット線プリチャ-ジ回路112」は,補正発明の「セルトランジスタ」,「トランジスタ」,「短絡回路」にそれぞれ対応するが,ビット線プリチャ-ジ回路111及びビット線プリチャ-ジ回路112はメモリアレイ130を構成するメモリセルであって,通常の1トランジスタ,1キャパシタ型のメモリセルと同じ大きさのメモリセルMC1・MC2,MC3・MC4で構成されているのであるから,図2(c)における2つのトランジスタの構造を参酌すると,周知例2では,ビット線プリチャ-ジ回路111及びビット線プリチャ-ジ回路112が,通常のメモリセルのトランジスタと同一構成であり,n型拡散層の形成が通常のメモリセルのトランジスタと同一の工程で行われたメモリセルMC1・MC2,MC3・MC4のトランジスタから構成されていることは,明らかである。 (2)相違点2について ア 本願の出願当初の明細書又は図面(以下「本願当初明細書等」という。)に,補正発明の「前記トランジスタは,」「前記1対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され, 前記セルトランジスタは,前記1対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続される」構成については,図2及び図7とともに,次の記載のみがある。 「【0044】なお,信号線SL_(0)には,リセット回路12のトランジスタをスイッチングするためにゲートに供給されるビット線リセット信号BRSが供給される。図2に本発明の第1実施例の短絡回路のレイアウト図を示す。短絡回路200は,図2に示すように,例えば,ビット線BLZの延長上にビット線コンタクトBC_(100)を形成し,さらに,ビット線BLXの最先端に形成されるセルトランジスタQ0XのビットコンタクトBC0Xの先端にワード線WL2と平行に信号線SL_(0)を形成するとともに,拡散層210を形成することによりトランジスタQ_(100)を形成してなる。」 「【0058】図5に本発明の第2実施例(審決注:「図5に本発明の第2実施例」は「図7に本発明の第3実施例」の誤記である。)の要部のレイアウト図を示す。本実施例では,ビット線BLX,BLZの先端にワード線WL1,WL2に平行に信号線SL_(20),SL_(21),及び,基準電位線SL_(22)が形成される。トランジスタQ_(300)は,ビット線BLZの延長上にビット線コンタクトBC_(300)を形成し,さらに,ビット線BLXの最先端に形成されるセルトランジスタQ0XのビットコンタクトBC0Xの先端にワード線WL2と平行に信号線SL_(20)を形成するとともに,拡散層610を配置することにより形成される。」 これらの記載によれば,本願当初明細書等には,補正発明の「前記トランジスタは,」「前記1対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され, 前記セルトランジスタは,前記1対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続される」構成について,特別な技術的意義の開示はなく,単に図2の第1の実施例と図7の第3の実施例として例示されているにすぎない。 イ ここで,隣接する2つのトランジスタのソース又はドレインが,共有された1つのコンタクトにより接続されることは,例えば前示の周知例2のア,イ及び図2(c),下記の周知例3又は4に記載されているように,半導体記憶装置の分野において従来周知の技術である。(前示の周知例2には,隣接する2つのトランジスタTｒ(図2(c)の左側の通常のメモリセルのトランジスタTｒと,右側のビット線プリチャージ回路(補正発明の「短絡回路」に相当)を構成するメモリセルMC1?MC4のトランジスタTｒ)のn型拡散層(すなわち,ソース又はドレイン)が,共有された1つのビット線BLiのコンタクトにより接続されていることが開示されている。) ウ したがって,引用発明の「Nチャネル型MOSトランジスタ4aのソース又はドレインが,ビット線BLaの他端に接続され,」「Nチャネル型MOSトランジスタ1bのソース又はドレインが,ビット線BLaの他端に接続されている」構成に,隣接する2つのトランジスタのソース又はドレインが,共有された1つのコンタクトにより接続されるという半導体記憶装置における従来周知の技術を適用し,Nチャネル型MOSトランジスタ4aのソース又はドレインが,ビット線BLaの他端にビット線コンタクトにより接続され,Nチャネル型MOSトランジスタ1bのソース又はドレインが,ビット線BLaの他端に前記ビット線コンタクトにより接続されている構成,すなわち,補正発明の「前記トランジスタは,」「前記1対のビット線の一方の端部にビット線コンタクトによりソース又はドレインが接続され, 前記セルトランジスタは,前記1対のビット線の前記一方の端部に前記ビット線コンタクトによりソース又はドレインが接続される」構成とすることは,当業者が容易になし得るものである。 ・周知例3:特開平4-211120号公報(平成4年8月3日出願公開) ア 図1を参照して,「【0025】 【実施例】 (実施例1) 図1は本発明の第1の実施例におけるコンタクトの形成方法を示す工程断面図である。以下図1を用いて本実施例のコンタクトの形成方法をDRAMの製造方法に適用した場合について説明する。 【0026】図1aでは,周知の技術を用いて半導体基板2上にゲート酸化膜1,サイドフォールスペーサ5と上層膜8からなる第1の絶縁膜(第1のHTO)が被覆されたゲート電極4,ソース・ドレイン領域6からなるMOSトランジスタを形成する。ここでゲート酸化膜1,ゲート電極4となる多結晶シリコン膜,第1のHTO8の膜厚をそれぞれ16nm,250nm,250nmとしている。 【0027】2つのMOSトランジスタの各々のゲート電極4は,互いに0.9μm程度離れている。これらのゲート電極4に挟まれる領域に位置するソース・ドレイン領域6は,2つのMOSトランジスタに共有される。」 イ 図1を参照して,「【0034】続いて図1dでは,レジストパターン3をマスクにして第2のHTO9,窒化珪素膜10を異方性エッチングで除去し,MOSトランジスタの共用するソース・ドレイン領域6に至るコンタクト窓7を形成する。この場合,絶縁膜9,10の膜厚は絶縁膜5の膜厚に比べ充分薄いため,絶縁膜5がエッチングされてゲート電極4が露出することはない。 【0035】レジストパターン3を除去後,図1eでは,窒素雰囲気中900度C,60分の熱処理によりBPSG膜11をフローして平坦化した後,熱処理によって露出したソース・ドレイン6に生成された酸化膜を再度異方性ドライエッチングにより除去する。その後,多結晶シリコン12a及びチタンシリサイド12bよりなる第1の導電層(ビット線)12を形成する。このフローを用いると,コンタクト窓7の形状も上部が広いなめらかな形状となり,ビット線配線材料の堆積時のステップカバレージを良好にできる。また,全体的に平坦化されるため,ビット線配線形成工程のレジストパターン形成及びビット線配線材料のエッチングを容易にし,半導体装置の歩留まり及び信頼性を向上させる。さらに,第2のBPSG13を堆積後,周知の技術を用いて第2の導電層となるストレージノード14,容量絶縁膜15,プレート電極16からなる容量を形成してメモリーセルを完成する。」 ウ 上記ア,イ,及び図1によれば,周知例3には,隣接する2つのMOSトランジスタのソース・ドレイン領域6が,共有された1つのビット線12のコンタクトにより接続されていることが開示されている。 ・周知例4:特開平3-35490号公報(平成3年2月15日出願公開) ア 第1図及び第2図を参照して,「第1図は,一実施例のDRAMの要部構成を等価回路で示し,第2図はその具体的なレイアウトを示す。図では,MOSトランジスタQ31,Q32からなるビット線センスアンプSAとこれに接続される一対のビット線BL,/BL,これらのビット線対BL,/BLに設けられるMOSトランジスタQ21?Q23からなるイコライズ回路,および選択ゲートMOSトランジスタQll,Q12を示している。」(2頁右下欄6?14行) イ 第2図において,イコライズ回路を構成するMOSトランジスタQ21?Q23のレイアウトを参酌すると,隣接する2つのMOSトランジスタQ21とQ23のソース・ドレインを構成するn^(+)領域が,共有された1つのビット線BLのコンタクトにより接続され,また,隣接する2つのMOSトランジスタQ22とQ23のソース・ドレインを構成するn^(+)領域が,共有された1つのビット線/BLのコンタクトにより接続されていることが図示されている。 (3)以上のとおり,補正発明は,従来周知の技術を勘案することにより,引用発明及び引用例2に記載されている技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 4-5 独立特許要件についてのまとめ 以上のとおりであるから,本件補正は,本件補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しない。 5 本件補正についてのむすび 以上検討したとおり,本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないので,特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明について 1 本願発明 平成19年12月27日付けの手続補正は,上記のとおり却下されたので,本願の請求項1?4に係る発明は,平成18年7月20日付けの手続補正により補正された明細書及び図面の記載からみて,その特許請求の範囲の請求項1?4に記載された事項により特定されるものであり,その内の請求項1に係る発明(以下「本願発明」という。)は,次のとおりのものと認める。 「【請求項1】情報を記憶するキャパシタと,該キャパシタに接続され,該キャパシタの接続を制御するセルトランジスタと,該セルトランジスタを介して該キャパシタと接続され,該キャパシタにアクセスする1対のビット線と,該セルトランジスタに接続され,該セルトランジスタのスイッチングを制御し,該キャパシタを選択するワード線と,該1対のビット線の一端に接続され,該1対のビット線の電位差を検出するセンスアンプと,該センスアンプの他端に接続され,該1対のビット線を基準電位にリセットするリセット回路とを有する半導体記憶装置において, 前記ビット線の他端に前記ワード線と平行に形成され,前記1対のビット線を前記基準電位にリセットする制御を行う制御信号が供給される制御線と, 前記1対のビット線の前記センスアンプが接続された側とは反対側の端部に,前記セルトランジスタと同一構成で,かつ,拡散層の形成が前記セルトランジスタと同一の工程で行われるトランジスタから構成され,前記制御線に供給される前記制御信号に応じて前記1対のビット線を短絡させる短絡回路とを有し, 前記トランジスタは,前記制御線にゲートが接続され,前記1対のビット線の一方の端部にドレインが接続され,他方の端部にソースが接続されることを特徴とする半導体記憶装置。」 なお,本件補正前の請求項1には,「該容量」(2箇所)と記載されているが,これが「該キャパシタ」の誤記であることは文脈上明らかであるから,本願発明を上記のように認定した。 2 引用発明 引用発明は,上記第2,4-2(8)で認定したとおりのものである。 3 対比・判断 上記第2,3で検討したように,本件補正後の請求項1は,本件補正前の請求項1を限定したものである。逆に言えば,本件補正前の請求項1に係る発明(本願発明に対応)は,本件補正後の請求項1に係る発明(補正発明に対応)から,このような限定をなくしたものである。 そうすると,本願発明の構成要件をすべて含み,これをより限定したものである補正発明が,前記第2,4において検討したとおり,従来周知の技術を勘案することにより,引用発明及び引用例2に記載されている技術に基づいて当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,当業者が容易に発明をすることができたものということができる。 4 まとめ 以上検討したとおり,本願発明は,従来周知の技術を勘案することにより,引用発明及び引用例2に記載されている技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 第4 むすび 以上のとおりであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶すべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2010-10-12 |
| 結審通知日 | 2010-10-19 |
| 審決日 | 2010-11-02 |
| 出願番号 | 特願平9-188138 |
| 審決分類 |
P
1
8・
572-
Z
(H01L)
P 1 8・ 575- Z (H01L) P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 小森 重樹、正山 旭、北島 健次、池渕 立 |
| 特許庁審判長 |
廣瀬 文雄 |
| 特許庁審判官 |
高橋 宣博 河口 雅英 |
| 発明の名称 | 半導体記憶装置 |
| 代理人 | 伊東 忠彦 |