ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 G09G 審判 査定不服 2項進歩性 特許、登録しない。 G09G |
|---|---|
| 管理番号 | 1228907 |
| 審判番号 | 不服2008-16367 |
| 総通号数 | 134 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-02-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-06-26 |
| 確定日 | 2010-12-15 |
| 事件の表示 | 特願2004-183022「液晶表示装置の駆動装置」拒絶査定不服審判事件〔平成17年 1月13日出願公開、特開2005- 10791〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1 手続の経緯 本願は、平成16年6月21日(パリ条約による優先権主張2003年6月21日、大韓民国)の出願であって、平成20年2月19日付けで手続補正がなされ、平成20年3月26日付けで拒絶査定がなされ、これに対して平成20年6月26日に拒絶査定不服審判の請求がなされると共に、同日付けで手続補正がなされたものである。 2 平成20年6月26日付け手続補正についての補正却下の決定 [補正却下の決定の結論] 平成20年6月26日付け手続補正を却下する。 [理由]独立特許要件違反 平成20年6月26日付け手続補正(以下「本件補正」という。)により、本件補正前の請求項1は、 「【請求項1】 複合画像信号からテレビ画像信号と複合同期信号とを分離する画像信号処理部と、 前記テレビ画像信号を表示する液晶パネルと、 前記液晶パネルに表示される前記テレビ画像信号の表示開始時点を決めるソーススタートパルスを生成するタイミング制御部と、 前記タイミング制御部から供給される内部クロック信号を遅延させて前記タイミング制御部に再供給する遅延回路と を具備し、 前記タイミング制御部は、前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成する ことを特徴とする液晶表示装置の駆動装置。」から 「【請求項1】 複合画像信号からテレビ画像信号と複合同期信号とを分離する画像信号処理部と、 前記テレビ画像信号を表示する液晶パネルと、 前記液晶パネルに表示される前記テレビ画像信号の表示開始時点を決めるソーススタートパルスを生成するタイミング制御部と、 可変抵抗の抵抗値を可変させ前記タイミング制御部から供給される内部クロック信号を遅延させて前記タイミング制御部に再供給する遅延回路と を具備し、 前記タイミング制御部は、前記画像信号処理部からの前記複合同期信号を用いて前記遅延回路により遅延された内部クロック信号からソーススタートパルスを生成する ことを特徴とする液晶表示装置の駆動装置。」 に補正された。 (下線は、補正箇所を明示するために請求人が付した。) そして、この補正は、「前記タイミング制御部から供給される内部クロック信号を遅延させて前記タイミング制御部に再供給する遅延回路」の遅延処理が「可変抵抗の抵抗値を可変させ」ることにより行われることを限定する(以下、「補正a」とする。)と共に、「タイミング制御部」の「ソーススタートパルスを生成する」処理として、「前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いて」行う処理から「前記画像信号処理部からの前記複合同期信号を用いて前記遅延回路により遅延された内部クロック信号から」行う処理へと補正する(以下、「補正b」とする。)ものである。 ここで、補正bについて検討する。 「前記タイミング制御部は、前記画像信号処理部からの前記複合同期信号を用いて前記遅延回路により遅延された内部クロック信号からソーススタートパルスを生成する」なる記載は、文言上は、タイミング制御部において、ソーススタートパルスを生成するにあたって、遅延された内部クロックを主たる信号として、複合同期信号を補助的な信号として使用することを意味するものと解される。しかしながら、該記載は、発明の詳細な説明の段落【0052】の「このような、遅延回路140は、可変抵抗RBの抵抗値を可変して分周信号DIVを遅延させて、遅延されたクロック信号をソーススタートパルス生成部124に供給する。これによって、ソーススタートパルス生成部124は、複合同期信号Cｓｙnc及び遅延回路140から供給されるクロック信号を用いてソーススタートパルスSSPを生成するようになる。」なる記載に基づいたものと認められる。そして、段落【0052】の記載における「分周信号DIV」は、請求項1における「内部クロック信号」に相当するから、つまるところ、段落【0052】の記載は、ソーススタートパルス生成部においてソーススタートパルスを生成するにあたって、「複合同期信号」と「遅延回路により遅延された内部クロック信号」が共に使用されることを開示しているに過ぎず、一方の信号を主たる信号とし、他方の信号を補助的な信号として使用することを意味するものではない。したがって、「前記タイミング制御部は、前記画像信号処理部からの前記複合同期信号を用いて前記遅延回路により遅延された内部クロック信号からソーススタートパルスを生成する」との記載は、かかる補正によって請求人の意図するところは必ずしも明らかではないが、発明の詳細な説明の記載からみて、「前記タイミング制御部は、前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成する」ことを意味するものと認める。 次に、補正aについて検討すると、補正aは、遅延回路の中身を限定するものである。 したがって、補正aと補正bからなる、この補正は、全体としてみれば、特許請求の範囲の減縮を目的とするものに該当する。 そこで、本件補正後の請求項1に係る発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する特許法第126条第5項の規定に適合するか)について検討する。 (1)本件補正後の本願発明 上記したように、特許請求の範囲の請求項1における「前記タイミング制御部は、前記画像信号処理部からの前記複合同期信号を用いて前記遅延回路により遅延された内部クロック信号からソーススタートパルスを生成する」との記載は、発明の詳細な説明の記載からみて、「前記タイミング制御部は、前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成する」ことを意味するものと認める。 したがって、本願の請求項1に係る発明(以下「本願補正発明」という。)は、本件補正により補正された特許請求の範囲、明細書及び図面からみて、次のとおりのものと認める。 「複合画像信号からテレビ画像信号と複合同期信号とを分離する画像信号処理部と、 前記テレビ画像信号を表示する液晶パネルと、 前記液晶パネルに表示される前記テレビ画像信号の表示開始時点を決めるソーススタートパルスを生成するタイミング制御部と、 可変抵抗の抵抗値を可変させ前記タイミング制御部から供給される内部クロック信号を遅延させて前記タイミング制御部に再供給する遅延回路と を具備し、 前記タイミング制御部は、前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成する ことを特徴とする液晶表示装置の駆動装置。」 (2)引用発明 (2-1)引用刊行物1の記載事項 原査定の拒絶の理由に引用され、本願の優先日前に頒布された刊行物である特開平10-011027号公報(以下「引用刊行物1」という。)には、「液晶表示装置」の発明に関して、以下の事項が記載されている。 ＜記載事項1＞ 「【0001】 【発明の属する技術分野】本発明は、液晶表示装置に関し、特には、水平表示位置調整機能を備えた液晶表示装置に関する。」 ＜記載事項2＞ 「【0003】ところで、液晶表示装置、特に液晶テレビにあっては、図1の概念図に示すように、その表示画面に映像信号を表示するに際し、表示画面に対して、映像信号の水平表示位置の中心を正確に設定する必要がある。そして、この水平表示位置の調整は、液晶テレビの内部に備えられたコントローラにより行っており、具体的には、信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスSRTのタイミングを調整することにより行っていた。 ＜記載事項3＞ 「【0017】図1は、本発明を適用した液晶表示装置1の回路構成を示すブロック図である。図2は、図1のコントローラの具体的回路構成例を示す図である。図3は、液晶表示装置1のタイミングチャートである。 【0018】図1に示す液晶表示装置1は、RGBデコーダ3、反転アンプ4、コントローラ5、アンプ6、走査ドライバ7、信号側ドライバ8、及び液晶表示パネル(LCD)9等から構成されている。 【0019】先ず、図1及び図2に示される液晶表示装置1の各部から出力される信号の機能を説明する。FRPはRGBの原色信号やVCOMの極性を反転させるための反転信号であり、DCKは信号側ドライバ8内のシフトレジスタをシフトさせるためのドットクロック(シフトクロック)であり、SRTは信号側ドライバ8内のシフトレジスタのスタートパルスであり、CLR信号は信号側ドライバ8内のシフトレジスタのクリア及びドライバ出力のプリチャージ(若しくはディスチャージ)のタイミング信号であり、OE信号は信号側ドライバ8内のサンプルホールド回路のS/H出力のアウトイネーブル信号であり、GRES信号は走査ドライバ7内のゲート出力をリセットするゲート出力リセット信号であり、GPCK信号は走査ドライバ7内のゲートパルス及びシフトレジスタのシフトクロックであり、遅延制御信号TCは映像信号の遅延量を可変する制御信号であり、並びに、BGPはRGBデコーダ3によるコンポジット映像信号Csyからのバースト信号の抽出及び反転アンプ4によるペデスタルクランプのためのタイミング信号である。 【0020】次に、液晶表示装置1の各部の構成を説明する。先ず、映像入力端子2から入力したNTSC方式のコンポジット映像信号はRGBデコーダ3に送られる。 【0021】RGBデコーダ3は、入力されたコンポジット映像信号に対して同期分離検出や、コントローラ5から出力されるバーストゲートパルスBGPに応じてバースト信号を抽出してクロマ処理等の処理を施すことによりR,G,Bの原色信号と水平同期信号H及び垂直同期信号Vよりなる同期信号とをデコード出力するものであり、得られた各同期信号H,Vをコントローラ5へ、原色信号R,G,Bを反転アンプ4へ夫々出力する。 【0022】反転アンプ4は、RGBデコーダ3から供給される原色信号R,G,Bをコントローラ5からのBGP信号に応じてペデスタルクランプすると共に、コントローラ5から出力される反転信号FRPに応じて走査ライン単位及びフィールド単位で適宣極性を反転させて得られる反転信号R,G,Bを上記信号側ドライバ8へ出力する。 【0023】コントローラ5は、その詳細な構成は後述するが、液晶表示装置1の各部の制御を司り、具体的には、RGBデコーダ3から供給される同期信号H,Vに基づいて、液晶表示パネル(LCD)9の信号ラインを駆動する信号側ドライバ8に水平制御信号(STR,OE,CLR,DCK)を、同走査ラインを駆動する走査側ドライバ7に垂直制御信号(GRST,GRES,GPCK)を夫々出力する。また、コントローラ5は、反転信号FRP生成して、反転アンプ4及びアンプ6に夫々出力すると共に、水平タイミング信号BGPを生成して、RGBデコーダ3及び反転アンプ4に夫々出力する。そして、コントローラ5は、映像信号の遅延量を可変する情報入力である遅延制御信号TCに基づいて、映像信号の水平表示位置を調整すべく、上記スタートパルスSRTの出力タイミングを制御する。」 ＜記載事項4＞ 「【0026】信号側ドライバ8は、シフトレジスタ、サンプルホールド回路、レベルシフタ回路、及びゲート回路等からなり、反転アンプ4から供給される反転信号R,G,B及びコントローラ5から供給される水平制御信号に基づいて、ドレイン電圧(信号電圧)VDを生成して、液晶表示パネル9の信号ラインYm(m=1?280)に順次印加する。 【0027】液晶表示パネル9は、アクティブマトリックス型が採用されており、図示しない基板上に234本の走査ライン(ゲートライン)Xnと280本の信号ライン(ドレインライン)Ymがマトリックス状に配置されて成り、そして、走査ラインXnと信号ラインYmの各交点にはnチャンネルMOS型のTFT(thin film transistor)素子からなるスイッチング素子と、そのスイッチング素子のソース側に画素電極が接続されて液晶容量が構成された画素を有している。各TFT素子(図示せず)は、そのゲートがそれぞれ対応する走査ライン(ゲートライン)Xnに接続されており、そのドレインがそれぞれ対応する信号ライン(ドレインライン)Ymに接続されている。また、各TFT素子は、そのソースに液晶容量がそれぞれ接続されており、液晶容量を構成する他方の電極には、共通電圧(コモン電圧)VCOMの供給されるコモンライン(図示せず)が接続されている。【0028】そして、液晶表示パネル9では、上述の走査ドライバ7及び信号ドライバ8によって順次走査ラインXn及び信号ラインYmが選択駆動されて、順次選択された各画素毎の液晶容量等に映像信号に対応するドレイン電圧(信号電圧)VDが印加され、電荷が保持されることにより、映像信号が表示される。」 ＜記載事項5＞ 【0029】ところで、図2は上記コントローラ5の詳細な回路構成を例示するもので、コントローラ5は、PLL回路51、VCO(発振回路)回路52、BGPデコーダ53、水平カウンタ2回路54、遅延制御回路55、水平デコーダ56、水平カウンタ57、ドットCK発生回路58、同期制御回路59、垂直デコーダ60、垂直カウンタ61、及びFPR発生回路62等から構成されている。先ず、RGBデコーダ3からの水平同期信号HはPLL回路51に、垂直同期信号Vは同期制御回路57に夫々入力される。 【0030】上記水平カウンタ57は、VCO回路52から出力される基本CKをカウントして、入力される映像信号の1水平走査期間内におけるドット位置をカウントする。 【0031】上記水平デコーダ56は、入力される映像信号の1水平走査期間内におけるドット位置をカウントする水平カウンタ57のカウント値に基づいて、スタートパルスSRT、出力イネーブル信号OE及びクリア信号CLRを水平制御信号の一部として信号側ドライバ8に出力し、また、ゲートリセット信号GRES信号及びゲートパルスクロックGPCKを垂直制御信号の一部として走査側ドライバ7に出力する。また、水平デコーダ56は、走査線クロックとなる内部水平同期信号(内部H)を垂直カウンタ61及びFRP発生回路62に出力すると共に、当該内部水平同期信号をリセット信号Rとして上記水平カウンタ57へ夫々出力する。そして、水平デコーダ56は、水平カウンタ57のカウント値に基づいて、走査クロックPHを生成して遅延制御回路55に出力する。 【0032】遅延制御回路55は、水平デコーダ56から出力される走査クロックPHを、入力する遅延量制御信号TCに応じて遅延させた遅延パルスPH1を生成して、PLL回路51に出力すると共に、当該遅延パルスPH1をリセット信号として水平カウンタ57(当審注:段落【0031】の「・・・当該内部水平同期信号をリセット信号Rとして上記水平カウンタ57へ夫々出力する。・・・」と、段落【0035】の「水平カウンタ2回路54は、入力される映像信号の1水平走査期間内におけるドット位置(基本クロックCK)をカウントする。尚、このカウント値は遅延パルスPH1信号の立ち上がりエッジでリセットされる。」との記載、【図1】の接続関係からみて、「水平カウンタ2回路54」の誤記と認められる。)に出力する。 【0033】PLL回路51は、遅延制御回路55から供給される遅延パルスPH1とRGBデコーダ3から供給される水平同期信号Hとの位相が一致するように、VCO(電圧発振制御回路)52の発振制御信号の電圧を制御する。 【0034】VCO回路52は、発振制御信号の電圧に対応する周波数で発振して、基本クロックCKを出力する。 【0035】水平カウンタ2回路54は、入力される映像信号の1水平走査期間内におけるドット位置(基本クロックCK)をカウントする。尚、このカウント値は遅延パルスPH1信号の立ち上がりエッジでリセットされる。 【0036】BGPデコーダ53は、水平カウンタ2回路54から出力されるカウント値に基づいて、バーストゲートパルスBGPを生成して、RGBデコーダ3及び反転アンプ4に出力する。 【0037】上記ドットクロック発生回路58は、VCO52から出力される基本クロックCKを適宜分周してドットクロックDCKを生成して、水平制御信号の一部として信号側ドライバ8に出力する。」 ＜記載事項6＞ 「【0041】続いて、上記構成の液晶表示装置1の動作を図3のタイミングチャートを参照して説明する。先ず、映像入力端子2から入力する図3(A)の如きNTSC方式のコンポジット映像信号CsyはRGBデコーダ3へ送られる。 【0042】RGBデコーダ3では、入力されたコンポジット映像信号Csyに対して同期分離検出や、BGPデコーダ53から出力される図3(E)の如きバーストゲートパルスBGPに応じてバースト信号を抽出してクロマ処理等の処理を施すことによりR,G,Bの原色信号と水平同期信号H及び垂直同期信号Vよりなる同期信号とをデコード出力するもので、得られた図3(B)の如き水平同期信号Hをコントローラ5内のPLL回路51に、垂直同期信号Vをコントローラ5内の同期制御回路59に、原色信号R,G,Bを反転アンプ4に夫々出力する。」 ＜記載事項7＞ 「【0045】コントローラ5では、映像信号を液晶表示パネル9の中央位置に表示すべく、映像信号の水平表示位置の制御を行う。即ち、遅延制御信号TCに基づいて、映像信号の水平位置を調整すべく、信号側ドライバ8に信号ラインの駆動の開始を指示する上記スタートパルスSRTの出力タイミングを調整する。そして、コントローラ5は、専用に設けられたBGPデコーダ53及び水平カウンタ54により図3(E)の如きバーストゲートパルスBGPを生成して、RGBデコーダ3及び反転アンプ4にそれぞれ出力する。 【0046】以下、コントローラ内の動作を具体的に説明する。水平デコーダ56は、入力される映像信号の1水平走査期間内におけるドット位置をカウントする水平カウンタ57のカウント値に基づいて、ゲートリセット信号GRES信号及びゲートパルスクロックGPCKを垂直制御信号の一部として走査ドライバ7に出力し、また、各水平走査期間が開始すると、図3(G)の如きスタート信号STR及びクリア信号CRLを、また、所定期間経過後出力イネーブル信号OEを信号側ドライバ8に出力する。また、水平デコーダ56は、走査線クロックとなる図3(F)の如き内部水平同期信号(内部H)を垂直カウンタ61及びFRP発生回路62へ出力し、また、当該内部水平同期信号(内部H)をリセット信号Rとして上記水平カウンタ57へ夫々出力する。また、水平デコーダ56は、水平カウンタ57のカウンタ値に基づいて、図3(C)の如き、1周期が1HのDUTY50%の走査クロックPHを遅延制御回路55に出力する。ここで、内部水平同期信号(内部H),走査クロックPH,及びスタートパルスSRTは同一カウンタ(上記水平カウンタ57)により生成されるため、これら信号の位相関係は不変である。 【0047】遅延制御回路55は、水平デコーダから出力される走査クロックPHを遅延量制御信号TCに応じて遅延させた遅延パルスPH1をPLL回路51に出力すると共に、リセット信号として水平カウンタ2に出力する。 【0048】PLL回路51は、遅延制御回路55から供給される遅延パルスPH1とRGBデコーダ3から供給される図3(B)の如き水平同期信号Hとの位相が一致するように、VCO(電圧発振制御回路)52の発振制御信号の電圧を制御する。即ち、PLL回路51により、遅延パルスPH1は、図3(D)に示す如く、水平同期信号Hに位相同期(ロック)される。 【0049】VCO回路52は、発振制御信号の電圧に対応する周波数で発振して、基本クロックCKを生成して、水平カウンタ57、水平カウンタ2回路54及びドットクロック発生回路58へ出力する。 【0050】また、水平カウンタ2回路54は、入力される映像信号の1水平走査期間内におけるドット位置(基本クロックCK)をカウントし、図3(D)の如き遅延パルスPH1信号の立ち上がりエッジでリセットされる。 【0051】BGPデコーダ53は、水平カウンタ2回路54から出力されるカウント値に基づいて、図3(E)の如きバーストゲートパルスを生成して、RGBデコーダ3及び反転アンプ4に出力する。 【0052】即ち、水平カウンタ2回路54にリセット信号として出力される遅延パルスPH1は、水平同期信号Hと位相同期(ロック)しているため、このカウンタのカウンタ値のデコードにより生成されるバーストゲートパルスBGPは、映像信号との位相差が不変となる。」 (2-2)引用刊行物1に記載された発明 (2-2-1) 上記記載事項1には、「・・・本発明は、液晶表示装置に関し、・・・」と記載されている。 この記載によれば、引用刊行物1には、「液晶表示装置」の発明が記載されている。 (2-2-2) 上記記載事項3には、「【0021】RGBデコーダ3は、・・・原色信号R,G,Bを反転アンプ4へ夫々出力する。」と、上記記載事項4には、「【0026】信号側ドライバ8は、・・・反転アンプ4から供給される反転信号R,G,B及びコントローラ5から供給される水平制御信号に基づいて、ドレイン電圧(信号電圧)VDを生成して、液晶表示パネル9の信号ラインYm(m=1?280)に順次印加する。」、及び、「【0028】そして、液晶表示パネル9では、・・・映像信号が表示される。」と記載されている。 すなわち、引用刊行物1に記載された「液晶表示装置」において、RGBデコーダ3から出力される原色信号R,G,Bは、反転アンプ4で反転処理され、反転処理された反転信号R,G,Bが信号側ドライバ8に供給され、信号側ドライバ8で反転信号R,G,Bに応じたドレイン電圧(信号電圧)VDが液晶表示パネル9に印加されることにより、液晶表示パネル9に映像信号が表示されるものである。つまるところ、引用刊行物1に記載された「液晶表示装置」において、「R,G,Bの原色信号」は「液晶表示パネル」に表示される「映像信号」の一形態である。 また、上記記載事項3には、「【0020】・・・先ず、映像入力端子2から入力したNTSC方式のコンポジット映像信号はRGBデコーダ3に送られる。」、「【0021】RGBデコーダ3は、入力されたコンポジット映像信号に対して同期分離検出や・・・等の処理を施すことによりR,G,Bの原色信号と水平同期信号H及び垂直同期信号Vよりなる同期信号とをデコード出力するものであり、得られた各同期信号H,Vをコントローラ5へ、原色信号R,G,Bを反転アンプ4へ夫々出力する。」と記載されている。 したがって、これらの記載によれば、引用刊行物1に記載された「液晶表示装置」は、「NTSC方式のコンポジット映像信号から映像信号と水平同期信号H及び垂直同期信号Vよりなる同期信号とをデコード出力するRGBデコーダ3」と、「映像信号を表示する液晶表示パネル9」とを備えたものである。 (2-2-3) 従来の技術を説明する上記記載事項2には、「【0003】・・・液晶表示装置、特に液晶テレビにあっては、図1の概念図に示すように、その表示画面に映像信号を表示するに際し、表示画面に対して、映像信号の水平表示位置の中心を正確に設定する必要がある。・・・信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスSRT・・・」と、発明の実施の形態を説明する上記記載事項3には「【0023】・・・コントローラ5は、映像信号の遅延量を可変する情報入力である遅延制御信号TCに基づいて、映像信号の水平表示位置を調整すべく、上記スタートパルスSRTの出力タイミングを制御する。」と記載されている。 これらの記載によれば、引用刊行物1に記載された「液晶表示装置」は、「表示画面に対して、映像信号の水平表示位置を調整すべく、信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスSRTの出力タイミングを制御するコントローラ5」を備えたものである。 (2-2-4) 上記記載事項5には「【0029】ところで、図2は上記コントローラ5の詳細な回路構成を例示するもので、コントローラ5は、・・・水平デコーダ56、水平カウンタ57・・・から構成されている。・・・」、及び、「【0030】上記水平カウンタ57は、VCO回路52から出力される基本CKをカウントして、入力される映像信号の1水平走査期間内におけるドット位置をカウントする。」と、上記記載事項7には「【0046】以下、コントローラ内の動作を具体的に説明する。水平デコーダ56は、入力される映像信号の1水平走査期間内におけるドット位置をカウントする水平カウンタ57のカウント値に基づいて、・・・各水平走査期間が開始すると、図3(G)の如きスタート信号STR及びクリア信号CRLを、また、所定期間経過後出力イネーブル信号OEを信号側ドライバ8に出力する。また、水平デコーダ56は、走査線クロックとなる図3(F)の如き内部水平同期信号(内部H)を垂直カウンタ61及びFRP発生回路62へ出力し、また、当該内部水平同期信号(内部H)をリセット信号Rとして上記水平カウンタ57へ夫々出力する。また、水平デコーダ56は、水平カウンタ57のカウンタ値に基づいて、図3(C)の如き、1周期が1HのDUTY50%の走査クロックPHを遅延制御回路55に出力する。ここで、内部水平同期信号(内部H),走査クロックPH,及びスタートパルスSRTは同一カウンタ(上記水平カウンタ57)により生成されるため、これら信号の位相関係は不変である。」と記載されている。 これらの記載によれば、引用刊行物1に記載された「液晶表示装置」の「コントローラ5」は、「VCO回路52から出力される基本クロックCKをカウントして、入力される映像信号の1水平走査期間内におけるドット位置をカウントする水平カウンタ57」と、「水平カウンタ57のカウント値に基づいて、走査線クロックとなる内部水平同期信号(内部H),1周期が1HのDUTY50%の走査クロックPH,及びスタートパルスSRTを位相関係不変で出力する水平デコーダ56」とを含むものである。 (2-2-5) 上記記載事項5には「【0029】ところで、図2は上記コントローラ5の詳細な回路構成を例示するもので、コントローラ5は、・・・遅延制御回路55・・・から構成されている。・・・」、「【0032】遅延制御回路55は、水平デコーダ56から出力される走査クロックPHを、入力する遅延量制御信号TCに応じて遅延させた遅延パルスPH1を生成して、PLL回路51に出力すると共に、当該遅延パルスPH1をリセット信号として水平カウンタ2回路54に出力する。」と記載されている。 これらの記載によれば、引用刊行物1に記載された「液晶表示装置」の「コントローラ5」は、「入力する遅延量制御信号TCに応じて、水平デコーダ56から出力される走査クロックPHを遅延させた遅延パルスPH1を生成して、PLL回路51に出力する遅延制御回路55」を含むものである。 (2-2-6) 上記記載事項5には「【0029】ところで、図2は上記コントローラ5の詳細な回路構成を例示するもので、コントローラ5は、PLL回路51、VCO(発振回路)回路52・・・から構成されている。」と、上記記載事項7には「【0048】PLL回路51は、遅延制御回路55から供給される遅延パルスPH1とRGBデコーダ3から供給される・・・水平同期信号Hとの位相が一致するように、VCO(電圧発振制御回路)52の発振制御信号の電圧を制御する。即ち、PLL回路51により、遅延パルスPH1は、・・・水平同期信号Hに位相同期(ロック)される。【0049】VCO回路52は、発振制御信号の電圧に対応する周波数で発振して、基本クロックCKを生成して、水平カウンタ57・・・へ出力する。」と記載されている。 これらの記載によれば、引用刊行物1に記載された「液晶表示装置」の「コントローラ5」は、「遅延制御回路55から供給される遅延パルスPH1とRGBデコーダ3から供給される水平同期信号Hとの位相が一致するように、VCO52の発振制御信号の電圧を制御するPLL回路51」と、「発振制御信号の電圧に対応する周波数で発振して、基本クロックCKを生成して、水平カウンタ57へ出力するVCO回路52」とを含むものである。 (2-2-7) (2-2-1)?(2-2-6)によれば、引用刊行物1には、以下の引用発明1が記載されている。 「NTSC方式のコンポジット映像信号から映像信号と水平同期信号H及び垂直同期信号Vよりなる同期信号とをデコード出力するRGBデコーダ3と、 前記映像信号を表示する液晶表示パネル9と、 表示画面に対して、前記映像信号の水平表示位置を調整すべく、信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスSRTの出力タイミングを制御するコントローラ5とを備え、 前記コントローラ5は、 後述するVCO回路52から出力される後述する基本クロックCKをカウントして、入力される前記映像信号の1水平走査期間内におけるドット位置をカウントする水平カウンタ57と、 前記水平カウンタ57のカウント値に基づいて、走査線クロックとなる内部水平同期信号(内部H),1周期が1HのDUTY50%の走査クロックPH,及び前記スタートパルスSRTを位相関係不変で出力する水平デコーダ56と、 入力する遅延量制御信号TCに応じて、前記水平デコーダ56から出力される前記走査クロックPHを遅延させた遅延パルスPH1を生成して、後述するPLL回路51に出力する遅延制御回路55と、 前記遅延制御回路55から供給される前記遅延パルスPH1と前記RGBデコーダ3から供給される前記水平同期信号Hとの位相が一致するように、後述するVCO52の発振制御信号の電圧を制御するPLL回路51と、 前記発振制御信号の電圧に対応する周波数で発振して、基本クロックCKを生成して、前記水平カウンタ57へ出力するVCO回路52 とを含む液晶表示装置。」 (3)対比 本願補正発明と引用発明1とを比較する。 (3-1) 引用発明1の「NTSC方式のコンポジット映像信号」は、本願補正発明の「複合画像信号」に相当する。そして、「NTSC方式」は、テレビジョン放送の1信号形式であり、引用発明1の「NTSC方式のコンポジット映像信号」からデコード出力される「映像信号」は、本願補正発明の「複合画像信号」から分離される「テレビ画像信号」に相当する。そして、引用発明1において、NTSC方式のコンポジット映像信号という1つの信号から、映像信号と水平同期信号H及び垂直同期信号Vよりなる同期信号という複数の信号をデコード出力するのであるから、引用発明1の「デコード出力することは、本願補正発明の「分離する」ことに相当する。また、引用発明1の「水平同期信号H及び垂直同期信号Vよりなる同期信号」と、本願補正発明の「複合同期信号」とは共に、引用発明1では2つの信号として伝送され、本願補正発明では1つの信号として伝送されと、その伝送形態に違いはあるものの、「水平同期信号と垂直同期信号の同期タイミングを含む同期信号」である点で共通する。よって、引用発明1の「NTSC方式のコンポジット映像信号から映像信号と水平同期信号H及び垂直同期信号Vよりなる同期信号とをデコード出力するRGBデコーダ3」と、本願補正発明の「複合画像信号からテレビ画像信号と複合同期信号とを分離する画像信号処理部」とは共に、「複合画像信号からテレビ画像信号と水平同期信号と垂直同期信号の同期タイミングを含む同期信号とを分離する画像信号処理部」である点で共通する。 (3-2) 引用発明1の「液晶表示パネル9」は、本願補正発明の「液晶パネル」に相当し、引用発明1の「液晶表示装置」は、本願補正発明の「液晶表示装置」に相当する。また、引用発明1の「液晶表示装置」は駆動制御されているから、引用発明1の「液晶表示装置」は、本願補正発明の「液晶表示装置の駆動装置」に相当する駆動回路を有することは明らかである。 また、引用発明1の「スタートパルスSRT」は、表示画面に対して、前記映像信号の水平表示位置を調整すべく、信号側ドライバに供給する信号ラインの駆動の開始を指示するものであり、映像信号が信号側ドライバの信号ラインに取り込まれる開始タイミングを制御するものである。そして、映像信号が信号側ドライバの信号ラインに取り込まれる開始タイミングを制御することは、信号ドライバが接続された液晶表示パネル9への表示が、映像信号のどのタイミングから行われるかを制御することである。すなわち、引用発明1の「スタートパルスSRT」は、液晶表示パネル9に表示される映像信号の開始時点を決定している。よって、引用発明1の「スタートパルスSRT」は、本願補正発明の「ソーススタートパルス」に相当する。 (3-3) 引用発明1において、水平デコーダ56は、内部水平同期信号(内部H),走査クロックPH,及び前記スタートパルスSRTを位相関係不変で出力し、遅延制御回路55は、走査クロックPHを所定時間遅延させて遅延パルスPH1を生成し、生成された遅延パルスPH1がPLL回路51に入力されることにより、RGBデコーダ3から供給される水平同期信号Hと位相が一致するように、VCO52の発振制御信号の電圧を制御している。そして、VCO回路52で生成された基本クロックCKは、水平カウンタ57に入力されることにより、入力される前記映像信号の1水平走査期間内におけるドット位置がカウントされ、水平デコーダ56における各信号の出力タイミングが決定されている。すなわち、水平デコーダ56→遅延制御回路55→PLL回路51→VCO回路52→水平カウンタ57→水平デコーダ56というコントローラ5内のループにおいて、遅延パルスPH1と外部からの水平同期信号Hの位相が一致するようなフィードバック制御が行われている。そして、走査クロックPHとスタートパルスSRTの位相関係は不変であり、走査クロックPHと遅延パルスPH1の遅延量が入力される遅延量制御信号TCに応じて変更されるものであるから、要するに、走査クロックPHと遅延パルスPH1の遅延量を変更することは、走査クロックPHと固定の位相関係にあるスタートパルスSRTと、遅延パルスPH1と位相が一致させられている水平同期信号Hの位相関係を、入力される遅延量制御信号TCに応じて変更することにほかならない。 したがって、引用発明1のコントローラ5内のループの中の「遅延制御回路55」は、上記コントローラ5内のループの中の水平デコーダ56で生成されるクロックである走査クロックPHを遅延させて、遅延パルスPH1を生成して、上記コントローラ5内のループの中のPLL回路51に再供給するものであり、また、引用発明1の上記コントローラ5内のループの中の「水平デコーダ56」、「PLL回路51」、「VCO回路52」、「水平カウンタ57」からなる回路群は、RGBデコーダ3からの水平同期信号Hと、遅延制御回路55により遅延された走査クロックPHである遅延パルスPH1を用いて、スタートパルスSRTを生成するものである。 ここで、引用発明1の「コントローラ5」は、表示画面に対して、前記映像信号の水平表示位置を調整すべく、信号側ドライバに供給する信号ラインの駆動の開始を指示するスタートパルスSRTの出力タイミングを制御する、すなわち、スタートパルスSRTを生成するものであるが、上記した、引用発明1の上記コントローラ5内のループの中における機能分担において、スタートパルスSRTを生成する機能は、引用発明1の上記コントローラ5内のループの中の「水平デコーダ56」、「PLL回路51」、「VCO回路52」、「水平カウンタ57」からなる回路群が担当しているものである。そして、(3-2)で示したように、引用発明1の「スタートパルスSRT」は、本願補正発明の「ソーススタートパルス」に相当する。よって、引用発明1の「スタートパルスSRTを生成する上記コントローラ5内のループの中の水平デコーダ56、PLL回路51、VCO回路52、水平カウンタ57からなる回路群」は、本願補正発明の「ソーススタートパルスを生成するタイミング制御部」に相当する。また、引用発明1の「走査クロックPH」は、上記コントローラ5内のループの中で生成されるクロックであり、本願補正発明の「内部クロック信号」に相当する。 よって、引用発明1の「スタートパルスSRTを生成する、水平デコーダ56、PLL回路51、VCO回路52、水平カウンタ57からなる回路群から供給される走査クロックPHを遅延させて、前記スタートパルスSRTを生成する、水平デコーダ56、PLL回路51、VCO回路52、水平カウンタ57からなる回路群に再供給する遅延制御回路55」と、本願補正発明の「前記タイミング制御部から供給される内部クロック信号を遅延させて前記タイミング制御部に再供給する遅延回路」とは共に、「ソーススタートパルスを生成する回路群から供給される内部クロック信号を遅延させて前記ソーススタートパルスを生成する回路群に再供給する遅延回路」である点で共通する。 そして、(3-1)で示したように、引用発明1の「RGBデコーダ3」と、本願補正発明の「画像信号処理部」とは共に、「画像信号処理部」である点で共通し、また、引用発明1の「水平同期信号H」と、本願補正発明の「複合同期信号」とは共に、「水平同期信号の同期タイミングを含む同期信号」である点で共通するから、引用発明1の「RGBデコーダ3からの水平同期信号Hと、遅延制御回路55により遅延された走査クロックPHである遅延パルスPH1を用いて、スタートパルスSRTを生成する、水平デコーダ56、PLL回路51、VCO回路52、水平カウンタ57からなる回路群」と、本願補正発明の「前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成するタイミング制御部」とは共に、「前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの水平同期信号の同期タイミングを含む同期信号を用いてソーススタートパルスを生成する回路群」である点で共通する。 (3-4) したがって、本願補正発明と引用発明1の両者は、 「複合画像信号からテレビ画像信号と水平同期信号と垂直同期信号の同期タイミングを含む同期信号とを分離する画像信号処理部と、 前記テレビ画像信号を表示する液晶パネルと、 前記液晶パネルに表示される前記テレビ画像信号の表示開始時点を決めるソーススタートパルスを生成する回路群と、 前記回路群から供給される内部クロック信号を遅延させて前記回路群に再供給する遅延回路とを具備し、 前記回路群は、前記遅延回路により遅延された前記内部クロック信号と前記画像信号処理部からの水平同期信号の同期タイミングを含む同期信号を用いてソーススタートパルスを生成する 液晶表示装置の駆動装置。」の点で一致し、以下の点で相違する。 [相違点1] 水平同期信号と垂直同期信号の同期タイミングを含む同期信号に関し、本願補正発明は「1つの複合同期信号」であるのに対して、引用発明1では「水平同期信号と垂直同期信号の2つの同期信号」である点。 [相違点2] 遅延回路に関し、本願補正発明では「可変抵抗の抵抗値を可変させ」ているのに対し、引用発明1ではそのような構成が特定されていない点。 (4)当審の判断 相違点1について 「液晶表示装置の駆動制御」の技術分野において、取り扱う同期信号の形態として、「水平同期信号と垂直同期信号の同期タイミングを含む複合同期信号」は、周知の事項である。 よって、引用発明1において、水平同期信号と垂直同期信号の2つの同期信号を扱うことに代えて、周知の事項である水平同期信号と垂直同期信号の同期タイミングを含む複合同期信号を扱うことは、当業者が容易になし得たことである。 したがって、上記相違点1に係る本願補正発明の発明特定事項は、当業者が引用発明1及び周知の事項に基づいて容易に想到し得たことである。 相違点2 「液晶表示装置の駆動制御」の技術分野において、表示される映像の水平方向の画面位置を調整するために、「画面位置調整のための信号(画面位置調整パルスCOMPｏ)をコンデンサ(コンデンサ18)及び可変抵抗(可変抵抗器19)により遅延させて、遅延された画面位置調整のための信号(位置調整パルスCOMPi)として出力し、可変抵抗の抵抗値を可変させて遅延量を調整する」ことは、例えば、特開平06-075552号公報の従来の技術欄(特に、段落【0003】?【0009】、【図9】?【図12】を参照のこと。)に記載されているように、周知技術である。 よって、引用発明1において、遅延制御回路55で走査クロックPHの遅延量を変化させて、映像信号の水平表示位置を調整しているところ、遅延量を調整する具体的構成として、周知技術を採用し、可変抵抗の抵抗値を可変させて遅延量を調整することは、当業者が容易になし得たことである。 したがって、上記相違点2に係る本願補正発明の発明特定事項は、当業者が引用発明1及び周知技術に基づいて容易に想到し得たことである。 そして、本願補正発明によってもたらされる効果は、引用発明1、並びに、周知の事項、及び、周知技術から想定することができない格別のものと認めることもできない。 したがって、本願補正発明は、引用発明1、並びに、周知の事項、及び、周知技術に基づいて当業者が容易に発明をすることができたものである。 よって、本願補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。 なお、請求人は、審判請求書において、「引用文献1(当審注:引用刊行物1)の遅延制御回路55から出力される遅延パルスPH1は、水平カウンタ2回路54でカウント値をカウントするのに用いられているのみであり、引用文献1には、信号側ドライバ8に信号ラインの駆動の開始を指示するスタートパルスSRTの出力タイミングを調整するのに遅延パルスPH1が用いられている記載は全くないこと明白である。 これに対し、本願発明の遅延回路で遅延されて出力される内部クロック信号、つまり内部クロック信号に包含される、分周クロック信号DIVまたは水平同期信号Hｓｙncは、テレビの映像信号の表示開始時点を決定するソーススタートパルスを生成するのに用いられるものであり、換言すれば、本願発明は、遅延回路で遅延された内部クロック信号から直接ソーススタートパルスが生成される。」と主張している。 しかしながら、(3-3)において示したように、引用発明1において、遅延制御回路55において遅延量制御信号TCに応じて走査クロックPHを遅延させることは、要するに、水平同期信号HとスタートパルスSRTの位相関係を変更することである。したがって、引用発明1において「遅延制御回路55で走査クロックPHを遅延させた遅延パルスPH1」がスタートパルスSRTを生成する「水平デコーダ56、PLL回路51、VCO回路52、水平カウンタ57からなる回路群」において果たす役割と、本願補正発明において「遅延回路により遅延された内部クロック信号」がソーススタートパルスを生成する「タイミング制御部」において果たす役割との間に、相違はなく、請求人の上記主張は採用できない。 また、「本願発明は、遅延回路で遅延された内部クロック信号から直接ソーススタートパルスが生成される。」との主張は、特許請求の範囲の請求項の記載に基づくものではない。 仮に、本願補正発明の「タイミング制御部」での処理内容を、実施例の記載に即して解釈したとする。しかしながら、発明の詳細な説明の段落【0052】には、「このような、遅延回路140は、可変抵抗RBの抵抗値を可変して分周信号DIVを遅延させて、遅延されたクロック信号をソーススタートパルス生成部124に供給する。これによって、ソーススタートパルス生成部124は、複合同期信号Cｓｙnc及び遅延回路140から供給されるクロック信号を用いてソーススタートパルスSSPを生成するようになる。」なる記載があるのみであり、本願補正発明の「タイミング制御部」での処理内容としては、ソーススタートパルス生成部においてソーススタートパルスを生成するにあたって、「複合同期信号」と「遅延回路により遅延された内部クロック信号」が使用されることを開示しているに過ぎず、本願補正発明の「タイミング制御部」での処理内容を、実施例の記載に即して解釈したとしても、その処理内容は、「前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの前記複合同期信号を用いてソーススタートパルスを生成する」こと以上に限定的に解釈することはできない。してみると、引用発明1の「回路群」の処理内容と本願補正発明と「タイミング制御部」の処理内容とは、「前記遅延回路により遅延された内部クロック信号と前記画像信号処理部からの水平同期信号の同期タイミングを含む同期信号を用いてソーススタートパルスを生成する」点で共通するものであって、両者間の差異は、上記した相違点1の取り扱う同期信号の形態のみであって、請求人の主張するような差異があるものではない。よって、同様に、請求人の上記主張は採用できない。 (5)まとめ 以上のとおり、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する特許法第126条第5項の規定に違反するから、特許法第159条第1項で読み替えて準用する特許法第53条第1項の規定により却下されるべきものである。 3 本願発明について 平成20年6月26日付け手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成20年2月19日付けの手続補正により補正された特許請求の範囲、明細書及び図面の記載からみて、請求項1に記載されたとおりのものと認める。(前記「2」の項参照。) 4 引用刊行物 引用刊行物1に記載された引用発明1は、前記「2 (2-2-7)」に記載されたとおりである。 5 対比・判断 本願発明は、前記「2」で検討した本願補正発明から、実質的に、「遅延回路」についての限定事項である「可変抵抗の抵抗値を可変させ」との発明特定事項を省いたものである。 そうすると、本願発明と引用発明1とを比較すると、両者は前記「2 (3)対比」に記載した[相違点1]で相違し、その余の点で一致する。 よって、本願発明は、前記「2 (4)当審の判断」に記載した[相違点1]についての判断と同様の理由により、引用発明1、及び、周知の事項に基づいて当業者が容易に発明をすることができたものである。 7 むすび 以上のとおり、本願発明は、引用発明1、及び、周知の事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-07-13 |
| 結審通知日 | 2010-07-20 |
| 審決日 | 2010-08-03 |
| 出願番号 | 特願2004-183022(P2004-183022) |
| 審決分類 |
P
1
8・
575-
Z
(G09G)
P 1 8・ 121- Z (G09G) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 福村 拓、安藤 達哉 |
| 特許庁審判長 |
江塚 政弘 |
| 特許庁審判官 |
後藤 亮治 森 雅之 |
| 発明の名称 | 液晶表示装置の駆動装置 |
| 代理人 | 古川 秀利 |
| 代理人 | 上田 俊一 |
| 代理人 | 曾我 道治 |
| 代理人 | 鈴木 憲七 |
| 代理人 | 梶並 順 |