• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C
管理番号 1230422
審判番号 不服2008-23071  
総通号数 135 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-03-25 
種別 拒絶査定不服の審決 
審判請求日 2008-09-08 
確定日 2011-01-12 
事件の表示 特願2001-390604「リダンダンシー回路を有する半導体メモリ装置」拒絶査定不服審判事件〔平成14年12月 6日出願公開、特開2002-352595〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成13年12月21日(パリ条約による優先権主張2001年5月25日、大韓民国)の出願であって、 平成20年6月5日付けで拒絶査定がなされた。
その後、同年9月8日に審判請求がなされるとともに、同年10月8日付けで手続補正書が提出され、平成21年2月19日付けで前置審査における拒絶理由通知(以下「前置拒絶理由通知」という。)が通知され、同年5月25日付けで意見書及び補正書が提出された。
その後当審において、平成22年4月14日付けで審尋がなされ、平成22年7月14日に回答書が提出されたものである。

2.本願発明の認定
本願の請求項1?34に係る発明は、平成21年5月25日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?34に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される以下のとおりのものである。

「【請求項1】 リダンダンシー(redundancy)回路を有する半導体メモリ装置において、
正規(normal)メモリセルアレイ部と、
前記正規メモリセルアレイ部の欠陥セルを復旧するためのリダンダンシーメモリセルアレイ部と、
ローリダンダンシーアドレスバッファとカラムリダンダンシーアドレスバッファとを有し、前記正規メモリセルアレイ部と前記リダンダンシーメモリセルアレイ部とを動作させるメモリ駆動部を備え、
前記メモリ駆動部は、メモリセルの欠陥を検出するテスト動作中において、
アドレス情報を利用して、正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部を、前記正規メモリセルアレイ部のワードライン起動時間(tcycle)で直ちに動作するように駆動せしめ、
前記メモリ駆動部は、前記正規メモリセルアレイ部と、前記リダンダンシーメモリセルアレイ部を、テスト動作中において、正規動作における半分のリフレッシュサイクルでリフレッシュすることを特徴とするリダンダンシー回路を有する半導体メモリ装置。」

3.引用例に記載された発明
(1)引用例1:特許第2570203号公報
(1-1)前置拒絶理由通知に引用された特許第2570203号公報(平成9年1月8日発行、以下「引用例1」という。)には、図1?6とともに、次の記載がある。(なお、下線は当合議体にて付加したものである。)

「【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、特に不良ビット救済用の冗長メモリセルを備えた半導体記憶装置に関する。」

「【0005】図4はウェハテスト時に冗長メモリセルの不良ビットの検出ができる従来の半導体記憶装置の一例(例えば特開平1-273298号公報参照)を示すブロック図である。
【0006】この半導体記憶装置は、複数の通常メモリセルを行方向,列方向に配置した通常のメモリセルアレイ1と、選択レベルのときこのメモリセルアレイ1の通常メモリセルを行単位で選択する複数のワード線WLと、冗長メモリセルを複数行配置しメモリセルアレイ1に不良メモリセルが存在するとき行単位で置換するための冗長メモリセルアレイ2rと、選択レベルのときこの冗長メモリセルアレイ2rの冗長メモリセルを行単位で選択する複数の冗長ワード線RWLと、冗長回路活性化信号RCAが非活性レベルのとき行アドレス信号ADr(構成ビットX0?Xm)に従って、複数のワード線WLのうちの1本を選択レベルとし活性化レベルのとき複数のワード線WL全てを非選択レベルとするワード線選択回路3と、不良メモリセルのアドレス(以下、不良アドレスという)を設定する不良アドレス設定回路のヒューズ回路41を含みこのヒューズ回路41に不良アドレスが設定されていて行アドレス信号ADrがこの不良アドレスを指定したときにはこの不良アドレスと対応する冗長行線を選択レベルとすると共に冗長回路活性化信号RCA1を活性化レベルとし、行アドレス信号ADrの指定アドレスがこの不良アドレス以外のとき及び不良アドレスが設定されていないときには複数の冗長ワード線RWL全てを非選択レベルとする冗長ワード線選択回路4xと、論理ゲートG11,G12及びポインタP11を備えテストモード信号TSTがアクティブレベルのテストモードのときクロック信号CKに同期して順次更新されるアドレスに従って複数の冗長ワード線RWLのうち1本を選択レベルとすると共に冗長回路活性化信号RCAを活性化レベルとしテストモード信号TSTがインアクティブレベルのときは冗長ワード線RWLと切離されると共に冗長回路活性化信号RCAのレベルをRCA1に追従させる冗長メモリセルテスト回路11と、図4には示されていないが、メモリセルアレイ1及び冗長メモリセルアレイ2rに対するデータの書込み回路、読出し回路及び列選択回路とを有する構成となっている。」

「【0008】一方、4Mビット以上の大容量のDRAMなどの半導体記憶装置においては、その入出力データの言語構成及びアドレス構成に例えば16Mビットでは1×16Mビット,4×4Mビット,8×2Mビットなどの種類があり、またリフレッシュサイクルにも2K,4Kなどの規格がある。これらの種類をそれぞれ異るチップで製造すると、そのための開発コストがかさむため、一般的には、同一チップで複数種類に対応できるような構成としておき、ボンディング工程で所望の種類のものを得るようにしている。
【0009】このような半導体記憶装置の一例を図5及び図6に示す。図5は行アドレス信号のビット構成が(X0?Xm),(X0?X(m+1))の2種類に対応できるようにしたものであり、図6は列アドレス信号のビット構成及び入出力の言語構成を(Y0?Yn)×2N,(Y0?Y(m+1))×Nの2種類に対応できるようにしたものである。」

「【0015】まず第1に、テストモードにエントリーすることにより冗長メモリセルはテストできるものの、通常メモリセルはこのテストモードではテストできない。従って、テスト時間の大部分を費やすデータホールドテストを、モードを切換えて冗長メモリセルと通常メモリセルとに対してそれぞれ行う必要があるため、通常メモリセルのみのテストの場合に比べてほぼ2倍の時間がかかる。また、冗長メモリセルアレイが行方向,列方向の両方に配置されている場合には、行方向,列方向別々にテストモードにエントリーする必要があるため、テストモードエントリーの条件を換えなければならず、テストモードエントリーのための回路が複雑になり、またテスト用のパッドや端子が増加してチップ面積が増大し、かつ冗長メモリセルアレイが増加した分、通常メモリセルのみのテスト時間とほぼ等しい時間が増加する。
【0016】第2に、通常のメモリセルアレイ1及び冗長メモリセルアレイ2rは通常同一平面上に形成しているにもかかわらず、別々にテストされるので、通常のメモリセルアレイ1と冗長メモリセルアレイ2rとが隣接する部分のデータホールドに対する厳しい条件でのテスト(ホールド)ができない。
【0017】第3に、冗長メモリセルアレイ2rの冗長ワード線RWLは冗長メモリセルテスト回路11から出力される、クロック信号CKと同期して順次更新される冗長アドレス信号RADで順次選択されるため、ホールドテスト等のためのテストパターンの自由度が低くなる。」

「【0024】図1は本発明の第1の実施例を示すブロック図である。
【0025】この実施例が図4に示された従来の半導体記憶装置と相違する点は、メモリブロック100x,100yそれぞれの冗長ワード線選択回路4yに代えて、不良メモリセルのアドレスを設定する不良アドレス設定回路のヒューズ回路41を含み2種類のアドレス構成のうちの選択,設定された種類以外の種類の動作モードでは必要として選択,設定された種類の動作モードでは不要となる予め定められた信号、この実施例では複数のワード線WL及び冗長ワード線選択用の行アドレス信号ADr(構成ビットX0?Xm)以外のもう1つの行アドレス信号のビットX(m+1)のレベルが低レベル(“0”レベル)のときヒューズ回路41に不良アドレスが設定されていて行アドレス信号ADr(X0?Xm)がこの不良アドレスを指定したときにはこの不良アドレスと対応する冗長ワード線RWLを選択レベルとすると共にワード線選択回路3への冗長回路活性化信号RCAを活性化レベルとし行アドレス信号ADrの指定アドレスが上記不良アドレス以外のとき及び不良アドレスが設定されていないときには複数の冗長ワード線RWL全てを非選択レベルとすると共に冗長回路活性化信号RCAを非活性化レベルとし、行アドレス信号のビットX(m+1)が高レベル(“1”レベル)のときヒューズ回路41の出力を無効化して行アドレス信号ADr(X0?Xm)の指定アドレスに従って複数の冗長ワード線RWLのうちの一本を選択レベルとすると共に冗長回路活性化信号RCAを活性化レベルとする冗長ワード線選択回路4を設けてメモリブロック100c,100dとし、アドレス構成切換信号ASXが高レベル(“1”レベル)のときに行アドレス信号のビットX(m+1)を取込んでこれを冗長ワード戦線滝回路4(審決注:「冗長ワード線選択回路4」の誤記と認める。)に供給し、低レベル(“0”レベル)を供給する冗長メモリセル部制御回路6を設けた点にある。
【0026】次にこの実施例の動作について説明する。
【0027】この実施例では、アドレス構成切換信号ASXが低レベルであれば冗長メモリセル部制御回路6の出力は低レベルとなり、冗長ワード線選択回路4は図6(審決注:「図5」の誤記と認める。)に示された従来の半導体記憶回路の冗長ワード線選択回路4yと同一機能となるので、基本的にはこの従来の半導体記憶装置と全く同じである。また、アドレス構成切換信号ASXが高レベルのときは、メモリブロック100c,100dは共に活性化状態となり、ヒューズ回路41に不良アドレスが設定されていないとき、行アドレス信号のビットX(m+1)が低レベル(“0”レベル)であればメモリブロック100c,100dの通常メモリセルアレイ1の通常メモリセルが選択され、高レベル(“1”レベル)であればメモリブロック100c,100dの冗長メモリセルアレイ2rの冗長メモリセルが選択される。
【0028】すなわち、ヒューズ回路41に不良アドレスを設定する前に、行アドレス信号のビットX(m+1)を低レベル(“0”レベル)にしてメモリセルアレイ1の通常メモリセルを行アドレス信号ADr(X0?Xm)によって選択し、ビットX(m+1)を高レベル(“1”レベル)にして冗長メモリセルアレイ2rの冗長メモリセルを行アドレス信号ADr(X0?Xm)の所定のビットによって選択してデータの書込み,読出しを行うことができる。
【0029】そしてこのデータの書込み,読出しは設定された同一の動作モードで行うことができるので、通常のメモリセルアレイ1及び冗長メモリセルアレイ2rに対するデータホールドテストを含むテストを同時に1回で行うことができ、従ってテスト時間を大幅に短縮することができる。また、通常のメモリセルアレイ1及び冗長メモリセルアレイ2rの隣接部分を含めたホールドテストができ、更にそのテストパターンを行アドレス信号ADr(X0?Xm)及びビットX(m+1)に従って任意に設定することができ、テストパターンの自由度を向上させることができる。また、これらのテストのために、新たな端子やパッドを設けることなく、他の種類の動作モードで不要となった端子やパッドを使用してこれらテストを行うことができるので、その分チップ面積を小さくすることができる。
【0030】図2は本発明の第2の実施例を示すブロック図である。
【0031】図1に示された第1の実施例では、冗長ワード線選択回路4への行アドレス信号のビットX(m+1)を低レベル(“0”レベル)にして通常メモリセルを選択しようとする場合、ヒューズ回路41に不良アドレスが設定されているとその不良アドレスと対応する冗長メモリセルが選択されて通常メモリセルは選択できなくなる。すなわち、不良アドレスの設定前には通常メモリセル及び冗長メモリセルの全てがテストできるが、設定後では不良アドレスと対応する通常メモリセルのテストができない。この実施例は、不良アドレス設定後でもその不良アドレスと対応する通常メモリセルのテストができるようにしたものである(請求項5と対応)。
【0032】この実施例において、テストモード信号TSTが低レベルの通常の動作モードでは、冗長メモリセル部制御回路6aは第2の実施例の冗長メモリセル部制御回路6と同一機能,動作をはたし、冗長ワード線選択回路4aは第1の実施例の冗長ワード線選択回路4と同一機能,動作をはたす。また、テストモード信号TSTが高レベルのテストモードのときは、冗長メモリセル部制御回路6a及び冗長ワード線選択回路4aは、ヒューズ回路41に不良アドレスが設定されていてもその出力を無効化し、行アドレス信号のビットX(m+1)が“0”レベルであれば冗長回路活性化信号RCAを非活性化レベルとして行アドレス信号ADr(X0?Xm)に従って通常のワード線選択回路3で通常メモリセルを選択し、“1”レベルであれば行アドレス信号ADr(X0?Xm)の所定のビットにより冗長メモリセルを選択すると共に冗長回路活性化信号RCAを活性化レベルとする。すなわち、ヒューズ回路41に不良アドレスを設定後でも行アドレス信号のビットX(m+1)のレベルによって通常メモリセル,冗長メモリセルの何れか一方を選択してテストすることができる。その他の作用効果は第1の実施例と同様である。
【0033】図3は本発明の第3の実施例を示すブロック図である。
【0034】この実施例は、メモリセルアレイ1の不良メモリセルに対し、列単位で置換が行なわれる図6に示された従来の半導体記憶装置に本発明を適用したものである。
【0035】冗長メモリセル部制御回路6bは、言語構成切換信号WSXが高レベル(“1”レベル)のときに列アドレス信号のビットY(n+1)を取込んでこれを冗長セル列選択回路9に供給し、低レベル(“0”レベル)のときは低レベル(“0”レベル)を供給する。冗長セル列選択回路9は、冗長メモリセル部制御回路6bの出力が高レベル(“1”)のとき、及び低レベル(“0”)のときでもヒューズ回路91に不良アドレスが設定されていて列アドレス信号ADc(Y0?Yn)がその不良アドレスを指定したときには冗長メモリセルアレイ2cの冗長メモリセルを選択し、それ以外のときは列アドレス信号ADc(Y0?Yn)の指定するメモリセルアレイ1の通常メモリセルを選択する。
【0036】従って、図1に示された第1の実施例と同様に、不良アドレス設定前に、同一動作モードで通常メモリセルアレイ1の通常メモリセル及び冗長メモリセルアレイ2cの冗長メモリセルを同時にテストすることができ、第1の実施例と同様の作用効果が得られる。
【0037】この第3の実施例においても、第1の実施例と同様に不良アドレス設定後はその不良アドレスと対応する通常メモリセルのテストができない。不良アドレス設定後でもその不良アドレスと対応する通常メモリセルのテストができるようにするには、図2に示された第2の実施例と同様に、冗長セル列選択回路9に、テストモード信号TSTが高レベル(“1”レベル)のとき、ヒューズ回路91の出力を無効化し、列アドレス信号のビットY(n+1)が“0”レベルであれば冗長回路活性化信号RCAcを非活性化レベルとし、ビットY(n+1)が“1”レベルであれば冗長回路活性化信号RCAcを活性化レベルとして冗長メモリセルを選択する機能(回路)を付加すればよい。
【0038】これら実施例においては、冗長メモリセルによる置換が行単位又は列単位の一方のみに行える場合について記載したが、行単位及び列単位の両方に置換が可能な半導体記憶装置についても、これら両方に本発明を適用することができる。この場合、従来では、通常のメモリセルアレイ1、行単位で置換可能な冗長メモリセルアレイ2r、及び列単位で置換可能な冗長メモリセルアレイ2cそれぞれのテストにそれぞれの動作モードを設定する必要があり、動作モードの制御回路が複雑になったが、本発明ではこれらが同一動作モードで同時にテストできる。従ってこの場合でも、ホールドテストを含むテスト時間及び動作モードの制御回路は第1?第3の実施例と殆んど変わらない。」

(1-2)引用例1の0038段落に「これら実施例においては、冗長メモリセルによる置換が行単位又は列単位の一方のみに行える場合について記載したが、行単位及び列単位の両方に置換が可能な半導体記憶装置についても、これら両方に本発明を適用することができる。」と記載されている。よって、引用発明の認定においては、行単位及び列単位の両方に引用発明の技術を適用したもの、すなわち、「行アドレス信号のビットX(m+1)」と「列アドレス信号のビットY(n+1)」の両方の入力が可能な構成を前提とする。

(1-3)よって、引用例1には以下の発明(以下「引用発明」という。)が記載されているものと認められる。

「不良ビット救済用の冗長メモリセルを備えた半導体記憶装置において、
複数の通常メモリセルを行方向,列方向に配置した通常のメモリセルアレイ1と、
冗長メモリセルを複数行配置しメモリセルアレイ1に不良メモリセルが存在するとき行単位で置換するための冗長メモリセルアレイ2r、及び列単位で置換可能な冗長メモリセルアレイ2cと、
アドレス構成切換信号ASXが高レベル(“1”レベル)のときに行アドレス信号のビットX(m+1)を取込んでこれを冗長ワード線選択回路4に供給し、低レベル(“0”レベル)を供給する冗長メモリセル部制御回路6aと、
列アドレス信号のビットY(n+1)を取込んでこれを冗長セル列選択回路9に供給する冗長メモリセル部制御回路6bと、
テストモード信号TSTが高レベルのテストモードのときは、ヒューズ回路41に不良アドレスが設定されていてもその出力を無効化し、行アドレス信号のビットX(m+1)が“0”レベルであれば冗長回路活性化信号RCAを非活性化レベルとして行アドレス信号ADr(X0?Xm)に従って通常のワード線選択回路3で通常メモリセルを選択し、“1”レベルであれば行アドレス信号ADr(X0?Xm)の所定のビットにより冗長メモリセルを選択すると共に冗長回路活性化信号RCAを活性化レベルとする冗長ワード線選択回路4aと、
テストモード信号TSTが高レベル(“1”レベル)のとき、ヒューズ回路91の出力を無効化し、列アドレス信号のビットY(n+1)が“0”レベルであれば冗長回路活性化信号RCAcを非活性化レベルとし、ビットY(n+1)が“1”レベルであれば冗長回路活性化信号RCAcを活性化レベルとして冗長メモリセルを選択する冗長セル列選択回路9を備える不良ビット救済用の冗長メモリセルを備えた半導体記憶装置。」

(2)引用例2:特開平11-339494号公報
(2-1)前置拒絶理由通知に引用された特開平11-339494号公報(平成11年12月10日発行、以下「引用例2」という。)には、次の記載がある。(なお、下線は当合議体にて付加したものである。)

「【0001】
【発明の属する技術分野】この発明は、ダイナミック型RAM(ランダム・アクセス・メモリ)における欠陥救済技術に利用して有効な技術に関するものである。」

「【0043】アドレス信号Aiは、アドレスバッファ51に供給される。このアドレスバッファは、時分割的に動作してXアドレス信号とYアドレス信号を取り込む。Xアドレス信号は、プリデコーダ52に供給され、メインローデコーダ11とメインワードドライバ12を介してメインワード線MWLの選択信号が形成される。上記アドレスバッファ51は、外部端子から供給されるアドレス信号Aiを受けるものであるので、外部端子から供給される電源電圧VDDにより動作させられ、上記プリデコーダは、降圧電圧VPERIにより動作させられ、上記メインワードドライバ12は、昇圧電圧VPPにより動作させられる。カラムデコーダ(ドライバ)53は、上記アドレスバフッァ51の時分割的な動作によって供給されるYアドレス信号を受けて、上記選択信号YSを形成する。」

「【0054】前記のような64Mビットの記憶容量を持つダイナミック型RAMのリフレッシュ周期は、標準規格として4K(4096)サイクルに決められている。それ故、通常動作では、上記4つのメモリアレイにおいて、同時に1本のメインワード線とそれに対応された16本のサブワード線(16個のサブアレイ)がそれぞれ選択されて、上記4Kリフレッシュ動作が実施される。
【0055】この標準規格のリフレッシュに加えて、テストモードとしてテスト時間短縮のため2Kリフレッシュ動作が設けられている。このような2Kリフレッシュを行う場合には、メモリアレイを上記のように2Kずつに分割し、上側のWiのアドレスのワード線と、下側のWi+2048のアドレスのワード線が同時に選択されることにより行われる。つまり、X系のアドレス信号のうち最上位ビットのアドレスのデコード動作が無効にされて、それによりメモリアレイの上側半分と下側半分とを同時に選択状態にするものである。」

4.本願発明と引用発明との対比
(1)引用発明の「不良ビット救済用の冗長メモリセルを備えた半導体記憶装置」は、本願発明の「リダンダンシー(redundancy)回路を有する半導体メモリ装置」に相当する。

(2)引用発明の「複数の通常メモリセルを行方向,列方向に配置した通常のメモリセルアレイ1」は、本願発明の「正規(normal)メモリセルアレイ部」に相当する。

(3)引用発明の「冗長メモリセルを複数行配置しメモリセルアレイ1に不良メモリセルが存在するとき行単位で置換するための冗長メモリセルアレイ2r、及び列単位で置換可能な冗長メモリセルアレイ2c」は、本願発明の「前記正規メモリセルアレイ部の欠陥セルを復旧するためのリダンダンシーメモリセルアレイ部」に相当する。

(4)引用発明の「行アドレス信号のビットX(m+1)」は、行アドレス信号であって、かつ、該信号のレベルに応じて冗長メモリセルを選択するか否かが決定される信号であるから、本願発明の「ローリダンダンシーアドレス」に相当する。
よって、引用発明の「アドレス構成切換信号ASXが高レベル(“1”レベル)のときに行アドレス信号のビットX(m+1)を取込んでこれを冗長ワード線選択回路4に供給し、低レベル(“0”レベル)を供給する冗長メモリセル部制御回路6」は、本願発明の「ローリダンダンシーアドレスバッファ」と「ローリダンダンシーアドレスを取り込む手段」である点で共通する。

(5)引用発明の「列アドレス信号のビットY(n+1)」は、列アドレス信号であって、かつ、該信号のレベルに応じて冗長メモリセルを選択するか否かが決定される信号であるから、本願発明の「カラムリダンダンシーアドレス」に相当する。
よって、引用発明の「列アドレス信号のビットY(n+1)を取込んでこれを冗長セル列選択回路9に供給する冗長メモリセル部制御回路6b」は、本願発明の「カラムリダンダンシーアドレスバッファ」と「カラムリダンダンシーアドレスを取り込む手段」である点で共通する。

(6)引用発明の「ワード線選択回路3」は通常メモリセルを選択し、「冗長ワード線選択回路4a」は冗長メモリセルを選択しているから、引用発明の「ワード線選択回路3と冗長ワード線選択回路4aからなる回路」は、本願発明の「前記正規メモリセルアレイ部と前記リダンダンシーメモリセルアレイ部とを動作させるメモリ駆動部」に相当する。
また、引用発明の「テストモード信号TSTが高レベルのテストモードのとき」は、本願発明の「メモリセルの欠陥を検出するテスト動作中において、」に相当する。
また、引用例1の0029段落に「通常のメモリセルアレイ1及び冗長メモリセルアレイ2rの隣接部分を含めたホールドテストができ、更にそのテストパターンを行アドレス信号ADr(X0?Xm)及びビットX(m+1)に従って任意に設定することができ、」と記載されているから、引用発明では、行アドレス信号ADr(X0?Xm)及びビットX(m+1)という「アドレス情報を利用して」いることは明らかである。また、通常のメモリセルアレイ1と冗長メモリセルアレイ2rの隣接部分のホールドテストが行われることから、冗長メモリセルアレイ2rが通常のメモリセルアレイ1に隣接していることが明らかであり、引用発明においても、本願発明のように「正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部」であると認められる。
ここで、引用発明での、テストモード信号TSTが高レベルのテストモードのときにおいて、通常メモリセルを選択するときと冗長メモリセルを選択するときのワードライン起動時間(tcycle)について検討する。なお、「ワードライン起動時間(tcycle)」とは、本願の発明の詳細な説明の0026段落に記載された「tcycleはメモリセルのワードラインを駆動させてから一回のリード又はライト動作を行ったあと、ワードラインをオフさせるのに必要な時間(以下、“ワードライン起動時間”という)」のことである。すると、引用発明では、テストモード信号TSTが高レベルのテストモードのときは、ヒューズ回路41に不良アドレスが設定されていてもその出力を無効化され冗長アドレスか否かの判定が行われておらず、通常メモリセルを選択するときと冗長メモリセルを選択するときとでは、行アドレス信号のビットX(m+1)が“0”レベルであるか、“1”レベルであるかが異なるのみである。両者の場合においてワード線を選択するためのデコード時間が同じであることは明らかであり、また、そのほかの一回のリード又はライト動作に必要な時間及びワードラインをオフさせるのに必要な時間は当然同じ時間となる。よって、引用発明では、テストモード信号TSTが高レベルのテストモードのときにおいて、行アドレス信号ADr(X0?Xm)及びビットX(m+1)を利用して、通常メモリセルに隣接した冗長メモリセルを、通常メモリセルのワードライン起動時間(tcycle)と同じ時間で動作させているから、引用発明においても、本願発明のように、「前記メモリ駆動部は、メモリセルの欠陥を検出するテスト動作中において、 アドレス情報を利用して、正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部を、前記正規メモリセルアレイ部のワードライン起動時間(tcycle)で直ちに動作するように駆動せしめ」ているものと認められる。

なお、請求人は、平成21年5月25日付けの意見書において、「アドレス情報を利用して、正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部を、前記正規メモリセルアレイ部のワードライン起動時間(tcycle)で直ちに動作するように駆動せしめ」と補正した理由について、「正しくは、『正規メモリに続いてリダンダンシーメモリがシームレスに連続して動作する』内容に記載すべきところです。」と述べている。
よって、念のため、引用発明が、「正規メモリに続いてリダンダンシーメモリがシームレスに連続して動作する」ものであるかについても一応検討する。
引用発明は、引用例1の0015段落に記載された「テスト時間の大部分を費やすデータホールドテストを、モードを切換えて冗長メモリセルと通常メモリセルとに対してそれぞれ行う必要があるため、通常メモリセルのみのテストの場合に比べてほぼ2倍の時間がかかる。」という課題を、0029段落に「そしてこのデータの書込み,読出しは設定された同一の動作モードで行うことができるので、通常のメモリセルアレイ1及び冗長メモリセルアレイ2rに対するデータホールドテストを含むテストを同時に1回で行うことができ、従ってテスト時間を大幅に短縮することができる。」と記載されているように解決しているのであるから、引用発明においては、通常のメモリセルアレイと冗長メモリセルアレイのテストを同一の動作モードで行える、つまり、「シームレスに」動作しているしていると認められる。
また、引用発明においては、引用例1の0016段落に記載された「通常のメモリセルアレイ1及び冗長メモリセルアレイ2rは通常同一平面上に形成しているにもかかわらず、別々にテストされるので、通常のメモリセルアレイ1と冗長メモリセルアレイ2rとが隣接する部分のデータホールドに対する厳しい条件でのテスト(ホールド)ができない。」という課題に対応して、0029段落に記載されているように、「通常のメモリセルアレイ1及び冗長メモリセルアレイ2rの隣接部分を含めたホールドテストができ」るようにしているから、引用発明では、通常のメモリセルアレイをテストしたときの影響が消えないうちに冗長メモリセルアレイの隣接部分のテストが行われる程度に「連続して」動作していると認められる。

したがって、引用発明の「ワード線選択回路3と冗長ワード線選択回路4aからなる回路」は、「正規メモリに続いてリダンダンシーメモリがシームレスに連続して動作する」という意味においても、本願発明のように、「アドレス情報を利用して、正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部を、前記正規メモリセルアレイ部のワードライン起動時間(tcycle)で直ちに動作するように駆動せしめ」る構成となっているものと認められる。

(7)以上によれば、本願発明と引用発明とは、

「リダンダンシー(redundancy)回路を有する半導体メモリ装置において、
正規(normal)メモリセルアレイ部と、
前記正規メモリセルアレイ部の欠陥セルを復旧するためのリダンダンシーメモリセルアレイ部と、
ローリダンダンシーアドレスを取り込む手段とカラムリダンダンシーアドレスを取り込む手段とを有し、前記正規メモリセルアレイ部と前記リダンダンシーメモリセルアレイ部とを動作させるメモリ駆動部を備え、
前記メモリ駆動部は、メモリセルの欠陥を検出するテスト動作中において、
アドレス情報を利用して、正規メモリセルに隣接した前記リダンダンシーメモリセルアレイ部を、前記正規メモリセルアレイ部のワードライン起動時間(tcycle)で直ちに動作するように駆動せしめるリダンダンシー回路を有する半導体メモリ装置。」

である点で一致し、以下の点で相違する。

(相違点1)
「ローリダンダンシーアドレスを取込む手段とカラムリダンダンシーアドレスを取込む手段」が、本願発明では「ローリダンダンシーアドレスバッファとカラムリダンダンシーアドレスバッファ」であるのに対して、引用発明ではバッファであることが明記されていない点。

(相違点2)
本願発明では「前記メモリ駆動部は、前記正規メモリセルアレイ部と、前記リダンダンシーメモリセルアレイ部を、テスト動作中において、正規動作における半分のリフレッシュサイクルでリフレッシュする」のに対して、引用発明ではそのようなことが記載されていない点。

5.当審の判断
(1)相違点1について
引用例2の0043段落に「アドレス信号Aiは、アドレスバッファ51に供給される。・・・上記アドレスバッファ51は、外部端子から供給されるアドレス信号Aiを受けるものである」と記載されるように、外部端子から供給されるアドレス信号を受けるためにアドレスバッファを用いることは当業者における周知技術である。
よって、引用発明において、行アドレス信号のビットX(m+1)を取込む冗長メモリセル部制御回路6aと、列アドレス信号のビットY(n+1)を取込む冗長メモリセル部制御回路6b内にそれぞれアドレスバッファ回路を備えること、すなわち、本願発明のごとく、「ローリダンダンシーアドレスバッファとカラムリダンダンシーアドレスバッファ」を備える構成とすることは当業者が容易に想到し得た事項である。

(2)相違点2について
引用例2の0054?0055段落に、リフレッシュ周期が標準規格として4K(4096)サイクルに決められ、通常動作では該4Kリフレッシュ動作が実施されるダイナミック型RAMにおいて、テストモードとしてテスト時間短縮のため2Kリフレッシュ動作を行うことが記載されている。
引用発明と引用例2に記載の発明は、ともに半導体記憶装置においてテスト時間短縮を目的とするものであり、引用発明に引用例2に記載のテストモード時のリフレッシュ動作を適用して、本願発明のごとく、「前記メモリ駆動部は、前記正規メモリセルアレイ部と、前記リダンダンシーメモリセルアレイ部を、テスト動作中において、正規動作における半分のリフレッシュサイクルでリフレッシュする」ようにすることは当業者が容易に想到し得た事項である。

6.むすび
以上、前置拒絶理由通知において指摘したとおり、本願発明は、引用例1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2010-08-10 
結審通知日 2010-08-17 
審決日 2010-09-01 
出願番号 特願2001-390604(P2001-390604)
審決分類 P 1 8・ 121- WZ (G11C)
最終処分 不成立  
前審関与審査官 小林 紀和  
特許庁審判長 北島 健次
特許庁審判官 加藤 俊哉
西脇 博志
発明の名称 リダンダンシー回路を有する半導体メモリ装置  
代理人 特許業務法人共生国際特許事務所  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ