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審決分類 審判 査定不服 特17 条の2 、4 項補正目的 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1230446
審判番号 不服2007-15222  
総通号数 135 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-03-25 
種別 拒絶査定不服の審決 
審判請求日 2007-05-28 
確定日 2011-01-11 
事件の表示 特願2002-381448「ダブルゲートFET素子及びその製造方法」拒絶査定不服審判事件〔平成15年10月17日出願公開,特開2003-298051〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成14年12月27日(パリ条約による優先権主張2002年1月30日,韓国)の出願であって,平成18年5月17日付けの拒絶理由通知に対して,同年11月21日に手続補正書及び意見書が提出されたが,平成19年2月21日付けで拒絶査定がされ,これに対し,同年5月28日に審判請求がされるとともに,同年6月27日付けで手続補正書が提出されたものである。


第2 平成19年6月27日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定

[補正却下の決定の結論]
本件補正を却下する。

[理由]
1 本件補正の内容
本件補正は,特許請求の範囲を補正するものであり,本件補正による補正前後の本願の特許請求の範囲の請求項1及び17の記載は,次のとおりである。

・ 補正前
「【請求項1】 バルクシリコン基板と,
該バルクシリコン基板に接続され,バルクシリコン基板の上表面に単結晶シリコンで形成された塀状の形状を有し,その下端部がその上端部より幅が広いアクティブ領域と,
前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第2酸化膜と,
該第2酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と,
前記アクティブ領域の上表面に,前記ゲート酸化膜の厚さ以上に形成された第1酸化膜と,
前記第1及び第2酸化膜上に形成されるゲートと,
前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと,
前記ソース,ドレイン及びゲートのコンタクト部に形成されたコンタクト領域及び金属層と
を含んでなることを特徴とするダブルゲートFET素子。

【請求項17】 バルクシリコン基板に単結晶シリコンで塀状の形状を有し,その下端部がその上端部より幅が広いアクティブ領域を形成する工程と,
前記バルクシリコン基板の上表面からアクティブ領域の一定高さまで第2酸化膜を形成する工程と,
前記第2酸化膜上に形成されたアクティブ領域の両側壁にゲート酸化膜を形成する工程と,
前記アクティブ領域の上表面にゲート酸化膜の厚さ以上の第1酸化膜を形成する工程と,
前記第1,2酸化膜上にゲートを形成する工程と,
前記ゲートに重なるアクティブ領域を除くアクティブ領域の両側にソース及びドレインを形成する工程と,
前記ソース,ドレイン及びゲートのコンタクト部にコンタクト領域及び金属層を形成する工程と
を含んでなることを特徴とするダブルゲートFET素子の製造方法。」

・ 補正後
「【請求項1】
バルクシリコン基板と,
該バルクシリコン基板から垂直に延びた塀状の形状をなし,上部よりも広い下部を有し,その幅よりもはるかに高い高さを有するアクティブ領域と,
前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第2酸化膜と,
該第2酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と,
前記アクティブ領域の上表面に,前記ゲート酸化膜の厚さ以上に形成された第1酸化膜と,
前記第1及び第2酸化膜上に形成されるゲートと,
前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと,
前記ソース,ドレイン及び前記ゲートのコンタクト部に形成されたコンタクト領域及び金属層と
を含み,
前記第2酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されないことを特徴とするダブルゲートFET素子。

【請求項17】
バルクシリコン基板に,単結晶シリコンで該バルクシリコン基板から垂直に延びた塀状の形状をなし,上部よりも広い下部を有し,その幅よりもはるかに高い高さを有するアクティブ領域を形成する工程と,
前記バルクシリコン基板の上表面からアクティブ領域の一定高さまでその下端部を取り囲む第2酸化膜を形成する工程と,
前記第2酸化膜上に形成されたアクティブ領域の両側壁にゲート酸化膜を形成する工程と,
前記アクティブ領域の上表面にゲート酸化膜の厚さ以上の第1酸化膜を形成する工程と,
前記第2酸化膜によって取り囲まれる上記アクティブ領域の下端部が空乏化されないように前記第1,2酸化膜上にゲートを形成する工程と,
前記ゲートに重なるアクティブ領域を除くアクティブ領域の両側にソース及びドレインを形成する工程と,前記ソース,ドレイン及びゲートのコンタクト部にコンタクト領域及び金属層を形成する工程とを含み,
前記第2酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されないことを特徴とするダブルゲートFET素子の製造方法。」

2 補正事項の整理
本件補正による,本願の特許請求の範囲についての補正事項は,以下のとおりである。(下線は補正箇所を示し,当審で付加したもの。)

ア 補正事項1
補正前の請求項1の「該バルクシリコン基板に接続され,バルクシリコン基板の上表面に単結晶シリコンで形成された塀状の形状を有し,その下端部がその上端部より幅が広いアクティブ領域」を,補正後の請求項1の「該バルクシリコン基板から垂直に延びた塀状の形状をなし,上部よりも広い下部を有し,その幅よりもはるかに高い高さを有するアクティブ領域」と補正すること。

イ 補正事項2
補正前の請求項1の「前記ソース,ドレイン及びゲートのコンタクト部に形成されたコンタクト領域及び金属層とを含んでなる」を,補正後の請求項1の「前記ソース,ドレイン及び前記ゲートのコンタクト部に形成されたコンタクト領域及び金属層とを含み,前記第2酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されない」と補正すること。

ウ 補正事項3
補正前の請求項17の「バルクシリコン基板に単結晶シリコンで塀状の形状を有し,その下端部がその上端部より幅が広いアクティブ領域を形成する工程」を,補正後の請求項17の「バルクシリコン基板に,単結晶シリコンで該バルクシリコン基板から垂直に延びた塀状の形状をなし,上部よりも広い下部を有し,その幅よりもはるかに高い高さを有するアクティブ領域を形成する工程」と補正すること。

エ 補正事項4
補正前の請求項17の「前記ソース,ドレイン及びゲートのコンタクト部にコンタクト領域及び金属層を形成する工程とを含んでなる」を,補正後の請求項17の「前記ソース,ドレイン及びゲートのコンタクト部にコンタクト領域及び金属層を形成する工程とを含み,前記第2酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されない」と補正すること。

3 補正目的の適否
補正事項1について検討すると,上記補正事項1により,補正前の請求項1の「該バルクシリコン基板に接続され,バルクシリコン基板の上表面に単結晶シリコンで形成された塀状の形状を有し」た「アクティブ領域」が,補正後の請求項1の「該バルクシリコン基板から垂直に延びた塀状の形状をなし」た「アクティブ領域」と補正され,補正前の請求項1の「単結晶シリコンで形成された」という発明特定事項が削除されているから,補正後の請求項1の「該バルクシリコン基板から垂直に延びた塀状の形状をなし」た「アクティブ領域」には,シリコン以外の材料で形成されたものや,多結晶,アモルファスといった単結晶以外の結晶状態のものが含まれることになる。
そうすると,上記補正事項1は,特許請求の範囲を拡張する補正であり,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる,特許請求の範囲の限定的減縮を目的とするものに該当しない。
また,上記補正事項1は,特許法第17条の2第4項第1号,第3号又は第4号に掲げる,請求項の削除,誤記の訂正又は明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかである。
したがって,本件補正における上記補正事項1は,特許法第17条の2第4項各号に掲げる,いずれの事項を目的とするものにも該当しないから,上記補正事項1を含む本件補正は,特許法第17条の2第4項に規定する要件を満たしていない。

4 独立特許要件についての検討
(1) 検討の前提
上記2で検討したとおり,本件補正は特許法第17条の2第4項に規定する要件を満たしていないが,仮に,上記補正事項1による補正が,特許法第17条の2第4項第2号に掲げる,特許請求の範囲の限定的減縮を目的とするものに該当し,本件補正が特許請求の範囲の限定的減縮を目的とするものとした場合において,補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき,以下に検討する。

(2) 本願補正発明
本件補正後の請求項1に係る発明(本願補正発明)は,再掲すると次のとおりである。

「【請求項1】
バルクシリコン基板と,
該バルクシリコン基板から垂直に延びた塀状の形状をなし,上部よりも広い下部を有し,その幅よりもはるかに高い高さを有するアクティブ領域と,
前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第2酸化膜と,
該第2酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と,
前記アクティブ領域の上表面に,前記ゲート酸化膜の厚さ以上に形成された第1酸化膜と,
前記第1及び第2酸化膜上に形成されるゲートと,
前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと,
前記ソース,ドレイン及び前記ゲートのコンタクト部に形成されたコンタクト領域及び金属層と
を含み,
前記第2酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されないことを特徴とするダブルゲートFET素子。」

(3) 引用例の記載と引用発明
(3-1) 引用例
原査定の拒絶の理由に引用された,本願の優先権主張日前に日本国内において頒布された刊行物である,特開平08-139325号公報(以下「引用例」という。)には,図1?9,図17及び図23とともに,次の記載がある。

ア 発明の属する技術分野,及び従来の技術
「【0001】
【発明の属する技術分野】本発明は半導体装置に関し,特にMOS形トランジスタの改良された構造に関する。
(中略)
【0005】上記の問題を考慮して,さらなる素子の微細化を進めるために,図23(A)および図23(B)に示す構造を有するMOS形トランジスタが提案されている(例えば,特開昭64-42176号公報,特開昭64-27270号公報)。このMOS形トランジスタは,半導体基板5に素子分離領域となる溝を形成することにより凸部105aを形成し,その溝内に絶縁膜等を介して多結晶ポリシリコン膜または直接シリコン酸化膜110を埋め込み,凸部105aの上部および側部に形成したゲート絶縁膜109を介してゲート電極106を形成し,そのゲート電極106をマスクとしてソース領域107およびドレイン領域108を形成することにより構成されている。このような構成を有するMOS形トランジスタ(以下,凸形トランジスタと省略する)は,カットオフ特性が良好である。」

イ 実施例1
「【0031】(中略)
(実施例1)図1は,本発明の第1の発明にかかる半導体装置の製造工程を説明するための図である。まず,図1(A)に示すように,シリコン基板1上に,例えば熱酸化法によってシリコン酸化膜2を厚さ10nm程度形成する。次いで,化学的気相成長法を用いてポリシリコン膜3を厚さ200nm程度形成する。次いで,その上に同様に化学的気相成長法を用いてシリコン酸化膜4を厚さ200nm程度形成する。さらに,その上にレジスト膜5を形成し,例えばフォトリソグラフィー法によりパターニングして所望の形状の素子分離領域を形成する。
【0032】次に,シリコン酸化膜4とポリシリコン膜3を,レジスト膜5をマスクとして,順次異方性エッチング法,例えば反応性イオンエッチング(RIE)法を用いてエッチングして開口部6を加工し,レジスト膜5を剥離する。その後,図1(B)に示すように,開口部6におけるシリコン酸化膜2をNH_(4)F溶液等により除去する。次いで,シリコン酸化膜4をマスクとしてRIE等の異方性エッチング法を用いて素子分離領域となる素子分離溝7を例えば500nm程度の深さで形成する。
(中略)
【0034】次に,図1(C)に示すように,化学的気相成長法等を用いて,素子分離溝7に例えば充填材としてSiO_(2)9を1μm程度堆積する。その後,充填材SiO_(2)9を反応性イオンエッチング法や,CMP(Chemical Mechanical Polishing)等の方法を用いて,ポリシリコン膜3の表面が露出するまでエッチバックし,平坦化する。そして,露出したポリシリコン膜3を,例えばCDE(Chemical Dry Etching)等の方法を用いて剥離する。その後,図2(A)に示すように,NH_(4)F溶液等のエッチングにより,素子分離領域9の表面をチャネル形成領域表面に対して,例えば300nm程度後退させ,チャネル領域となる凸型シリコン部10を形成する。
(中略)
【0037】その後,レジスト膜を除去し,例えばNH_(4)F溶液等により,凸型シリコン部表面の酸化膜を剥離し,再度熱酸化法等により凸型シリコン部表面に,例えば厚さ6nmの熱酸化膜14を形成し,ゲート電極となる,例えばリンをドープしたポリシリコン膜15を厚さ約200nmで形成する。次いで,その上にレジスト膜を塗布し,例えばフォトリソグラフィー法により,所望ゲート電極のパターンにパターニングする。そして,例えば異方性エッチング法を用いてポリシリコン膜をエッチングして,図3(A)に示すように,ゲート電極を形成する。
【0038】次に,図3(B)に示すように,ゲート電極をマスクとし,自己整合的に素子形成領域の斜め上方より不純物をイオン注入して,図5に示すようにソース電極およびドレイン電極16を形成する。(中略)
【0039】その後,通常の工程により,例えば全面にシリコン酸化膜をCVD法により堆積し,これにソース電極,ドレイン電極,およびゲート電極に達するコンタクトホールを形成し,Al配線を配設して素子を完成させる。」

ウ 実施例2(MOS形トランジスタの構成)
「【0041】(中略)
(実施例2)図8(A)は本発明の第2の発明にかかる半導体装置(MOS形トランジスタ)の一実施例を示す断面図である。図中21は半導体基板を示す。本実施例では,半導体基板21としてp型シリコン基板を使用する。半導体基板21には,凹凸が形成されており,凹部22が素子分離領域に対応し,凸部23が素子領域に対応している。この凸部23は,半導体基板21上にエピタキシャル成長で形成してもよく,エッチング法により形成してもよい。本実施例では,凸部23の高さは0.6μmであり,幅は0.3μmである。また,凸部23のp型不純物濃度は5×10^(15)cm^(-3)程度である。なお,凸部23には,n型不純物の拡散層であるソース領域およびドレイン領域が凸部23上面から深さ0.05μmに形成されている。
【0042】凹部22上には,絶縁膜24として厚さ0.3μmのSiO_(2) が埋め込まれるようにして形成されている。凸部23の上面および側面には,ゲート絶縁膜25としてシリコン酸化膜が形成されている。ゲート絶縁膜25の厚さは,上面25aが12nmであり,側面25bが6nmである。絶縁膜24およびゲート絶縁膜25上には,ゲート電極26として,リンをドープしたポリシリコンが厚さ0.2μmで形成されている。このようにして,本発明の第2の発明にかかる半導体装置(素子)が構成されている。」

エ 実施例2(「凸部23」における空乏領域の広がり)
「【0043】図8(B)は図8(A)に示すトランジスタのゲート電極26に正の電位を印加したときに,凸部23内に発生する空乏領域の広がりを示している。図8(B)から分かるように,凸部23の上面の平坦部中央の空乏領域の伸びIが側面およびコーナー部27に比べて小さい。このため,このトランジスタの特性は,コーナー部27のトランジスタの特性に支配される。さらに,ゲート電極26の電位を上げると側面からの空乏領域同士がつながり,上面に形成されたゲート電極26からの支配を受けにくくなることもあって,それ以降空乏領域が伸びにくくなる。したがって,それ以降のゲート電極の電位の増加はすべて反転層形成に費やされるので,ゲート電圧の増加に対する反転層中のキャリアの増加の割合が大きくなり,良好なカットオフ特性が得られる。
【0044】ここで,凸部を有する半導体基板に形成されたMOS形トランジスタの典型的なドレイン電流(I_(D) )-ゲート電圧(V_(G) )特性を図9に示す。図9(A)は凸部上面の平坦部のみにゲート電極が形成されている場合の特性を示している。
(中略)
【0045】一方,コーナー部のゲート電極の支配力が強い場合では,ドレイン電流-ゲート電圧特性は図9(B)に示すようになる。すなわち,閾値が低く,しかも logI_(D)-V_(G)特性の傾きが急峻である。これは,凸部側面から伸びる空乏領域同士がつながるような場合に起こる。これは,それ以降の空乏領域の拡大が構造的に抑えられるので,ゲート電圧の増加に伴い反転層内のキャリアが増加するからである。
(中略)
【0046】図8に示す構造の場合は,凸部23側面に形成されたゲート絶縁膜25bの膜厚が薄く,側面に形成されたゲート電極の支配力が強いので,コーナー部27に構成されるトランジスタの特性が主に現れる。
【0047】図23に示す構造,すなわち凸部上面および側面に形成されているゲート絶縁膜の厚さが等しい構造の場合にも,コーナー部には上面と側面の両方のゲート電極からの電界が集中するので,比較的コーナー部のトランジスタの特性が主に現れるが,図8に示す構造の場合はその傾向がより顕著になる。したがって,図8に示す構造の方が,ゲート電極の幅がより広い領域まで,半導体基板の不純物濃度がより濃い領域まで図9(B)の特性は維持される。このことは,ゲート絶縁膜の膜厚を凸部23上面および側面で変えることにより,トランジスタ特性を変えることができることを示す。(後略)」

オ 実施例4
「【0064】(中略)
(実施例4)図17は本発明にかかる半導体装置(MOS形トランジスタ)の他の例を示す斜視図である。
【0065】この素子は,不純物濃度1×10^(16)cm^(-3)であるp型シリコン基板51を0.7μmエッチングすることにより,幅0.1μmの凸部52を形成し,素子分離領域に絶縁膜53を埋め込み,絶縁膜53を凸部上面から0.3μmエッチングした後に,凸部52にホウ素をイオン注入することにより,凸部52上面から0.3μmの部分より深いところ(図17においては絶縁膜53の上面より深いところ)に1×10^(18)cm^(-3)のp型不純物層54を形成し,その後,厚さ4nmのゲート絶縁膜55を介してゲート電極56を形成し,最後にソース領域57およびドレイン領域58を形成することにより製造される。」

カ 図8(A)及び図8(B)
(ア) 上記ウを参酌すれば,図8(A)から次の構成がみてとれる。
・「半導体基板21」に「素子領域に対応した凸部23」が,「半導体基板21」から垂直に延びた構成。
・「絶縁膜24」上の「素子領域に対応した凸部23」の両側壁に形成された,6nmの厚さを有するシリコン酸化膜である「ゲート絶縁膜25」の「側面25b」と,上記「素子領域に対応した凸部23」の上表面に,12nmの厚さで形成された上記「ゲート絶縁膜25」の「上面25a」とを含む構成。
・上記「絶縁膜24」,上記「ゲート絶縁膜25」の「側面25b」及び上記「ゲート絶縁膜25」の「上面25a」上に「ゲート電極26」が形成された構成。

(イ) 上記エを参酌すれば,図8(B)から,図8(A)のMOS形トランジスタにおいて,「絶縁膜24」により囲まれた「凸部23」の下部は,「ゲート電極26」からの支配を受けにくく,空乏領域が伸びないことがみてとれる。

(3-2) 引用発明
上記(3-1)によれば,引用例には,実施例2の記載を基本として,次の発明(以下,「引用発明」という。)が記載されている。

「p型シリコン基板からなる半導体基板21と,
上記半導体基板21から垂直に延びた,高さが0.6μmで幅が0.3μmである,素子領域に対応した凸部23と,
上記半導体基板21の凹部22上に形成された厚さ0.3μmのSiO_(2)が埋め込まれた絶縁膜24と,
上記絶縁膜24上の上記素子領域に対応した凸部23の両側壁に形成された,6nmの厚さを有するシリコン酸化膜であるゲート絶縁膜25の側面25bと,
上記素子領域に対応した凸部23の上表面に,12nmの厚さで形成された上記ゲート絶縁膜25の上面25aと,
上記絶縁膜24,ゲート絶縁膜25の側面25b,及び上記ゲート絶縁膜25の上面25a上に形成されたゲート電極26と,
上記凸部23に形成されたn型不純物の拡散層であるソース領域およびドレイン領域と,
上記ソース領域,上記ドレイン領域及び上記ゲート電極26にコンタクトホールを介して形成されたAl配線からなるコンタクト配線層とを含み,
上記絶縁膜24により囲まれた上記凸部23の下部は,上記ゲート電極26からの支配を受けにくく,空乏領域が伸びないMOS形トランジスタ。」

(4) 対比
ア 引用発明の「p型シリコン基板からなる半導体基板21」は,本願補正発明の「バルクシリコン基板」に相当する。

イ 引用発明の「素子領域に対応した凸部23」(以下「凸部23」という。)は,本願補正発明の「アクティブ領域」に相当する。
そして,本願の願書に最初に添付した明細書又は図面(以下「出願当初の明細書等」という。)には,「アクティブ領域」の形成方法及び寸法について,図9(a)とともに,次の記載がある。
「【0034】(第1実施例)図9は本発明の第1実施例によりFET素子のボディ構造を具現する工程を示す断面図である。ここでは,ケミカルメカニカルポリッシング(Chemical Mechanical Polishing)(以下CMP)を導入して本発明によるFET素子を具現する主要工程を二次元断面で示す。同図(a)は,バルクシリコン基板2bに第1酸化膜6を形成し,ナノパターニングを行った後,第1酸化膜6とバルクシリコン基板2bのシリコンとを食刻したものを示す。この工程において,チャンネル用のフィン(Fin)がバルクシリコン基板2bに接続されるアクティブ領域4と合せて形成される。この際,第1酸化膜6の厚さは0.5nm?200nmであり,アクティブ領域4の高さは10nm?1000nmであり,幅は4nm?100nmである。」
本願の出願当初の明細書等の上記の記載によれば,本願補正発明の「アクティブ領域」は,「バルクシリコン基板」を食刻して,高さが10nm?1000nmで,幅が4nm?100nmの寸法に形成されることにより,「バルクシリコン基板から垂直に延びた塀状の形状」としたものである。
これに対し,上記4,(3),(3-1),ウによれば,「凸部23は,半導体基板21上にエピタキシャル成長で形成してもよく,エッチング法により形成してもよい」から,引用発明の「凸部23」は,上記「p型シリコン基板からなる半導体基板21」上にエピタキシャル成長又はエッチング法により形成された,「上記半導体基板21から垂直に延びた,高さが0.6μmで幅が0.3μm」のものであり,「バルクシリコン基板から垂直に延び」,高さが10nm?1000nmで,幅が4nm?100nmで,「塀状の形状」をなす本願補正発明の「アクティブ領域」と同様,「塀状の形状」をなすものである。
そうすると,本願補正発明の「該バルクシリコン基板から垂直に延びた塀状の形状をなし,上部よりも広い下部を有し,その幅よりもはるかに高い高さを有するアクティブ領域」と,引用発明の「上記半導体基板21から垂直に延びた,高さが0.6μmで幅が0.3μmである,素子領域に対応した凸部23」とは,「バルクシリコン基板」から垂直に延びた塀状の形状をなし」た「アクティブ領域」である点で共通する。

ウ 引用発明の「上記半導体基板21の凹部22上に形成された厚さ0.3μmのSiO_(2)が埋め込まれた絶縁膜24」(以下「絶縁膜24」という。)は,本願補正発明の「前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第2酸化膜」に相当する。

エ 引用発明の「6nmの厚さを有するシリコン酸化膜であるゲート絶縁膜25の側面25b」(以下「ゲート絶縁膜25の側面25b」という。)は,本願補正発明の「ゲート酸化膜」に相当する。
そうすると,引用発明の「上記絶縁膜24上の上記素子領域に対応した凸部23の両側壁に形成された,6nmの厚さを有するゲート絶縁膜25の側面25b」は,本願補正発明の「該第2酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜」に相当する。

オ 引用発明の「上記ゲート絶縁膜25の上面25a」(以下「ゲート絶縁膜25の上面25a」という。)は12nmの厚さで形成され,「6nmの厚さを有するシリコン酸化膜であるゲート絶縁膜25の側面25b」(本願補正発明の「ゲート酸化膜」に相当。)の厚さ以上に形成されているから,引用発明の「12nmの厚さで形成された」は,本願補正発明の「前記ゲート酸化膜の厚さ以上に形成された」に相当し,また,本願補正発明の「第1酸化膜」と引用発明の「ゲート絶縁膜25の上面25a」とは,酸化膜である点で共通する。
そうすると,本願補正発明の「前記アクティブ領域の上表面に,前記ゲート酸化膜の厚さ以上に形成された第1酸化膜」と引用発明の「上記素子領域に対応した凸部23の上表面に,12nmの厚さで形成された上記ゲート絶縁膜25の上面25a」とは,「前記アクティブ領域の上表面に,前記ゲート酸化膜の厚さ以上に形成された」「酸化膜」である点で共通する。
また,本願補正発明の「前記第1及び第2酸化膜上に形成されるゲート」と,引用発明の「上記絶縁膜24,ゲート絶縁膜25の側面25b,及び上記ゲート絶縁膜25の上面25a上に形成されたゲート電極26」とは,「前記」酸化膜「及び前記第2酸化膜上に形成されるゲート」である点で共通する。

カ 引用発明の「上記凸部23に形成されたn型不純物の拡散層であるソース領域およびドレイン領域」は,本願補正発明の「前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレイン」に相当する。

キ 引用発明の「上記ソース領域,上記ドレイン領域及び上記ゲート電極26にコンタクトホールを介して形成されたAl配線からなるコンタクト配線層」は,本願補正発明の「前記ソース,ドレイン及び前記ゲートのコンタクト部に形成されたコンタクト領域及び金属層」に相当する。

ク 引用発明の「上記絶縁膜24により囲まれた上記凸部23の下部は,上記ゲート電極26からの支配を受けにくく,空乏領域が伸びない」において,引用発明の「上記絶縁膜24により囲まれた上記凸部23の下部」及び「上記ゲート電極26からの支配を受けにくく,空乏領域が伸びない」ことは,それぞれ,本願補正発明の「前記第2酸化膜により囲まれた前記アクティブ領域の前記下部」及び「ゲートの電界により空乏化されないこと」に相当する。
そうすると,引用発明の「上記絶縁膜24により囲まれた上記凸部23の下部は,上記ゲート電極26からの支配を受けにくく,空乏領域が伸びない」は,本願補正発明の「前記第2酸化膜により囲まれた前記アクティブ領域の前記下部はゲートの電界により空乏化されないこと」に相当する。

ケ 本願補正発明の「ダブルゲートFET素子」と引用発明の「MOS形トランジスタ」とは,「MOS形FET素子」である点で共通する。

以上によれば,本願補正発明と引用発明との一致点と相違点は,次のとおりである。

《 一致点 》
「バルクシリコン基板と,
該バルクシリコン基板から垂直に延びた塀状の形状をなしたアクティブ領域と,
前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第2酸化膜と,
該第2酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と,
前記アクティブ領域の上表面に,前記ゲート酸化膜の厚さ以上に形成された酸化膜と,
前記酸化膜及び前記第2酸化膜上に形成されるゲートと,
前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと,
前記ソース,ドレイン及び前記ゲートのコンタクト部に形成されたコンタクト領域及び金属層と
を含み,
前記第2酸化膜により囲まれた前記アクティブ領域の下部はゲートの電界により空乏化されないことを特徴とするMOS形FET素子。」

《 相違点 》
・ 相違点1
本願補正発明の「アクティブ領域」は,「上部よりも広い下部を有し」ているのに対し,引用発明の「凸部23」は,「上部よりも広い下部を有し」ていない点。

・ 相違点2
本願補正発明は,「その幅よりもはるかに高い高さを有するアクティブ領域」を有するのに対して,引用発明は,本願補正発明の「アクティブ領域」に対応する「凸部23」が,「高さは0.6μmであり幅は0.3μmであ」るものの,「その幅よりもはるかに高い高さを有する」かどうかが,不明である点。

・ 相違点3
本願補正発明は,「アクティブ領域」の上表面に,「ゲート酸化膜」の厚さ以上の「第1酸化膜」が形成され,上記「第1酸化膜」及び「第2酸化膜」上に形成される「ゲート」を有する,「ダブルゲートFET素子」であるのに対し,引用発明は,「凸部23」(本願補正発明の「アクティブ領域」に相当。)の上表面に,「ゲート絶縁膜25の側面25b」(本願補正発明の「ゲート酸化膜」に相当。)の厚さ以上の「ゲート絶縁膜25の上面25a」が形成され,「絶縁膜24」(本願補正発明の「第2酸化膜」に相当。),上記「ゲート絶縁膜25の側面25b」,及び上記「ゲート絶縁膜25の上面25a」上に形成された「ゲート電極26」を有する,「MOS形トランジスタ」である点。

(5) 相違点についての判断
(5-1) 相違点1について
ア 周知例1
本願の優先権主張日前に日本国内において頒布された刊行物である,特開平04-276662号公報(以下「周知例1」という。)には,図1とともに,次の記載がある。

「【0013】
【実施例】次に本発明の実施例について,図面に基づいて説明する。図1は,本実施例に係る半導体装置の工程断面図を示す。
(中略)
【0015】次に,図1(2)の工程では,図1(1)の工程で得た基板上全面にCVD法によりSiO_(2)膜4を1000Åの厚さに成膜する。その後,前記SiO_(2)膜4上全面にレジスト膜5(OFPR800)を1.2μmの厚さに塗布する。次いで,素子領域上のレジスト膜5の幅(マスクの幅=凸部の幅:Wg20)を0.2μm,レジスト膜5とレジスト膜5との間隔Ws22を0.4μmとし,凸部が3個できるようにパターニングし,レジスト膜5をマスクとし,マスク領域以外のSiO_(2)膜4をエッチングする。
【0016】次に,図1(3)の工程では,図1(2)の工程で得た基板上のマスク(レジスト膜5)を利用して,さらにRIEにより0.5μmの深さ(Wt21=0.5μm)までエッチングし,溝部を形成する。
(中略)
【0017】次に,図1(4)の工程では,図1(3)の工程で得た基板上のレジスト膜5を除去する。次いで,900℃で熱酸化し,前記溝の側壁及び底にゲートSiO_(2) 7を100Åの厚さに形成する。
【0018】次に,図1(5)の工程では,図1(4)の工程で得た基板上にCVD法によりゲート多結晶シリコン膜8を形成する。その後,必要に応じて配線等の素子を形成し,所望の半導体装置を得ることができる。
【0019】以上の工程により形成した半導体装置は,溝の底部には高濃度不純物が存在するため,チャネルができない。また,凸部の上部には厚いSiO_(2)膜4が存在するため,チャネルができない。この結果,チャネルを凸部側壁のみに形成することができる。このため,SOI構造を用いなくても短チャネル効果の抑制及びサブスレッショルド特性が改善された半導体装置を得ることができる。」

イ 周知例2
本願の優先権主張日前に日本国内において頒布された刊行物である,特開昭64-008670号公報(以下「周知例2」という。)には,第2a?2e図とともに,次の記載がある。

「第1図はシリコンウェハ基板の一部を直方体状半導体部分とした本発明に係るMOSFETの概略断面斜視図であり,第2a図?第2e図および第3図はこのMOSFETを製造する過程を説明する図である。
第1図に示したMOSFETをPチャネルMOSトランジスタとして,n型シリコン(Si)ウェハ基板11の一部をその高さが幅よりも大きい直方体状半導体部分12にし,この部分をソース領域,ドレイン領域およびチャネル領域にし,かつチャネル領域に対応する絶縁膜13上にゲート電極14が設けられている。本発明にしたがって,直方体状半導体部分12の側面はウェハ基板11の平面に対してほぼ垂直であり,そしてゲート電極14も側面に沿って存在するのでウェハ基板11の平面に対して垂直になっている。ゲート電極14は直方体部分12の頂部を越えて直方体状部分12の両側に延在するので,ゲートの働きをするゲート電極は従来の場合よりも長くなり,第1図の場合でチャネル幅Wは高さhの2倍(W=2h)に対応する。そして,ゲート電極14の幅lがチャネル長Lに対応する。
第1図のMOSFETが次のようにして製造される。
まず,n型シリコンウェハ基板11を用意し,第2a図に示すように熱酸化法(又はCVD法)でSiO_(2)膜16(厚さ:0.2μm)をウェハ基板11上に形成する。SiO_(2)膜16上にレジストを塗布し,露光・現像して所定パターンのレジスト層17を形成する。
レジスト層17をマスクとしてSiO_(2)膜16を続いてシリコンウェハ基板11を異方性エツチングによってエツチングして所定深さ(約1μm)のみぞ18を形成する(第2b図)。レジスト層を除去したときの状態を第3図に示す。第2b図および第3図かられかるように,みぞ18によって囲まれたシリコンウェハ基板の突起状部分は直方体状半導体部分12と電極コンタクト用のパッド状部分19および20とからなる。突起状部分の側面はウェハ基板11の平面に対してほぼ垂直になっている。
直方体状半導体部分12はその幅(厚さ)が高さよりも小さく,例えば,第2b図で幅が0.1μmで高さ(みぞ深さ)が1μmである。
次に,バイアススパッタ法でSiO_(2)(又はPSG)膜(厚さ:0.5μm)22を,第2c図に示すように,みぞ18内に選択的に形成する。
熱酸化法によって表出シリコンを酸化してゲート酸化膜でもある薄いSiO_(2)膜23(厚さ:40nm)を垂直な突起状部分およびみぞの側面上に形成する(第2d図)。CVD法によってポリシリコン層(厚さ=0.4μm)14を全面に形成する。このポリシリコン層14にN型不純物(リン)を拡散してn型ポリシリコン層としておく。
ゲート電極パターンのレジスト層(図示せず)をポリシリコン層14上に形成し,これをマスクとしてエツチングしてポリシリコンゲート電極14を,第2e図および第1図に示すように,形成する。別のレジスト層を形成し,これとポリシリコンゲート電極14をマスクとして直方体状部分12とパッド状部分19および20の表面上SiO_(2)膜16および23をエツチング除去する。レジスト層を残こしたままで,イオン注入法でP型不純物(ポロン)を直方体状部分12とパッド状部分19および20のシリコン単結晶層してP^(-)領域形成する。レジスト除去後に,アニール熱処理をしてこれらP^(-)領域ゲート電極の両側でソース領域およびドレイン領域となり,ゲート電極に覆われてドープされなかった直方体状部分12の一部分がチャネル領域となる。
この場合には,第1図に示す構造のMOSFETが得られて,チャネル幅Wは直方体状部分12の高さh(0.5μm)の2倍(L=2h)となり,チャネル長Lは従来と同じようにゲート電極幅l(0,1μm)に対応したものとなる。」(第2頁右下欄第9行?第3頁右上欄第2行)

ウ 判断
引用発明において,「凸部23」(本願補正発明の「アクティブ領域」に相当。)の側面に形成される,厚さが6nmの「ゲート絶縁膜25の側面25b」(本願補正発明の「ゲート酸化膜」に相当。)を,熱酸化法により上記「凸部23」の側面に形成した熱酸化膜で構成することは,引用例の段落【0034】?【0037】,図2(A)及び図3(A)(上記(3),(3-1),イ参照。),周知例1,並びに周知例2にみられるように当該技術分野では常套手段である。
そして,上記「ゲート絶縁膜25の側面25b」を,当該技術分野における常套手段である熱酸化膜で構成することで,上記「凸部23」の側面が熱酸化膜に変わり,上記「凸部23」の「絶縁膜24」(本願補正発明の「前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第2酸化膜」に相当。)で囲まれている部分よりも,上記「凸部23」の幅が減少するから,その結果,上記「凸部23」上部の上記「ゲート絶縁膜25の側面25b」が形成されている部分よりも,上記「凸部23」下部の上記「絶縁膜24」で囲まれている部分が広い構成となることは当業者には明らかであり,このことは,引用例の図3(A)からもみてとれる。
そうすると,引用発明において,上記「ゲート絶縁膜25の側面25b」を,当該技術分野における常套手段である熱酸化膜で構成することで,結果として,上記「凸部23」上部の上記「ゲート絶縁膜25の側面25b」が形成されている部分よりも,上記「凸部23」下部の上記「絶縁膜24」で囲まれている部分が広い構成となること(相違点1に係る構成となること)は,当業者には明らかであるから,相違点1に係る構成は,引用例の記載に接した当業者が,容易に想到し得たものである。

(5-2) 相違点2について
ア 本願補正発明の「その幅よりもはるかに高い高さを有するアクティブ領域」における,「その幅よりもはるかに高い高さ」という表現が抽象的である。そこで,本願の出願当初の明細書等の記載を参酌すれば,上記(4),イで検討したとおり,本願補正発明の「アクティブ領域」の高さは10nm?1000nmであり,幅は4nm?100nmである。
ここで,本願補正発明の「アクティブ領域」の高さと幅の比がとり得る最小値及び最大値をみると,上記「アクティブ領域」の高さが10nm,幅が100nmのとき,幅に対する高さの比は0.1倍で最小値となり,上記「アクティブ領域」の高さが1000nm,幅が4nmのとき,幅に対する高さの比は250倍で最大値となる。また,上記「アクティブ領域」の高さと幅が最小値のときの高さと幅の比,及び上記両者が最大値のときの高さと幅の比をみると,高さが10nm,幅が4nmのとき,幅に対する高さの比は2.5倍であり,高さが1000nm,幅が100nmのとき,幅に対する高さの比は100倍である。
以上から,本願の出願当初の明細書等の記載を参酌すれば,本願補正発明の「その幅よりもはるかに高い高さを有するアクティブ領域」における「その幅よりもはるかに高い高さ」とは,「アクティブ領域」の幅の2.5倍程度又はそれ以上の高さと解するのが自然である。

イ これに対し,引用発明の「凸部23」(本願補正発明の「アクティブ領域」に相当。)の高さと幅の比をみると,上記「凸部23」は,「高さが0.6μmで幅が0.3μm」で,幅に対する高さの比は2倍であり,本願補正発明における上記「アクティブ領域」の幅に対する高さの比に近接しているから,引用発明の上記「凸部23」も,「その幅よりもはるかに高い高さ」を有しているといえる。
そうすると,相違点2は,本願補正発明と引用発明との実質的な相違点ではない。

ウ 仮に,相違点2が,本願補正発明と引用発明との実質的な相違点であるとした場合,すなわち,引用発明の「高さが0.6μmで幅が0.3μm」である上記「凸部23」が,本願補正発明の「その幅よりもはるかに高い高さを有するアクティブ領域」と相違するとした場合について,更に検討する。
半導体からなる構造体,絶縁体からなる構造体,導電部材からなる配線及び電極等を構成要素として半導体基板上に形成してなる半導体素子において,上記半導体素子の微細化を図るために,上記半導体素子の各構成要素の幅に対する高さの比を大きくし,アスペクト比を高めることは,当該技術分野における常套手段である。そして,上記(3),(3-1),オから,引用例の段落【0065】には,別の実施例(実施例4)として,素子領域に対応した「凸部52」の高さを0.7μm,幅を0.1μmとし,上記「凸部52」の幅に対する高さの比を7倍とすること,すなわち,上記アによれば,上記「凸部52」が「その幅よりもはるかに高い高さ」を有している構成とすることが開示されている。
そうすると,引用発明において,上記「凸部23」が「その幅よりもはるかに高い高さ」を有している構成とすること(相違点2に係る構成とすること)は,引用例の記載に接した当業者が適宜なし得ることである。

エ 以上によれば,相違点2は,本願補正発明と引用発明との実質的な相違点ではなく,仮にそうでないとしても,引用発明において,当業者が適宜なし得ることである。

(5-3) 相違点3について
ア 本願補正発明の「該第2酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜」,及び「前記アクティブ領域の上表面に,前記ゲート酸化膜の厚さ以上に形成された第1酸化膜」それぞれの膜厚について,本願の出願当初の明細書等には,図10(a)?(d)とともに,次の記載がある。
「【0036】(第2実施例)図10は本発明の第2実施例によりFET素子のボディ構造を具現する工程を示す断面図である。(中略)同図(a)は,バルクシリコン基板2bとアクティブ領域4に第1酸化膜6と窒化膜14を形成し,ナノパターニングを行った後,第1酸化膜6と窒化膜14,そしてシリコンを食刻したものを示す。(中略)ここで,第1酸化膜6の厚さは0.5nm?200nmであり,アクティブ領域4の高さは10nm?1000nmである。
(中略)
【0037】同図(c)は,(b)で形成された第2酸化膜10を10nm?300nmの厚さに食刻した断面を示す。結局,第2酸化膜10上に塀状に突出したアクティブ領域4の高さは5nm?300nmとなる。(d)は,形成されたアクティブ領域4にゲート酸化膜12を0.5nm?10nmの厚さに成長させた断面を示す。(後略)」

本願の出願当初の明細書等の上記の記載によれば,本願補正発明の「第1酸化膜」は,「ゲート酸化膜」以上の膜厚で,且つ上記「第1酸化膜」上に形成された「ゲート」に電圧が印加されることにより,「アクティブ領域」の上面から空乏領域が伸び,反転層が形成される程度の膜厚,すなわち,上記「ゲート」に対するゲート絶縁膜として機能する程度の膜厚を有する酸化膜も含むから,本願補正発明の「第1酸化膜」と引用発明の「ゲート絶縁膜25の上面25a」との間に,実質的な相違はなく,また,本願補正発明の「前記第1及び第2酸化膜上に形成されるゲート」と,引用発明の「上記絶縁膜24,ゲート絶縁膜25の側面25b,及び上記ゲート絶縁膜25の上面25a上に形成されたゲート電極26」との間にも,実質的な相違はない。
さらに,本願の願書に最初に添付した明細書の上記の記載から,本願発明の「ダブルゲートFET素子」は,「ゲート」に電圧が印加されることにより,上記「アクティブ領域」の両側面及び上面から空乏領域が伸び,反転層が形成されるFET素子も含むから,本願補正発明の「ダブルゲートFET素子」と引用発明の「MOS形トランジスタ」との間に,実質的な相違はない。
そうすると,相違点3は,本願補正発明と引用発明との実質的な相違点ではない。

イ 仮に,相違点3が,本願補正発明と引用発明との実質的な相違点であるとした場合,すなわち,本願補正発明の「第1酸化膜」が,引用発明の「ゲート絶縁膜25の上面25a」のようにゲート酸化膜の一部を構成するものではないとした場合について,更に検討する。
上記(5-1),ア及びイによれば,バルクシリコン基板と,上記バルクシリコン基板から垂直に延びた塀状の形状をなすアクティブ領域と,上記アクティブ領域の両側壁に形成されたゲート酸化膜と,上記アクティブ領域の上表面に形成された酸化膜と,上記ゲート酸化膜及び上記酸化膜上に形成されるゲートとを有するFET素子において,上記ゲートに電圧が印加された場合に,上記酸化膜の膜厚を,上記FET素子のチャネルが上記「アクティブ領域」の両側面にのみ形成され,上記「アクティブ領域」の上面には形成されないような厚さに設定することは,周知例1及び2にみられるように周知の技術である。
さらに,上記(3),(3-1),エによれば,引用例には,上記「ゲート絶縁膜25の側面25b」(本願補正発明の「ゲート酸化膜」に相当。)を,上記「ゲート絶縁膜25の上面25a」よりも薄く形成することで,「凸部23」(本願補正発明の「アクティブ領域」に相当。)の上面に形成されたゲート電極の支配力よりも,上記「凸部23」の両側面に形成されたゲート電極の支配力が強くなり,良好なトランジスタ特性が得られること,及び上記「ゲート絶縁膜25の上面25a」と上記「ゲート絶縁膜25の側面25b」で膜厚を変えることにより,トランジスタ特性を変えることができることが教示されている。
そうすると,引用例に記載された上記の教示に接した当業者が,引用発明において,上記「凸部23」の上面に形成されたゲート電極の支配力よりも,上記「凸部23」の両側面に形成されたゲート電極の支配力を強めるために,上記「ゲート絶縁膜25の上面25a」及び上記「ゲート絶縁膜25の側面25b」それそれの膜厚を設定する際に,「絶縁膜24」(本願補正発明の「第2酸化膜」に相当。),上記「ゲート絶縁膜25の側面25b」,及び上記「ゲート絶縁膜25の上面25a」上に形成された「ゲート電極26」への電圧印加時に,上記「凸部23」の両側面からのみ空乏領域が伸び,反転層が形成されるように,上記「ゲート絶縁膜25の上面25a」の膜厚を設定することは,上記周知の技術に基づいて,当業者が容易に想到し得たものである。
以上によれば,引用発明において,上記「凸部23」の上表面に,上記「ゲート絶縁膜25の側面25b」の厚さ以上の酸化膜が形成され,上記「絶縁膜24」,上記「ゲート絶縁膜25の側面25b」,及び上記酸化膜上に形成される「ゲート電極26」を有する「ダブルゲートFET素子」とすること(相違点3に係る構成とすること)は,例えば周知例1及び2にみられるような周知の技術に基づいて,当業者が容易に想到し得たものである。

ウ したがって,相違点3は,本願補正発明と引用発明との実質的な相違点ではなく,仮にそうでないとしても,引用発明において,例えば周知例1及び2にみられるような周知の技術に基づいて,当業者が容易に想到し得たものである。

(6) まとめ
以上のとおり,上記相違点1は,引用発明において,引用例の記載に接した当業者が容易に想到し得たものであり,上記相違点2は,本願補正発明と引用発明との実質的な相違点ではなく,仮にそうでないとしても,引用発明において,当業者が適宜なし得ることであり,さらに,上記相違点3は,本願補正発明と引用発明との実質的な相違点ではなく,仮にそうでないとしても,引用発明において,周知例1及び2にみられるような周知の技術に基づいて,当業者が容易に想到し得たものであるから,本願補正発明は,引用例記載の発明(引用発明),並びに周知例1及び2にみられるような周知の技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
したがって,本件補正は,特許法第17条の2第5項(平成18年法律第55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項をいう。以下同じ。)において準用する同法第126条第5項の規定に適合しないものである。

4 むすび
以上検討したとおり,本件補正は,特許法第17条の2第4項に規定する要件を満たしておらず,また,仮に当該要件を満たすものであったとしても,特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから,いずれにしても,本件補正は,特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3 本願発明の容易想到性について

1 本願発明について
平成19年6月27日に提出された手続補正書による手続補正は上記のとおり却下されたので,本願の請求項1?23に係る発明は,平成18年11月21日に提出された手続補正書に記載されたとおりのものであり,その請求項1の記載は,再掲すると次のとおりである。(以下,本願の請求項1に係る発明を「本願発明」という。)

【請求項1】
「バルクシリコン基板と,
該バルクシリコン基板に接続され,バルクシリコン基板の上表面に単結晶シリコンで形成された塀状の形状を有し,その下端部がその上端部より幅が広いアクティブ領域と,
前記バルクシリコン基板の上表面から前記アクティブ領域の一定高さまで形成された第2酸化膜と,
該第2酸化膜上の前記アクティブ領域の両側壁に形成されたゲート酸化膜と,
前記アクティブ領域の上表面に,前記ゲート酸化膜の厚さ以上に形成された第1酸化膜と,
前記第1及び第2酸化膜上に形成されるゲートと,
前記ゲートと重なる前記アクティブ領域を除く前記アクティブ領域の両側に各形成されたソース及びドレインと,
前記ソース,ドレイン及びゲートのコンタクト部に形成されたコンタクト領域及び金属層と
を含んでなることを特徴とするダブルゲートFET素子。」

2 引用例の記載と引用発明
引用例の記載は,前記第2,4,(3),(3-1)のとおりであり,引用発明は,前記第2,4,(3),(3-2)で認定したとおりである。

3 対比
前記第2,1及び2から明らかなように,本願補正発明の「該バルクシリコン基板から垂直に延びた塀状の形状をなし,上部よりも広い下部を有し,その幅よりもはるかに高い高さを有するアクティブ領域」が,本願発明では「該バルクシリコン基板に接続され,バルクシリコン基板の上表面に単結晶シリコンで形成された塀状の形状を有し,その下端部がその上端部より幅が広いアクティブ領域」であり,また,本願発明は,本願補正発明から,平成19年6月27日に提出された手続補正書による手続補正の補正事項2で付加した発明特定事項を取り除いたものである。
以下,本願発明と引用発明とを対比する。

ア 前記第2,4,(4),ア及びイで検討したとおり,引用発明の「p型シリコン基板からなる半導体基板21」は,本願発明の「バルクシリコン基板」に相当し,また,引用発明の「上記半導体基板21から垂直に延びた」,「上記半導体基板21から垂直に延びた,高さが0.6μmで幅が0.3μmである」及び「素子領域に対応した凸部23(凸部23)」は,それぞれ,本願発明の「該バルクシリコン基板に接続され」,「塀状の形状を有し」及び「アクティブ領域」に相当する。
そして,前記第2,4,(3),(3-1),ウによれば,引用発明の上記「凸部23」は,上記「p型シリコン基板からなる半導体基板21」上にエピタキシャル成長又はエッチング法により形成されるから,上記「p型シリコン基板からなる半導体基板21」の上表面に単結晶シリコンで形成されたものである。
そうすると,本願発明と引用発明とは,「バルクシリコン基板」と,該「バルクシリコン基板」に接続され,「バルクシリコン基板」の上表面に単結晶シリコンで形成された塀状の形状を有する「アクティブ領域」とを有する点で共通する。

イ その他の本願発明と引用発明との対比は,前記第2,4,(4),ウ?キ及びケで検討したとおりである。

そうすると,本願発明と引用発明とは,下記の点で相違し,その余の点で一致する。

《 相違点 》
・ 相違点1
本願発明の「アクティブ領域」は,「その下端部がその上端部より幅が広い」のに対し,引用発明の「凸部23」(本願発明の「アクティブ領域」に相当。)は,「その下端部がその上端部より幅が広い」ものではない点。

・ 相違点2
本願発明は,「アクティブ領域」の上表面に,「ゲート酸化膜」の厚さ以上の「第1酸化膜」が形成され,上記「第1酸化膜」及び「第2酸化膜」上に形成される「ゲート」を有する,「ダブルゲートFET素子」であるのに対し,引用発明は,「凸部23」(本願発明の「アクティブ領域」に相当。)の上表面に,「ゲート絶縁膜25の側面25b」(本願発明の「ゲート酸化膜」に相当。)の厚さ以上の「ゲート絶縁膜25の上面25a」が形成され,「絶縁膜24」(本願発明の「第2酸化膜」に相当。),上記「ゲート絶縁膜25の側面25b」,及び上記「ゲート絶縁膜25の上面25a」上に形成された「ゲート電極26」を有する,「MOS形トランジスタ」である点。

4 相違点についての判断
(1) 相違点1について
ア 引用例
引用例には,図17及び図18とともに,次の記載がある。(一部再掲。)

(ア) 実施例4
「【0064】(中略)
(実施例4)図17は本発明にかかる半導体装置(MOS形トランジスタ)の他の例を示す斜視図である。
【0065】この素子は,不純物濃度1×10^(16)cm^(-3)であるp型シリコン基板51を0.7μmエッチングすることにより,幅0.1μmの凸部52を形成し,素子分離領域に絶縁膜53を埋め込み,絶縁膜53を凸部上面から0.3μmエッチングした後に,凸部52にホウ素をイオン注入することにより,凸部52上面から0.3μmの部分より深いところ(図17においては絶縁膜53の上面より深いところ)に1×10^(18)cm^(-3)のp型不純物層54を形成し,その後,厚さ4nmのゲート絶縁膜55を介してゲート電極56を形成し,最後にソース領域57およびドレイン領域58を形成することにより製造される。
(中略)
【0068】本実施例においては,凸部52を形成する際に,例えば,図18に示すように,100°の順テーパを付けることが好ましい。これにより,ゲート電極56を形成した後に凸部52側面にゲート電極が残存することを防止し,ゲート電極56同士の短絡を防止することができる。」

(イ) 図18
上記(ア)を参酌すれば,図18から,「p型シリコン基板51」をエッチングすることにより,単結晶シリコンで形成された「凸部52」と,素子分離領域に「絶縁膜53」を埋め込み,上記「絶縁膜53」を上記「凸部52」上面からエッチングすることにより,上記「p型シリコン基板51」の上表面から上記「凸部52」の一定高さまで形成された上記「絶縁膜53」とを有する半導体装置(MOS形トランジスタ)において,上記「凸部52」の上面と側面とのなす角度を100°にして,上記「凸部52」に順テーパが付けられた構成がみてとれる。

イ 判断
上記アによれば,引用例には,「p型シリコン基板51」を0.7μmエッチングすることにより,幅0.1μmの単結晶シリコンで形成された,塀状の形状を有する「凸部52」と,素子分離領域に「絶縁膜53」を埋め込み,上記「絶縁膜53」を上記「凸部52」上面から0.3μmエッチングすることにより,上記「p型シリコン基板51」の上表面から上記「凸部52」の一定高さまで形成された上記「絶縁膜53」とを有する半導体装置(MOS形トランジスタ)において,上記「凸部52」の上面と側面とのなす角度を100°にして,上記「凸部52」に順テーパを付けること,及びそれによって,上記「凸部52」上にゲート電極となる膜を形成し,この膜をゲート電極のパターンにパターニングして,ゲート電極を形成した後に,上記「凸部52」側面にゲート電極が残存し,ゲート電極同士が短絡することを防止できることが記載されている。
そうすると,引用発明において,「凸部23」(本願発明の「アクティブ領域」に相当。)に「ゲート電極26」(本願発明の「ゲート」に相当。)を形成した後に,上記「凸部52」側面にゲート電極が残存し,ゲート電極同士が短絡することを防止するために,上記「凸部23」に順テーパを付けることは,引用例の上記の記載に接した当業者が容易に想到し得たものであり,そして,上記「凸部23」に順テーパを付けることにより,上記「凸部23」の下端部がその上端部より幅が広い構成となること(相違点1に係る構成となること)は明らかである。
以上から,引用発明において,相違点1に係る構成とすることは,引用例の記載に接した当業者が容易に想到し得たものである。

(2) 相違点2
本願発明と引用発明との相違点2は,本願補正発明と引用発明との相違点3と同一内容のものである。
そうすると,前記第2,4,(5),(5-3)で検討したとおり,相違点2は,本願発明と引用発明との実質的な相違点ではなく,仮にそうでないとしても,引用発明において,例えば周知例1及び2にみられるような周知の技術に基づいて,当業者が容易に想到し得たものである。

5 まとめ
以上のとおり,上記相違点1は,引用発明において,引用例の記載に接した当業者が容易に想到し得たものであり,また,上記相違点2は,本願発明と引用発明との実質的な相違点ではなく,仮にそうでないとしても,引用発明において,周知例1及び2にみられるような周知の技術に基づいて,当業者が容易に想到し得たものであるから,本願発明は,引用例記載の発明(引用発明),並びに周知例1及び2にみられるような周知の技術に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許を受けることができないものである。

第4 結言

以上検討したとおり,本願の請求項1に係る発明は,特許法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
審理終結日 2010-08-18 
結審通知日 2010-08-20 
審決日 2010-08-31 
出願番号 特願2002-381448(P2002-381448)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 57- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 川村 裕二  
特許庁審判長 河口 雅英
特許庁審判官 小川 将之
近藤 幸浩
発明の名称 ダブルゲートFET素子及びその製造方法  
代理人 吉武 賢次  
代理人 関根 毅  
代理人 橘谷 英俊  
代理人 高橋 佳大  

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