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審決分類 |
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L |
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管理番号 | 1231050 |
審判番号 | 不服2007-22901 |
総通号数 | 135 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2011-03-25 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2007-08-20 |
確定日 | 2011-01-26 |
事件の表示 | 平成11年特許願第232035号「半導体装置のセルフアラインシリサイドの形成方法」拒絶査定不服審判事件〔平成12年6月23日出願公開、特開2000-174274〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
1.手続の経緯 本願は、平成11年8月18日(パリ条約に基づく優先権主張 1998年12月1日、大韓民国)の特許出願であって、平成18年11月16日付けの拒絶理由通知に対して、平成19年1月11日に意見書が提出されるとともに、同日付けで手続補正がなされたが、同年5月11日付けで拒絶査定がなされた。 これに対して、同年8月20日に拒絶査定不服審判が請求されるとともに、同年9月14日付けで手続補正がなされ、その後、平成21年12月18日付けで審尋がなされ、それに対する回答書は提出されなかった。 2.平成19年9月14日付けの手続補正の適否について (1)補正の内容 平成19年9月14日付けの手続補正(以下「本件補正」という。)は、補正前の明細書の特許請求の範囲の請求項6を、補正後の明細書の特許請求の範囲の請求項6と補正するものであり、補正前の請求項1及び6、並びに補正後の請求項6は、各々以下のとおりである (補正前) 「【請求項1】 半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、 前記金属層の上部に第1キャッピング層を形成する段階と、 前記基板を第1温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、 未反応の金属層と第1キャッピング層を取り除く段階と、 前記生成物の上部に第2キャッピング層を形成する段階とを備え、 前記第2キャッピング層は絶縁体で形成することを特徴とする半導体装置の製造方法。」 「【請求項6】 前記第2キャッピング層は導電体で形成することを特徴とする請求項1に記載の半導体装置の製造方法。 」 (補正後) 「【請求項6】 半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、 前記金属層の上部に第1キャッピング層を形成する段階と、 前記基板を第1温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、 未反応の金属層と第1キャッピング層を取り除く段階と、 前記生成物の上部に第2キャッピング層を形成する段階とを備え、 前記第2キャッピング層は導電体で形成することを特徴とする半導体装置の製造方法。」 (2)新規事項の追加の有無 補正後の請求項6に記載された事項は、明細書の0030段落?0038段落及び図6?10等に記載されているから、本件補正は、願書に最初に添付した明細書又は図面(以下「当初明細書等」という。)を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかである。 したがって、本件補正は、当初明細書等に記載した事項の範囲内においてなされたものであり、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定をいう。以下同じ。)に規定する要件を満たす。 (3)補正の目的 補正前の請求項6は、補正前の請求項1を引用し、「前記第2キャッピング層は導電体で形成する」という構成を付加したものであるが、補正前の請求項1には、「前記第2キャッピング層は絶縁体で形成する」という構成が記載されているから、補正前の請求項6は、その記載内容自体に矛盾を含むものと認められる。 一方、本願の明細書の0036段落の「図9は生成物の上部に導電体、望ましくは、チタンナイトライドをスパッタリング方法により10Å以上の厚さで蒸着して第2キャッピング層120を形成する段階を示す。第2キャッピング層120はチタンタングステン、タンタルナイトライド又はタングステンナイトライドで形成することができる。」(ここにおいて、下線は当合議体にて付加したものである。以下同じ。)という記載、及び0041段落の「図12を参照すれば、上述した本発明の第1実施形態と同様の方法で1次熱処理を行い、未反応のコバルト層及び第1キャッピング層を取り除いた後、絶縁体、望ましくは、酸化物、SiN又はSiONの群から選ばれたいずれか一つで第2キャッピング層121を形成する。その後、上述した第1実施形態と同一の条件で2次熱処理を行うと、コバルトモノシリサイドとシリコンが反応してコバルトモノシリサイド領域が低い比抵抗のコバルトダイシリサイド領域122,124に相変移する。・・・」という記載等を参照すれば、補正前の請求項6は、補正前の請求項1を引用して「前記第2キャッピング層は導電体で形成する」という事項を付加するのではなく、正しくは、補正前の請求項1における「前記第2キャッピング層は絶縁体で形成する」という事項を「前記第2キャッピング層は導電体で形成する」という事項に置き換えたものとすべきであることが当業者にとって明らかである。 そして、本件補正は、矛盾を含み誤りであった補正前の請求項6を、本来の正しい記載である、補正前の請求項1における「前記第2キャッピング層は絶縁体で形成する」という事項を「前記第2キャッピング層は導電体で形成する」という事項に置き換えたものに訂正する補正であるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第3号に掲げる誤記の訂正を目的とするものに該当する。 したがって、本件補正は特許法第17条の2第4項に規定する要件を満たす。 (4)補正の適否についてのまとめ 以上検討したとおり、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすから、適法になされたものである。 3.本願発明 上において検討したとおり、本件補正は適法になされたものであるから、本願の請求項1?11に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?11に記載されている事項により特定されるとおりのものであり、そのうちの請求項6に係る発明(以下「本願発明」という。)は、請求項6に記載されている事項により特定される以下のとおりのものである。 「【請求項6】 半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、 前記金属層の上部に第1キャッピング層を形成する段階と、 前記基板を第1温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、 未反応の金属層と第1キャッピング層を取り除く段階と、 前記生成物の上部に第2キャッピング層を形成する段階とを備え、 前記第2キャッピング層は導電体で形成することを特徴とする半導体装置の製造方法。」 4.引用刊行物に記載された発明 (1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平10-229052号公報(以下「引用例」という。)には、図2?15とともに以下の記載がある。 a.「【0001】 【発明の属する技術分野】本発明は、半導体集積回路装置の製造技術に関し、特に、高速動作を要求される高集積なシリコン半導体集積回路装置に適用して有効な技術に関するものである。」 b.「【0010】 【発明が解決しようとする課題】このようなコバルトサリサイドのプロセスについて本発明者らが検討した結果、以下に示す2通りのプロセスが効果的であることが判明した。 【0011】すなわち、(1)コバルト膜の下層に薄いチタン膜を形成し、コバルト/チタンの積層膜構造で熱処理することにより、エピタキシャルなコバルトシリサイドを得る方法、(2)コバルト膜の形成後、第一の熱処理でコバルトモノシリサイドを形成し、選択的に未反応コバルト膜を除去後、第一の熱処理よりさらに高温で第二の熱処理を行い、第一の熱処理で得られたコバルトモノシリサイドよりも低抵抗なコバルトジシリサイドを得る方法、である。 【0012】このような(1)の方法では、エピタキシャルなコバルトシリサイドが得られるため、また、(2)の方法では、コバルトジシリサイドが得られるため、低抵抗で、耐熱性に優れたシリサイド膜が得られる。 【0013】しかし、本発明者らは、上記サリサイドプロセスにおいて、いくつかの問題がある点も認識した。 【0014】すなわち、前記(1)の方法では、エピタキシャル反応を利用するためシリサイド化の反応速度が遅く、高温、長時間の熱処理が必要となる。しかし、高温、長時間の熱処理では、素子分離構造におけるブリッジングやエンクローチメントが発生しやすくなり、その結果、プロセスウィンドウが狭くなるという問題がある。また、チタン膜を介した反応であるため反応系が複雑となり、制御性が乏しくなるという不具合がある。さらに、コバルトシリサイド中にチタンが混入し、そのため、コバルトシリサイドの抵抗が高くなるという問題もある。 【0015】また、前記(2)の方法では、シリサイドが露出した状態で第二の熱処理を行なうため、熱処理時に表面が窒化、あるいは酸化され、また、シリサイドを高温で熱処理すると、凝集現象が発生する。これらの影響によリシリサイドの抵抗が高くなるという問題を生じる。 【0016】本発明の目的は、低温でかつ制御性良く、低抵抗なエピタキシャルシリサイド層を形成することができる技術を提供することにある。 【0017】本発明の他の目的は、シリサイド表面の窒化、酸化を防止し、シリサイド層の凝集現象を抑制することができる技術を提供することにある。 【0018】本発明のさらに他の目的は、拡散層抵抗、コンタクト抵抗が十分に低いMISFETを有する半導体集積回路装置を提供することにある。」 c.「【0052】次に、本実施の形態1の半導体集積回路装置の製造方法を、図2?図10を用いて説明する。図2?図10は、本発明の一実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示し、図2?図6は要部の断面図、図7?図10は(a)に平面図、(b)に(a)におけるb-b断面図を示す。 【0053】まず、n^(-)形の半導体基板1を用意し、薄いシリコン酸化膜15をその表面に形成した後、シリコン窒化膜16を堆積し、公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングする。シリコン窒化膜16のパターニングは、フィールド絶縁膜2が形成される領域を除去するように行う。さらに、シリコン窒化膜16をマスクにして、たとえばリンまたは砒素等のn形不純物を高濃度にイオン注入し、チャネルストッパ4を形成する。また、pウェル3が形成される領域にたとえばボロン等p形の不純物をイオン注入し、pウェル3を形成する(図2)。 【0054】次に、半導体基板1を熱処理し、シリコン窒化膜16で覆われていない領域を選択的に酸化し、フィールド絶縁膜2を形成する(図3)。チャネルストッパ4およびpウェル3は、この段階で活性化される。 【0055】次に、シリコン窒化膜16およびシリコン酸化膜15を除去した後、半導体基板1の全面にゲート絶縁膜5となるシリコン酸化膜およびゲート電極6となる多結晶シリコン膜を形成し、その多結晶シリコン膜を公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングし、ゲート電極6を形成する(図4)。シリコン酸化膜はたとえば熱酸化法により、多結晶シリコン膜はたとえばCVD法により形成することができる。 【0056】次に、フォトレジストおよびゲート電極6をマスクにして、たとえば砒素あるいはリン等のn形不純物を低濃度にイオン注入し、n^(-)半導体領域7を形成する(図5)。 【0057】次に、半導体基板1の全面にシリコン酸化膜を堆積し、公知の異方性エッチングを施して前記シリコン酸化膜をエッチングし、ゲート電極6の側面にサイドウォール9を形成する。さらに、フォトレジスト、ゲート電極6およびサイドウォール9をマスクにして、たとえば砒素あるいはリン等のn形不純物を高濃度にイオン注入し、n^(+)半導体領域8を形成する(図6)。」 d.「【0079】次に、本実施の形態2の半導体集積回路装置の製造方法を、図12?図15を用いて説明する。図12?図15は、本発明の他の実施の形態である半導体集積回路装置の製造方法の一例をその工程順に示したものであり、(a)は平面図、(b)は(a)におけるb-b断面図を示す。 【0080】本実施の形態2の半導体集積回路装置の製造方法は、実施の形態1における図6の工程までは、実施の形態1と同様である。したがって、説明を省略し、その後の工程から説明する。 【0081】MOSFETQnの形成された半導体基板1の全面にコバルト膜21(第4金属膜)を堆積し、さらに窒化チタン膜22(第5金属膜)を堆積する(図12)。ここで、コバルト膜21は、ゲート電極6およびn^(+)半導体領域8と反応してシリサイド物を形成するものであり、窒化チタン膜22は後に説明する熱処理においてコバルトの酸化あるいは窒化を防止する作用を有する。 【0082】コバルト膜21および窒化チタン膜22は、公知のスパッタ法を用いて堆積することができ、コバルト膜21の膜厚を10?20nm、窒化チタン膜22の膜厚を10nmとすることができる。 【0083】次に、半導体基板1に熱処理(第3の熱処理)を施し、ゲート電極6およびn^(+)半導体領域8のシリコンとコバルト膜21を反応させてコバルトシリサイド23(第1シリサイド層)を生成し、未反応のコバルト膜21を除去する(図13)。第3の熱処理の熱処理条件は、500℃、1分とすることができる。この段階でのコバルトシリサイド23は、熱処理温度が低温であり、また短時間であるため、抵抗値の高いコバルトモノシリサイドの状態である。その抵抗率としては70?80μΩ・cmを例示することができる。また、形成されたコバルトシリサイド23の膜厚は、25?40nmを例示することができる。 【0084】未反応のコバルト膜21の除去には、アンモニア加水等を用いた公知のウェットエッチング法を用いることができ、この際、コバルトシリサイド23に形成された表面の窒化層あるいは酸化層も同時に除去することができる。窒化チタン膜22の存在によりコバルトシリサイド23の表面の窒化層あるいは酸化層の形成が抑制されるものの、僅かながら窒化あるいは酸化されることは避けられず、このような窒化層あるいは酸化層を除去することは、この後の工程において窒素あるいは酸素が不純物として混入し、シリサイド層の抵抗値を低下させる要因となることは本発明者らの検討の結果判明している。したがって、本工程で窒化層あるいは酸化層をウェットエッチングにより除去することは、半導体集積回路装置の高性能化に有効であるといえる。 【0085】次に、半導体基板1の全面に窒化チタン膜24を堆積する(図14)。窒化チタン膜24は、公知のスパッタ法で堆積することができ、その膜厚は10nmとすることができる。 【0086】次に、半導体基板1に前工程の熱処理よりも高温の熱処理(第4の熱処理)を施し、コバルトモノシリサイドからなるコバルトシリサイド23をコバルトジシリサイドに変化させ、低抵抗層20を形成する。さらに、窒化チタン膜24を除去する(図15)。 【0087】前記第4の熱処理は、たとえば700℃、1分の条件で行うことができ、その熱処理のより生成される低抵抗層20の抵抗率は15?17μΩ・cmを例示することができる。また、形成された低抵抗層20の膜厚は、30?50nmとすることができる。 【0088】本工程の第4の熱処理の際、コバルトシリサイド23上に窒化チタン膜24が堆積されているため、窒化チタン膜24がコバルトシリサイド23の酸化あるいは窒化防止の作用を有し、コバルトジシリサイドからなる低抵抗層20の表面に酸化層あるいは窒化層が形成されることを抑制する。また、700℃という高温の熱処理では、コバルトモノシリサイドからなるコバルトシリサイド23がコバルトジシリサイドからなる低抵抗層20に変化する過程において凝集現象が発生し、低抵抗層20に粒界が生じてその抵抗値を大きくする場合が生じやすいが、コバルトシリサイド23の上面に窒化チタン膜24が堆積されているため、前記過程において粒子の物理的な移動を阻害し、凝集を発生し難くする作用がある。この結果、低抵抗層20の抵抗値を低くすることができる。 【0089】最後に、実施の形態1と同様に、層間絶縁膜11、接続孔12、配線13および保護絶縁膜14を形成して図11に示す半導体集積回路装置がほぼ完成するが、これらの形成方法は実施の形態1と同様であるため説明を省略する。」 (2)ここにおいて、0079段落以降に記載された「本実施の形態2の半導体装置の製造方法」についてみると、「本実施の形態2の半導体集積回路装置の製造方法は、実施の形態1における図6の工程までは、実施の形態1と同様である。」(0080段落)という記載から、「本実施の形態2の半導体装置の製造方法」においては、図6の工程までについて、「本実施の形態1の半導体集積回路装置の製造方法」において用いられている0052段落?0057段落に記載された工程をそのまま採用していることが明らかである。 したがって、引用例には、以下の発明(以下「引用発明」という。)が記載されているものと認められる。 「半導体基板1の全面にゲート絶縁膜5となるシリコン酸化膜及びゲート電極6となる多結晶シリコン膜を形成し、その多結晶シリコン膜を公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングし、ゲート電極6を形成する段階と、 前記半導体基板1の全面にコバルト膜21を堆積し、さらに窒化チタン膜22を堆積する段階と、 前記半導体基板1に熱処理を施し、前記ゲート電極6のシリコンと前記コバルト膜21を反応させてコバルトシリサイド23を生成し、未反応の前記コバルト膜21を除去する段階と、 前記半導体基板1の全面に窒化チタン膜24を堆積する段階とを備えたことを特徴とする半導体集積回路装置の製造方法。」 5.本願発明と引用発明との対比・判断 (1)引用発明の「半導体基板1」及び「ゲート電極6となる多結晶シリコン膜」は、本願発明の「半導体基板」及び「ゲート層」に相当する。 また、引用発明において、「半導体基板1の全面にゲート絶縁膜5となるシリコン酸化膜及びゲート電極6となる多結晶シリコン膜を形成」するとは、「半導体基板1」の上部の「全面にゲート絶縁膜5となるシリコン酸化膜及びゲート電極6となる多結晶シリコン膜を形成」することを意味するものであることは当業者にとって明らかである。 したがって、引用発明の「半導体基板1の全面にゲート絶縁膜5となるシリコン酸化膜及びゲート電極6となる多結晶シリコン膜を形成し、その多結晶シリコン膜を公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングし、ゲート電極6を形成する段階」は、本願発明の「半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階」に相当する。 (2)引用発明の「コバルト膜21」は、本願発明の「金属層」に相当する。 また、引用発明の「半導体基板1の全面にゲート絶縁膜5となるシリコン酸化膜及びゲート電極6となる多結晶シリコン膜を形成し、その多結晶シリコン膜を公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングし、ゲート電極6を形成する段階」によりできた物が、本願発明の「前記生成物の上部に金属層を形成する段階」における「前記生成物」に相当する。 そして、引用発明において、「前記半導体基板1の全面にコバルト膜21を堆積」するということは、「半導体基板1の全面にゲート絶縁膜5となるシリコン酸化膜及びゲート電極6となる多結晶シリコン膜を形成し、その多結晶シリコン膜を公知のフォトリソグラフィ技術とエッチング技術を用いてパターニングし、ゲート電極6を形成する段階」によりできた物の上部の「全面にコバルト膜21を堆積」することにほかならないから、引用発明の「前記半導体基板1の全面にコバルト膜21を堆積」する段階は、本願発明の「前記生成物の上部に金属層を形成する段階」に相当する。 (3)引用発明の「窒化チタン膜22」は、本願発明の「第1キャッピング層」に相当するから、引用発明の「さらに窒化チタン膜22を堆積する段階」は、本願発明の「前記金属層の上部に第1キャッピング層を形成する段階」に相当する。 (4)引用発明の「前記半導体基板1に熱処理を施」す段階において、当該熱処理が何らかの温度で行われていることは自明であるところ、その温度を「第1の温度」と称することとすれば、引用発明の「前記半導体基板1に熱処理を施」す段階は、本願発明の「前記基板を第1温度で加熱」す段階に相当する。 そして、引用発明の「コバルトシリサイド23」が本願発明の「金属シリサイド」に相当するものであり、また、引用発明において、「コバルトシリサイド23」が「ゲート電極6」の上部に形成されることは、当業者にとって明らかであるから、引用発明の「前記半導体基板1に熱処理を施し、前記ゲート電極6のシリコンと前記コバルト膜21を反応させてコバルトシリサイド23を生成」する段階は、本願発明の「前記基板を第1温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階」に相当する。 (5)引用発明の「未反応の前記コバルト膜21を除去する」という段階についてみると、「コバルト膜21」の上には「窒化チタン膜22」が形成されており、「窒化チタン膜22」を除去せずに「コバルト膜21」を除去することが不可能であることは当業者にとって明らかであるから、引用発明において「未反応の前記コバルト膜21を除去する」際には、当然「窒化チタン膜22」の除去も行われているものと認められる。 したがって、引用発明の「未反応の前記コバルト膜21を除去する段階」は、本願発明の「未反応の金属層と第1キャッピング層を取り除く段階」に相当する。 (6)引用発明の「窒化チタン膜24」は、本願発明の「第2キャッピング層」に相当する。 また、引用発明の「前記半導体基板1に熱処理を施し、前記ゲート電極6のシリコンと前記コバルト膜21を反応させてコバルトシリサイド23を生成し、未反応の前記コバルト膜21を除去する段階」によりできた物が、本願発明の「前記生成物の上部に第2キャッピング層を形成する段階」における「前記生成物」に相当する。 そして、引用発明において、「前記半導体基板1の全面に窒化チタン膜24を堆積する」ということは、「前記半導体基板1に熱処理を施し、前記ゲート電極6のシリコンと前記コバルト膜21を反応させてコバルトシリサイド23を生成し、未反応の前記コバルト膜21を除去する段階」によりできた物の上部の「全面に窒化チタン膜24を堆積する」ことにほかならないから、引用発明の「前記半導体基板1の全面に窒化チタン膜24を堆積する段階」は、本願発明の「前記生成物の上部に第2キャッピング層を形成する段階」に相当する。 (7)引用発明において、本願発明の「第2キャッピング層」に相当する「窒化チタン膜24」が導電性を有することは当業者における技術常識であるから、引用発明においても本願同様に、「前記第2キャッピング層は導電体で形成」していることは明らかである。 (8)以上を総合すると、本願発明と引用発明とは、 「半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、 前記金属層の上部に第1キャッピング層を形成する段階と、 前記基板を第1温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、 未反応の金属層と第1キャッピング層を取り除く段階と、 前記生成物の上部に第2キャッピング層を形成する段階とを備え、 前記第2キャッピング層は導電体で形成することを特徴とする半導体装置の製造方法。」 である点、すなわちすべての点で一致し、相違点は存在しない。 したがって、本願発明は、引用発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。 6.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、上記結論のとおり審決する。 |
審理終結日 | 2010-08-27 |
結審通知日 | 2010-08-31 |
審決日 | 2010-09-14 |
出願番号 | 特願平11-232035 |
審決分類 |
P
1
8・
113-
Z
(H01L)
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最終処分 | 不成立 |
前審関与審査官 | 川村 裕二 |
特許庁審判長 |
北島 健次 |
特許庁審判官 |
西脇 博志 小川 将之 |
発明の名称 | 半導体装置のセルフアラインシリサイドの形成方法 |
代理人 | 実広 信哉 |
代理人 | 村山 靖彦 |
代理人 | 渡邊 隆 |
代理人 | 志賀 正武 |