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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
審判 査定不服 5項独立特許用件 特許、登録しない。 G06F
管理番号 1231854
審判番号 不服2008-1625  
総通号数 136 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-04-28 
種別 拒絶査定不服の審決 
審判請求日 2008-01-21 
確定日 2011-02-09 
事件の表示 特願2004-204529「回路を制御するための方法および装置」拒絶査定不服審判事件〔平成17年 4月 7日出願公開、特開2005- 92867〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成16年7月12日(パリ条約による優先権主張2003年8月29日、米国)の出願であって、平成18年12月20日付けの拒絶の理由の通知に対して、平成19年7月9日付けで意見書が提出されるとともに、同日付けで手続補正がなされたが、同年10月18日付けで拒絶をすべき旨の査定がされ、これに対し平成20年1月21日に拒絶査定不服審判の請求がなされるとともに、同年2月20日付けで手続補正がなされたものである。

2.平成20年2月20日付けの手続補正についての却下の決定
[結論]
平成20年2月20日付けの手続補正を却下する。
[理由]
(1)補正後の本願発明
平成20年2月20日付けの手続補正(以下「本件補正」という。)により、平成19年7月9日付けの手続補正書の特許請求の範囲の請求項19(以下「補正前の請求項19」という。)は、平成20年2月20日付けの手続補正書の特許請求の範囲の請求項15(以下「補正後の請求項15」という。)に補正された。
補正前の請求項19及び補正後の請求項15は、以下のとおりである。

補正前の請求項19
「回路を制御するためのシステムであって、
集積回路の一部への供給電圧を検知するための少なくとも1つの電圧センサと、
前記集積回路の一部に対する適切な周波数を前記供給電圧から決定するための少なくとも1つのロジックブロックと、及び
前記適切な周波数を前記集積回路の一部に供給するための少なくとも1つの回路構成とを備え、
前記適切な周波数が前記供給電圧を追跡する、システム。」

補正後の請求項15
「回路を制御するためのシステムであって、
集積回路の一部への供給電圧を検知するための少なくとも1つの電圧センサと、
前記供給電圧において前記集積回路の一部に可能な最高周波数を前記供給電圧から決定するための少なくとも1つのロジックブロックと、及び
前記可能な最高周波数を前記集積回路の一部に供給するための少なくとも1つの回路構成とを備え、
前記可能な最高周波数が前記供給電圧を追跡する、システム。」

本件補正は、補正前の請求項19に記載した発明を特定するために必要な事項である「適切な周波数」を「可能な最高周波数」に限定し、補正前の請求項19に記載した発明を特定するために必要な事項である「周波数を前記供給電圧から決定する」に「前記供給電圧において」との限定を付加するものであって、特許法第17条の2第4項第2号に規定する特許請求の範囲の減縮を目的とするものに該当する。
そこで、補正後の請求項15に記載された発明(以下「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について以下に検討する。

(2)引用例の記載
原査定の拒絶の理由に引用された特開平8-278826号公報(平成8年10月22日出願公開。以下「引用例」という。)には、図面とともに次の事項が記載されている。

A.「【発明の分野】この発明は一般的にコンピュータシステムに関し、より特定的には、マイクロプロセッサのクロック制御技術に関する。この発明はまた、マイクロプロセッサ内の伝搬遅延の測定に関する。
【0002】
【関連技術の説明】マイクロプロセッサまたは中央処理ユニット(ここでは「プロセッサ」または「CPU」と呼ばれる)は典型的には実際に動作するように設定される周波数よりもずっと高い周波数で動作することができる。すなわち、コンピュータシステム中のプロセッサは動作条件の最悪の場合を考慮に入れておかなければならないので、プロセッサは典型的には通常条件の間はその実際の最大動作周波数よりも低い周波数で動作するように設定されている。一般的には、プロセッサチップの好ましくない動作条件では、特定の信号がマイクロプロセッサ回路の指定された部分を介して伝搬するのにかかる時間が増大してしまう。ゆえに、コンピュータシステムの適切な動作を常に維持するために、製造者はある予め定められた最悪の場合の条件に対して特定のプロセッサを評価し、これらの最悪の場合の条件に基づいて最大動作周波数を特定する。
【0003】このように、たとえば、定格33MHzの速さのプロセッサは好ましい動作条件の間は49.5MHzなどのより高い周波数で動作することもあり得る。しかしながら、このプロセッサは、動作条件がいつも好ましいとは限らないので実際には49.5MHzでは駆動されない。プロセッサが49.5MHzで駆動されると、好ましくない動作条件の期間の間に故障が起きてしまう。
【0004】プロセッサに関連の伝搬遅延に影響を及ぼしかねないパラメータの例としては、温度、電源電圧レベル、および製造のばらつき等がある。図1(A)-1(C)は、これらのパラメータと伝搬遅延との間の一般的な関係を示すグラフである。はじめに図1(A)を参照して、プロセッサの温度が増加するにつれ、典型的にはプロセッサの内部回路に関連の伝搬遅延もまた増大する。図1(B)に示されているように、電源電圧レベルもまたプロセッサに関連の伝搬遅延に影響を及ぼし得る。一般的に言えば、プロセッサへの電源電圧が低くなればなるほど伝搬遅延は増大する。図1(C)に示されているように、処理のばらつきもまた伝搬遅延に影響を及ぼし得る。プロセッサの最大定格周波数は典型的には、遅延に影響を及ぼすすべてのパラメータが同時にそれらの最悪の場合の条件に達したときでも確実に動作可能であるように設定されている。
【0005】今日の市場では計算速度および性能が重んじられているので、プロセッサの現在の動作条件に基づいて最適な周波数で動作するように構成されるプロセッサが必要になっている。」(第3ページ第3欄第16行目?同ページ第4欄第15行目)

B.「【0013】
【発明の詳しい説明】次に図2を参照して、この発明の一実施例に従ったクロック制御システム202を含むマイクロプロセッサ200が示されている。クロック制御システム202はクロックスイッチング回路206に結合された遅延感知回路204を含む。クロックスイッチング回路206はプロセッサコア208に結合されている。最後に外部クロック発生器210が遅延感知回路204とクロックスイッチング回路206とに結合されて示されている。
【0014】外部クロック発生器210は好ましくは、ライン220に外部クロック信号(CLK)を生成するための水晶発振器回路を含む。当業者には理解されるように、水晶発振器回路は典型的には温度および電源電圧両方の変動に対して非常に安定した周波数特性を有する出力信号に関連する。
【0015】プロセッサコア208は、予め定められた命令セットを実現する処理ユニットである。例示的なプロセッサコアはモデル80386およびモデル80486プロセッサコアを含む。しかしながら、この発明に従ったクロック制御システムは、別の命令セットを実現する他のプロセッサコアと関連して使用されてもよいことが理解される。
【0016】遅延感知回路204はバッファユニット214に結合された遅延チェーン212を含む。バッファユニット214の1組の出力ラインはラッチングユニット216に結合され、ラッチングユニット216の1組の出力ラインはデコード回路218に結合されている。
【0017】示された実施例では、クロックスイッチング回路206はライン220で外部クロック信号を受取り、選択的にその信号の周波数を変更し、ライン221に内部プロセッサクロック(PCLK)を与え、これはプロセッサコア208の内部回路を駆動するのに用いられる。
【0018】以下に詳細に説明されるように、遅延チェーン212は複数の直列に接続された遅延素子を含み得る。遅延チェーン212はマイクロプロセッサ200の不可欠な部分として含まれており、ゆえに、温度、電源電圧、および処理などの動作条件の変動によって、それらが対応してプロセッサコア208の内部回路に影響を及ぼすのと同様の態様で、影響を受ける。
【0019】一般的に、マイクロプロセッサ200の動作の間、外部クロック発生器210はクロック信号CLKをライン220で与える。この外部クロック信号は遅延チェーン212の入力ライン226、ラッチングユニット216の制御ライン227、およびクロックスイッチング回路206の入力ライン228で受取られる。この遅延感知回路204は遅延チェーン212と関連の相対的伝搬遅延を示す制御信号を1組の制御ライン229で生成する。この制御信号はクロックスイッチング回路206に与えられ、ライン221の内部プロセッサクロック信号PCLKの周波数を制御信号の特定の値(または状態)に依存して選択的に変更する。遅延チェーン212、バッファユニット214、ラッチングユニット216およびデコード回路218を含む遅延感知回路204の実施例に関するさらなる詳細が以下に与えられる。
【0020】図3は図2の遅延感知回路204の一実施例を示すブロック図である。図2の回路部分に対応する部分は簡単にかつ明瞭にするために同じ番号を付されている。図に示されているように、この特定の実施例はバッファユニット214を介してラッチングユニット216に結合された遅延チェーン212を含む。ラッチングユニット216はデコード回路218に結合され、ライン229の制御信号を(図2の)クロックスイッチング回路206に与える。
【0021】遅延チェーン212は複数の直列に接続された遅延素子212-1ないし212-8を含む。選択された遅延素子212-xの出力ラインはタップ点TP_(2) -TP_(8)でタップされ、それぞれのタップ信号をバッファユニット214を介してラッチングユニット216に与える。遅延素子は好ましくは実質的に同等の遅延特性を有する。遅延素子212-1内に概略的に示されているように、各遅延素子212-xは1対の直列に接続されたインバータ301、302として実現され得る。同様の信号遅延機能を行なうために他の遅延回路を使用してもよく、この発明の精神および範囲から離れることなく遅延素子212-xの具体的な形態を変えてもよいことが理解されるであろう。図3の実施例の遅延素子212-1はラッチングユニット216のセットアップ時間を考慮するように設けられていることも注目される。特定の構成に依存して、ラッチングユニット216のセットアップ時間を正確に調節するためにより大きなまたはより少ない遅延が与えられ得る。
【0022】バッファユニット214はタップ点(TP_(2) -TP_(8))でそれぞれの信号を受取る複数のバッファ素子214-1ないし214-7を含む。タップ点の信号はバッファユニット214を介してラッチングユニット216のそれぞれの入力ラインに結合される。ある実施例では、代わりに、タップ点TP_(2) -TP_(8)が直接ラッチングユニット216に結合されるように遅延感知回路204を構成することもできることが理解される。そのような構成では、バッファユニット214は省かれ得る。
【0023】ラッチングユニット216は複数の記憶素子216-1ないし216-7を含む。この実施例では、記憶素子216-xは正のエッジでトリガされたDフリップフロップである。容易に理解されるように、各フリップフロップは入力ライン(d_(1)-d_(7))と、クロック(または制御)ライン(C_(1)-C_(7))と、出力ライン(q_(1)-q_(7))とを含む。各入力ラインd_(x)はバッファユニット214のそれぞれの出力ラインに接続されている。各クロックラインC_(x)はライン220の外部クロック信号(CLK)を受取るように結合されている。出力ラインq_(x)はデコード回路218に結合されている。
【0024】遅延感知回路204の動作が次に図4に関連して考慮される。図4は、外部クロック信号の立上がりエッジが遅延チェーン212を介して伝搬するときの各タップ点TP_(2) -TP_(8)の信号状態を示すタイミング図である。図3および4をまとめて参照して、外部クロック信号の特定の立上がりエッジ400が遅延チェーン212に入ると、それは遅延素子212-1および素子212-2を介して、TP_(2)に伝搬する。その後、それは順に残りの遅延素子212-3ないし212-8を介して伝搬する。図4に示されているように、立上がりエッジ400に対応する信号遷移がまず(適時に)タップ点TP_(2)に現われ、その後タップ点TP_(3)に現われ、その後も同様に続く。図3に示されているように、タップ点TP_(x)の信号はバッファユニット214を介してラッチングユニット216のそれぞれの入力に駆動される。ライン220の外部クロック信号(CLK)の次の立上がりエッジ402の発生のとき、ラッチングユニット216はタップ点TP_(x)の信号状態をラッチする。そして、次の立上がりエッジがライン220に現われると、記憶素子216-xの出力ラインq_(x) はタップ点TP_(x)の状態を反映するように駆動される。ラッチングユニット216からの出力信号が遅延チェーン212に関連の相対的伝搬遅延を示すことが理解される。デコード回路218はラッチングユニット216からの出力信号をデコードし、これもまた遅延チェーン212に関連の相対的遅延を示す制御信号をライン229に生成する。クロックスイッチング回路206の特定の構成に依存して、デコード回路218は不必要であり得ることも注目される。戻って図2を参照して、クロックスイッチング回路206はライン229で制御信号を受取り、プロセッサコア208への内部クロック信号(PCLK)の周波数を制御信号の特定の状態に依存して制御する。
【0025】図4に示されているように、外部クロック信号(CLK)の立上がりエッジ400は、次の立上がりエッジ遷移402がライン220の外部クロック信号CLKに発生した時点で、遅延チェーン212の5つの遅延素子(すなわち212-1ないし212-5)を介して伝搬している。これは、次の立上がりエッジ402が発生するとき論理的にハイである最も高いオーダがタップ点TP_(x)によって示される。外部クロック信号のさらなる立上がりエッジ(次の立上がりエッジ402)の結果、ラッチングユニット216から同様の出力が得られる。各立上がりエッジの発生のときの各タップ点TP_(x)の論理状態は一時的に記憶され、それぞれの記憶素子216-xからの出力信号として与えられ、さらにラッチングユニット216からの出力が各立上がりエッジで繰り返し更新されることが注目される。
【0026】プロセッサコア208の内部回路に関連の伝搬遅延がたとえば温度、電源電圧、および/または処理の変動に応答して変化するので、遅延素子212-1ないし212-8に関連の伝搬遅延も同様に変化する。図5は、図4の状況の動作条件と比較してより好ましい動作条件が存在するとき、外部クロック信号の立上がりエッジが遅延チェーン212を介して伝搬するときの各タップ点TP_(2) -TP_(8)の信号状態を示すタイミング図である。図5に示されているように、外部クロック信号(CLK)の所与の立上がりエッジ500は、外部クロック信号CLKの次の立上がりエッジ502の発生のとき遅延チェーン212の7つの遅延素子(すなわち212-1ないし212-7)を介して伝搬する。これは、ここでもまた、論理的にハイである状態を有する最も高いオーダのタップ点TP_(x) によって明示される。この状況では、これはTP7 である。この特定の期間の間の次の立上がりエッジ502の発生のときのタップ点TP_(x) の論理状態は、ここでもまたラッチングユニット216からの記憶された出力信号内で反映される。外部クロック信号の立上がりエッジ500は図4の状況と比較して図5の状況では遅延素子212-xより多くの素子を介して伝搬するので、図4の状況の間の動作条件にはより長い相対的伝搬遅延がある。したがって、クロックスイッチング回路228は、動作条件がたとえば図5の状況のようにより好ましい状況の間、プロセッサコア208への内部クロック信号PCLKの周波数を高くする。すなわち、遅延感知回路204が相対的に短い伝搬遅延を示す制御信号を生成すると、内部クロック信号PCLKの周波数は相対的に高く設定される。同様に、遅延感知回路204が相対的に長い伝搬遅延を示す制御信号を生成すると、内部クロック信号PCLKの周波数は相対的に低く設定される。ライン229の更新された制御信号はライン220の外部クロック信号の周期ごとに遅延感知回路204によって生成されるので、内部クロック信号PCLKの周波数は現在の動作条件に依存してマイクロプロセッサ200の動作の間ずっとダイナミックに変更される。
【0027】図6は、図2のクロック制御システムに関連の一般的な動作ステップを示すフロー図である。図2および6をまとめて参照して、外部クロック信号CLKの立上がりエッジは、ステップ602の間に生成され、ステップ604に示されたように遅延チェーン212に与えられる。ステップ606の間の外部クロック信号の次の立上がりエッジの発生のとき、タップ点TPの状態がラッチされる。前述したように、このラッチされた信号条件は、予め定められた期間の間に立上がりエッジがどの程度遅延チェーンを介して伝搬したかを示し、このため遅延チェーンに関連の伝搬遅延を示す。ステップ608の間にタップ点のラッチされた信号状態は、必要であればデコードされ、適切な制御信号を与え、クロックスイッチング回路がこれに応答する。その後、生成された制御信号は、クロックスイッチング回路206が内部プロセッサクロック信号の周波数を増減するのを引き起こす(ステップ610)。このプロセスは外部クロック信号の次の立上がりエッジの各々の発生のとき連続的に繰り返される。
【0028】デコード回路218は組合せ論理を伴って実現され得ることが注目される。一実施例では、デコード回路218は前述したように、論理的にハイである最も高いオーダのタップ点の信号を検出するように構成され得る。しかしながら、デコード回路218のさまざまな他の特定の構成も使用され得ることが理解される。
【0029】遅延チェーン212内の各遅延素子212-xに関連の特定の遅延、および遅延チェーン内に与えられる遅延素子の数は、外部クロック信号CLKの周波数および相対的伝搬遅延の測定における所望の分解能に依存する。」(第4ページ第5欄第40行目?第6ページ第10欄第7行目)

図2には、以下の構成が記載されている。
マイクロプロセッサ200と外部クロック発生器210があり、マイクロプロセッサ200は、クロック制御システム202と、プロセッサコア208を含み、クロック制御システム202は、遅延感知回路204とクロックスイッチング回路206を含み、遅延感知回路204は、遅延チェーン212とバッファユニット214とラッチングユニット216とデコード回路218を含む構成。

以上の記載によれば、引用例には、次の発明(以下「引用発明」という。)が記載されている。

「マイクロプロセッサ200と外部クロック発生器210があり、
マイクロプロセッサ200は、クロック制御システム202とプロセッサコア208を含み、
クロック制御システム202において、
クロック制御システム202は、遅延感知回路204とクロックスイッチング回路206を含み、
遅延感知回路204は、遅延チェーン212とバッファユニット214とラッチングユニット216とデコード回路218を含み、
遅延チェーン212は、バッファユニット214を介してラッチングユニット216に結合され、
遅延チェーン212は、温度、電源電圧、および処理などの動作条件の変動によって、それらが対応してプロセッサコア208の内部回路に影響を及ぼすのと同様の態様で、影響を受け、
ラッチングユニット216は、デコード回路218に結合され、
デコード回路218は、ラッチングユニット216からの出力信号をデコードし、遅延チェーン212に関連の相対的遅延を示す制御信号を生成し、
制御信号は、クロックスイッチング回路206に与えられ、PCLKの周波数を制御信号の特定の値(または状態)に依存して選択的に変更され、
クロックスイッチング回路206は、プロセッサコア208に結合され、
クロックスイッチング回路206は、外部クロック信号を受取り、選択的にその信号の周波数を変更し、プロセッサコア208に内部プロセッサクロック(PCLK)を与え、
外部クロック発生器210は、遅延感知回路204とクロックスイッチング回路206とに結合され、
外部クロック信号は、遅延チェーン212の入力ライン226、ラッチングユニット216の制御ライン227、およびクロックスイッチング回路206の入力ライン228で受取られ、
遅延感知回路204が相対的に短い伝搬遅延を示す制御信号を生成すると、PCLKの周波数は相対的に高く設定され、
遅延感知回路204が相対的に長い伝搬遅延を示す制御信号を生成すると、PCLKの周波数は相対的に低く設定され、
更新された制御信号は、外部クロック信号の周期ごとに遅延感知回路204によって生成されるので、PCLKの周波数は現在の動作条件に依存してマイクロプロセッサ200の動作の間ずっとダイナミックに変更される
クロック制御システム202。」

(3)対比
本願補正発明と引用発明を対比する。
引用発明において、プロセッサコア208は、クロック制御システム202のクロックスイッチング回路206からPCLKを与えられている回路であることは明らかであるから、引用発明の「プロセッサコア208」は、本願補正発明の「回路」に相当する。
引用発明の「クロック制御システム202」は、PCLKをプロセッサコア208へ与えているから、本願補正発明の「システム」に相当する。
引用発明において、クロック制御システム202は、プロセッサコア208のクロックを制御することから、プロセッサコア208を制御するシステムといえる。
引用発明において、マイクロプロセッサ200は、多数の素子を一つにまとめた電子部品であることは明らかであるから、引用発明の「マイクロプロセッサ200」は、本願補正発明の「集積回路」に相当する。そして、引用発明において、プロセッサコア208は、マイクロプロセッサ200の一部であるから、引用発明の「プロセッサコア208」は、本願補正発明の「集積回路の一部」に相当する。
引用発明において、遅延感知回路204のデコード回路218が相対的に短い伝搬遅延を示す制御信号を生成すると、PCLKの周波数は相対的に高く設定され、デコード回路218が相対的に長い伝搬遅延を示す制御信号を生成すると、PCLKの周波数は相対的に低く設定されることから、制御信号を生成するデコード回路218は、PCLKの周波数を決定するためのものといえる。したがって、引用発明の「デコード回路218」と本願補正発明の「前記供給電圧において前記集積回路の一部に可能な最高周波数を前記供給電圧から決定するための少なくとも1つのロジックブロック」は、「前記集積回路の一部の周波数を決定するための少なくとも1つのロジックブロック」である点で一致する。
引用発明において、クロックスイッチング回路206は、プロセッサコア208にPCLKを与えていることから、引用発明の「クロックスイッチング回路206」と本願補正発明の「前記可能な最高周波数を前記集積回路の一部に供給するための少なくとも1つの回路構成」は、「周波数を前記集積回路の一部に供給するための少なくとも1つの回路構成」である点で一致する。
引用発明において、デコード回路21が相対的に短い伝搬遅延を示す制御信号を生成すると、PCLKの周波数は相対的に高く設定され、デコード回路21が相対的に長い伝搬遅延を示す制御信号を生成すると、PCLKの周波数は相対的に低く設定され、更新された制御信号は、外部クロック信号の周期ごとにデコード回路21によって生成されるので、PCLKの周波数は現在の動作条件に依存してマイクロプロセッサ200の動作の間ずっとダイナミックに変更されることから、周波数が伝搬遅延を追跡しているといえる。したがって、引用発明の上記の点と本願補正発明の「前記可能な最高周波数が前記供給電圧を追跡する」は、「周波数がある値を追跡する」点で一致する。

すると、本願補正発明と引用発明とは、次の点で一致する。
<一致点>
「回路を制御するためのシステムであって、
前記集積回路の一部の周波数を決定するための少なくとも1つのロジックブロックと、及び
周波数を前記集積回路の一部に供給するための少なくとも1つの回路構成とを備え、
周波数がある値を追跡する、システム。」

一方、両者は次の点で相違する。
<相違点1>
本願補正発明では、集積回路の一部への供給電圧を検知するための少なくとも1つの電圧センサを有するのに対し、引用発明では、この構成について明確な記載がない点。
<相違点2>
本願補正発明では、供給電圧において可能な最高周波数を前記供給電圧から決定し、前記可能な最高周波数を供給し、前記可能な最高周波数が前記供給電圧を追跡するのに対し、引用発明では、遅延感知回路204とクロックスイッチング回路206が、周波数を伝搬遅延から決定し、周波数を供給し、周波数が前記伝搬遅延を追跡することが記載され、また、デコード回路21が相対的に短い伝搬遅延を示す制御信号を生成すると、PCLKの周波数は相対的に高く設定され、デコード回路21が相対的に長い伝搬遅延を示す制御信号を生成すると、PCLKの周波数は相対的に低く設定されることは記載されているが、その周波数が可能な最高周波数であるかについて明確に記載されていない点。

(4)当審の判断
上記相違点について検討する。
<相違点1についての検討>
引用発明において、プロセッサコア208に関連の伝搬遅延及び遅延チェーン212に関連の伝搬遅延は、電源電圧の変動によって変化するものであり、プロセッサコア208と遅延チェーン212へ供給される電圧が同じ電源電圧になっていることは明らかであるから、遅延チェーン212は、プロセッサコア208への供給電圧を検知しているといえる。したがって、引用発明の「遅延チェーン212」は、実質的に、本願補正発明の集積回路の一部への供給電圧を検知するための少なくとも1つの「電圧センサ」に相当する。したがって、本相違点は実質的な相違点でない。
また、この点について以下のようにも考えられる。
本願補正発明の「供給電圧」が「供給電圧の値」という意味である場合(本願明細書【0023】参照。)、電圧の値を測定する電圧センサは、特開昭60-19222号公報(特に、第2ページ全欄参照。)及び特開平3-57005号公報(特に第2ページ右上欄?左下欄及び第1図参照。)に記載されているように、本願優先日前周知である。したがって、引用発明において、上記周知技術を適用して、集積回路の一部への供給電圧を検知するための少なくとも1つの電圧センサを有するように構成することは、当業者が容易に想到し得ることである。

<相違点2についての検討>
引用発明において、伝搬遅延は電源電圧の変動によって変化するものであるから、伝搬遅延において周波数を前記伝搬遅延から決定し、周波数が前記伝搬遅延を追跡する引用発明は、実質的に、供給電圧において周波数を前記供給電圧から決定し、周波数が前記供給電圧を追跡する構成に相当する構成を有しているといえる。
また、引用例(上記(2)A.【0003】)にも記載されているように、マイクロプロセッサを可能な限り最高の周波数で動作させるようにするという課題は、よく知られている。
したがって、引用発明において、上記よく知られた課題を実現するために、供給電圧において可能な最高周波数を前記供給電圧から決定し、前記可能な最高周波数を供給し、前記可能な最高周波数が前記供給電圧を追跡するように構成することは、当業者が適宜なし得ることである。
また、この点について以下のようにも考えられる。
本願補正発明の「供給電圧」が「供給電圧の値」という意味である場合(本願明細書【0023】参照。)、電圧の値により周波数を変化させるシステムは、上記特開昭60-19222号公報(特に、第2ページ及び第3図参照。)及び上記特開平3-57005号公報(特に第2ページ右上欄?左下欄及び第1図参照。)に記載されているように、本願優先日前周知である。
そして、引用例(上記(2)A.【0003】)にも記載されているように、マイクロプロセッサを可能な限り最高の周波数で動作させるようにするという課題は、よく知られている。
したがって、引用発明において、上記周知技術を上記よく知られた課題を実現するために適用して、供給電圧において可能な最高周波数を前記供給電圧から決定し、前記可能な最高周波数を供給し、前記可能な最高周波数が前記供給電圧を追跡するように構成することは、当業者が容易に想到し得ることである。

<請求人の主張について>
請求人は、審判請求書の請求の理由(平成20年2月20日付けの手続補正書)において、本願補正発明と引用発明との相違について、以下のように主張している。
「引用文献1は、複数の遅延素子を直列又は並列に接続した遅延チェーンを用いて遅延を測定しており、そのため、その測定は飛び飛びの階段状となり、遅延回路の分解能に依存する。そして、引用文献1において、最も短い遅延を有する遅延素子よりも短い遅延を測定することはできない。従って、引用文献1の周波数は、遅延の分解能に対応する飛び飛びの階段状で必ず変化する。引用文献1の段落0026の最後の部分には、内部クロック信号の周波数がダイナミックに変更される点が記載されている。しかしながら、その意味は、クロックが時間と共にダイナミックに変化することを意味しており、クロックは依然として周波数の飛び飛びになった階段状で必ず周波数を増減する。従って、引用文献1では、そのクロック周波数は、最高周波数に到達できない(即ち、最高周波数に近づくけれども、その最高周波数よりもわずかに低くなる)。一方、補正後の本願請求項15の発明では、少なくとも1つのロジックブロックは、供給電圧において集積回路の一部に可能な最高周波数を前記供給電圧から決定している。この点を具体的に説明すれば、本願段落0020に記載されているように、供給電圧が電圧センサの一部とすることができるテストデバイス(トランジスタ等)に印加され、次いで、電圧センサは、テストデバイスが現在供給されているクロック周波数でサイクル動作することができるかを判定し、できない場合、周波数合成器は補償するために供給周波数を遅くするよう命令される。サイクル動作できる場合、テストデバイスが供給されている周波数よりも高速な速度でサイクル動作することが可能であるか否かを判定し、可能である場合、周波数合成器はそれに従って周波数を上げるように命令され、可能でない場合、現在供給されている周波数は変更されない。即ち、本願では、周波数は本当の意味で、「集積回路の一部に可能な最高周波数」であり、飛び飛びの階段状の測定に起因した何らかの近似値ではない。従って、補正後の本願請求項15の発明は、引用文献1から示唆されない。」

上記主張について検討する。
請求人は「引用文献1では、そのクロック周波数は、最高周波数に到達できない(即ち、最高周波数に近づくけれども、その最高周波数よりもわずかに低くなる)。」と主張している。確かに、引用発明において、周波数は遅延回路の分解能に依存するため、理論上の最高周波数よりもわずかに低い周波数となるが、そのわずかに低い最高周波数は、可能な限り最高の周波数であるから、本願補正発明の「可能な最高周波数」に相当するといえる。
また、請求人は「本願では、周波数は本当の意味で、「集積回路の一部に可能な最高周波数」であり、飛び飛びの階段状の測定に起因した何らかの近似値ではない。」と主張し、その具体的な構成として、「この点を具体的に説明すれば、本願段落0020に記載されているように、供給電圧が電圧センサの一部とすることができるテストデバイス(トランジスタ等)に印加され、次いで、電圧センサは、テストデバイスが現在供給されているクロック周波数でサイクル動作することができるかを判定し、できない場合、周波数合成器は補償するために供給周波数を遅くするよう命令される。サイクル動作できる場合、テストデバイスが供給されている周波数よりも高速な速度でサイクル動作することが可能であるか否かを判定し、可能である場合、周波数合成器はそれに従って周波数を上げるように命令され、可能でない場合、現在供給されている周波数は変更されない。」を挙げているが、この具体的な構成であっても、判定の際に何らかの測定を行っていることは明らかであり、その測定には必ず分解能があることが技術常識であることをかんがみると、本願においても理論上の最高周波数ではなく、その近似値となっていると認められる。
したがって、上記主張は採用できない。

また、本願補正発明の構成によって生じる効果も、引用発明及び周知技術から当業者が予測できる程度のものである。

したがって、本願補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。

(5)むすび
以上のとおり、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明について
平成20年2月20日付けの手続補正は上記のとおり却下されたので、本願の請求項19に係る発明(以下「本願発明」という。)は、補正前の請求項19に記載された事項により特定される、前記2.(1)に記載したとおりのものである。

(1)引用例
原査定の拒絶の理由に引用された引用例及びその記載事項は、前記2.(2)に記載したとおりである。

(2)当審の判断
本願発明は、前記2.で検討した本願補正発明から「可能な最高周波数」を「適切な周波数」に戻し、「前記供給電圧において」との構成を省いたものである。
そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記2.(4)に記載したとおり引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。

(3)むすび
以上のとおり、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、本願は、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2010-09-08 
結審通知日 2010-09-14 
審決日 2010-09-27 
出願番号 特願2004-204529(P2004-204529)
審決分類 P 1 8・ 121- Z (G06F)
P 1 8・ 575- Z (G06F)
最終処分 不成立  
前審関与審査官 中田 剛史  
特許庁審判長 江嶋 清仁
特許庁審判官 中野 裕二
安久 司郎
発明の名称 回路を制御するための方法および装置  
代理人 古谷 聡  
代理人 溝部 孝彦  
代理人 西山 清春  

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