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| 審決分類 |
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1231981 |
| 審判番号 | 不服2008-2834 |
| 総通号数 | 136 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-04-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-02-07 |
| 確定日 | 2011-02-10 |
| 事件の表示 | 特願2002-236332「半導体記憶装置」拒絶査定不服審判事件〔平成16年3月11日出願公開、特開2004-79696〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成14年8月14日を出願日とする特許出願であって、平成19年9月21日付けの拒絶理由通知書に対して同年11月30日に意見書が提出されたが、同年12月18日付けで拒絶査定がなされた。 これに対して、平成20年2月7日に拒絶査定不服審判が請求されるとともに同年3月6日に手続補正書が提出され、その後、平成22年5月28日付けで審尋がなされ、それに対する回答書は提出されなかった。 第2.補正の却下の決定 【補正の却下の決定の結論】 平成20年3月6日に提出された手続補正書による補正を却下する。 【理由】 1.手続補正の内容 平成20年3月6日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の明細書の特許請求の範囲の請求項1?6を、補正後の明細書の特許請求の範囲の請求項1?6と補正するとともに、明細書の発明の詳細な説明についての補正を行うものであり、補正前後の請求項1は各々以下のとおりである。 (補正前) 「【請求項1】 半導体基板の上方に位置し、ストレージノードを有し、2進情報の論理レベルに応じた電荷を保持するキャパシタと、 前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、 前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路とを備え、 前記ラッチ回路を構成する回路素子の少なくとも1つが、前記アクセストランジスタの上方に位置する、半導体記憶装置。」 (補正後) 「【請求項1】 DRAMのメモリセルを有する半導体記憶装置であって、 半導体基板の上方に位置し、ストレージノードを有し、2進情報の論理レベルに応じた電荷を保持するキャパシタと、 前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、 前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路とを備え、 前記ラッチ回路を構成する回路素子の少なくとも1つが、前記アクセストランジスタの上方に位置する、半導体記憶装置。」 2.補正事項の整理 本件補正による補正事項を整理すると、以下のとおりである。 (1)補正事項1 補正前の請求項1の「半導体基板の上方に位置し、」の前に「DRAMのメモリセルを有する半導体記憶装置であって、」を追加すること。 (2)補正事項2 補正前の請求項2の「前記キャパシタは、前記半導体基板との間に少なくとも1層の層間絶縁膜を介在させて位置する上部層間絶縁膜内に配置され、」を、補正後の請求項2の「前記キャパシタは、円筒型キャパシタであって、前記半導体基板との間に少なくとも1層の層間絶縁膜を介在させて位置する上部層間絶縁膜内に配置され、」と補正すること。 (3)補正事項3 補正前の明細書の0010段落についての補正を行うこと。 3.新規事項の追加の有無及び補正の目的についての検討 (1)補正事項1について 補正により追加された「DRAMのメモリセルを有する半導体記憶装置であって、」という事項は、本願の願書に最初に添付した明細書(以下、本願の願書に最初に添付した明細書を「当初明細書」といい、本願の願書に最初に添付した明細書又は図面を「当初明細書等」という。)の0022段落及び0023段落等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。 また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「キャパシタ」、「アクセストランジスタ」及び「ラッチ回路」について、これらの各要素が全体として「DRAMのメモリセル」を構成するという技術的限定を付加するものであるから、当該補正事項1は特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項1は特許法第17条の2第4項に規定する要件を満たす。 (2)補正事項2について 補正により追加された「前記キャパシタは、円筒型キャパシタであって、」という事項は、当初明細書の0019段落等に記載されているものと認められるから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 また、補正事項2は、補正前の請求項2に係る発明の発明特定事項である「前記キャパシタ」について、「円筒型キャパシタ」であるという技術的限定を付加するものであるから、当該補正事項2は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項2は特許法第17条の2第4項に規定する要件を満たす。 (3)補正事項3について 補正事項3は、補正事項1と整合を取るために発明の詳細な説明の記載を修正したにすぎないものであるから、特許法第17条の2第3項に規定する要件を満たす。 (4)新規事項の追加の有無及び補正の目的についてのまとめ 以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たすものである。 そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。 4.独立特許要件について (1)補正後の発明 本件補正による補正後の請求項1?6に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものである。 (2)引用刊行物に記載された発明 (2-1)本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平8-139206号公報(以下「引用例」という。)には、図1?4及び13とともに以下の記載がある(ここにおいて、下線は当合議体にて付加したものである。)。 a.「【0001】 【産業上の利用分野】本発明は半導体装置に関し、特に、高集積、超低消費電力でしかもソフトエラー耐性の高いスタチック型ランダムアクセスメモリ装置およびその製造方法に関する。 【0002】 【従来の技術】図13は、MOSトランジスタを用いた従来の高集積スタチック型ランダムアクセスメモリセル(以下、SRAMと称する)の構成を示す等価回路図である。」 b.「【0026】 【課題を解決するための手段】本発明の半導体装置は、半導体基板上のメモリセル領域に設けられた駆動MOSトランジスタを備えたフリップフロップ回路と、該フリップフロップ回路の2つの入出力部にそれぞれ設けられたスイッチ素子と、前記フリップフロップ回路の前記駆動MOSトランジスタのドレイン領域に接続された前記メモリセル領域上に設けられる容量素子と、を具備する半導体装置において、前記フリップフロップ回路は、抵抗素子と前記駆動MOSトランジスタからなる2つの直列回路を交差接続することにより構成され、前記メモリセル領域上の容量素子は、前記駆動MOSトランジスタのソース領域に接地電位を供給する電極である導電層の上に誘電体膜を設け、該誘電体膜上に新たに導電層を形成したものであり、前記抵抗素子の一端は前記接地電位を供給する導電層、前記誘電体膜、前記新たに形成された導電層を貫通する接続孔を介して自己整合的に前記駆動MOSトランジスタのゲート電極に接続されるとともに前記新たに設けられた導電層に接続されていることを特徴とする。 【0027】この場合、前記抵抗素子を多結晶シリコン層で形成されたMOSトランジスタで置き換えてもよい。 【0028】また、多結晶シリコン層で形成されたMOSトランジスタと駆動MOSトランジスタのゲート電極とを接続する接続孔内部を窒化チタン膜で埋設するものとしてもよい。」 c.「【0035】 【実施例】次に、本発明について図面を参照して説明する。 【0036】図1および図2(a)?(c)のそれぞれは、本発明の一実施例の構造を示す断面図および平面図であり、図1は図2(a)中のA-Aの断面である、なお、図2(a)?(c)のそれぞれは同一部の図面であるが、各部が重なり合うため(a)?(c)に分割して表している。 【0037】本実施例は、2個の高抵抗素子からなるメモリセルであり、基本的な構成は図13に等価回路図にて示したMOSトランジスタを用いたSRAMと同様な構成のものである。 【0038】図2においてゲート電極6a、6bは図13に示した駆動用MOSトランジスタT1、T2のゲート電極に相当するものであり、ゲート電極6c、6dは、図13に示した転送用MOSトランジスタT3,T4のゲート電極に相当するものである。図13の等価回路図に示されているこの他の構成部品については、駆動用MOSトランジスタT1のドレインと転送用MOSトランジスタT3の高濃度のn型不純物領域は、n型不純物領域8dとして共通に設けられている。さらに、駆動用MOSトランジスタT2のドレインと転送用MOSトランジスタT4の高濃度のn型不純物領域はn型不純物領域8aとして共通に設けられている。また、駆動用MOSトランジスタT1のゲート電極6aは接続孔7aの部分で転送用MOSトランジスタT4のドレインとなる高濃度のn型不純物領域8aと電気的に接続されている。また、駆動用MOSトランジスタT2のゲート電極6bは接続孔7bの部分で転送用MOSトランジスタT3のドレインとなる高濃度のn型不純物領域8dと電気的に接続されており、SRAMメモリセルのフリップフロップ回路の交差接続を達成している。」 d.「【0039】本実施例においては、駆動用MOSトランジスタT1,T2のソースとなる高濃度のn型不純物領域8b、8cに接続孔11、11aが開口され、接地電位を供給するための第2層目の導電膜である接地配線15と電気的に接続されている。この接地配線15はメモリセルに流れる電流によって接地電位が上昇するのを防止するために、n型不純物を拡散した多結晶シリコン膜や多結晶シリコン膜と高融点シリサイド膜との複合膜(ポリサイド膜)等が用いられる。 【0040】さらに図1の断面図において、接地配線15上には酸化膜や窒化膜等の誘電膜13を介してメモリセルのノード部に接続される容量素子の上部電極16が設けられている。この容量素子の上部電極16は、図2(b)の平面図においては符号16の他に16aでも示されるもので、図13の等価回路図でいうとノードN1、N2に接続される容量素子の上部電極に相当する。 【0041】本実施例のSRAMには、図1の断面図に示すように、ゲート電極6aに接続孔19aが開口されており、この接続孔19aを介して、第4層目の高抵抗な多結晶シリコン膜を用いた高抵抗負荷素子22が接続されている。接続孔19aは上記の接地配線15を貫通して設けられ、接続孔19aの内壁には絶縁膜のサイドウォール20が形成されており、高抵抗負荷素子22端部と第1層目のゲート電極6aとを接続孔19aを介して接続する際に、接地配線15とショートしないように構成されている。また、接続孔19aの外側に設けられた接続孔190により第3層目の容量上部電極16と第4層目の高抵抗負荷素子22が接続されている。さらに、電源配線23は高抵抗多結晶シリコンに電源電圧を給電する低抵抗多結晶シリコン膜から形成されている。さらに、アルミニウム電極配線27はメモリセル内のデータ線であり、コンタクト孔26を介して転送用MOSトランジスタの高濃度n型不純物領域8に電気的に接続されている。以上説明した構造は、図2の平面図内のゲート電極6b、接続孔19a、190a、高抵抗多結晶シリコン膜22a、電源線23aにおいても同様である。」 e.「【0042】次に、本実施例の製造方法について図を参照しながら説明する。 【0043】図3(a)?(d)および図4(e)?(h)のそれぞれは図1に示した実施例による多結晶シリコン高抵抗素子を負荷素子としたSRAMメモリセルの製造工程を示す図であり、図2の平面図におけるA-A線の断面を表している。 【0044】本実施例ではメモリセルに用いられ、半導体基板表面に形成されたMOSトランジスタは、ｐ型ウエル内のnチャネルMOSトランジスタであり、メモリ周辺回路にはダブルウエルを用いた相補型MOS(CMOS)回路を用いているが、ｐ型ウエル、または、n型ウエルの単一構造でもよく、また、メモリ周辺回路に複数の電源電圧が供給できるように基板と同じ導電型のウエルがそれと異なる導電型の別のウエルで囲まれて基板と電気的に分離されているような3種類以上のウエル構造でもよい。 【0045】また、シリコン基板の導電型についてもn型でもｐ型でもよい。さらに本実施例ではメモリセル部の製造工程だけについて述べるが、周辺CMOS回路の製造方法については公知の技術を用いることができる。」 f.「【0046】まず、n型シリコン基板1内にボロンイオン注入法と熱拡散法の公知の方法を用いて不純物濃度10^(16)?10^(17)cm^(-3)、深さ2?3μmのｐ型ウエル2を形成した後、イオン注入法および選択酸化法によりｐ型のチャネルストッパー層3と素子分離用の厚さ300?500nmのフィールド酸化膜4を形成し、続いて、MOSトランジスタの能動領域となる部分に厚さ5?15nmのゲート酸化膜5を形成する。 【0047】次に、MOSトランジスタのしきい値電圧調整用のイオン注入を行った後、フォトエッチング法を用いてゲート酸化膜5の一部を除去し、接続孔7a、7bを形成する。次に、厚さ200nmの多結晶品シリコン膜6を公知の方法を用いて堆積させ、リン等のn型不純物を気相拡散またはイオン注入法等を用いて導入し、続いて、フォトリソグラフイーとドライエッチングにより上記の多結晶シリコン膜6を加工してゲート電極6a、6dを形成する。なお、上記の多結晶シリコン膜は金属シリサイド膜と多結晶シリコン膜の複合膜であるポリサイド膜でもよい。 【0048】次に、これらのゲート電極6a、6dをイオン注入のマスクとして用いて10^(15)?10^(16)cm^(-2)のイオン注入量でヒ素等のn型不純物イオンをイオン注入し、900℃前後の窒素雰囲気中でアニールすることによりn型不純物領域8、8a、8bを形成する。 【0049】以上の工程により図3(a)の断面図に示される構造が形成される。なお、本実施例ではMOSトランジスタのソース・ドレイン構造がシングルドレイン構造のものについて示したが、LDD(Lightly Doped Drain)構造であってもよい。 【0050】次に、厚さ50?100nmの酸化膜9を公知のCVD法により堆積させた後、100?200nmのボロンシリケイトガラス(BPSG)10を公知のCVD法で堆積する。続いて、850℃程度の窒素雰囲気中でアニールし、表面を平坦化する。次に、酸化膜10、9に接続孔11をフォトリソグラフィーとドライエッチングにより開口し、続いて、厚さ100?150nmの第2層多結晶シリコン膜12を堆積させ、ヒ素等のn型不純物をイオン注入法等で10^(15)?10^(16)cm^(-2)の注入量を導入した後、誘電体膜13を公知のCVD法を用いて堆積する。」 (2-2)ここにおいて、摘記事項d.?f.の下線部分の記載並びに図1、図2(a)及び図2(b)の記載から、「メモリセルのノード部」である「ノード」「N1」及び「N2」に各々接続される「容量素子」は、「n型シリコン基板1」上に「ボロンシリケイトガラス(BPSG)10」を介して設けられていることが明らかである。 また、図1及び図2(a)?(c)の記載から、「転送用MOSトランジスタ」「T3」及び「T4」が「n型シリコン基板1」の表面に設けられていることが明らかであり、さらに、図13の記載を参照すれば、これら「転送用MOSトランジスタ」「T3」及び「T4」が「ノード」「N1」及び「N2」に各々接続されていることも明らかである。 (2-3)摘記事項c.及びd.の下線部分の記載、並びに図2(a)?(c)及び図13の記載から、「n型シリコン基板1」の表面に設けられた「駆動用MOSトランジスタ」「T1」及び「T2」、並びに「容量素子」の上方に設けられた「高抵抗負荷素子22」により、「フリップフロップ回路」が構成されていることが明らかである。 さらに、摘記事項d.の下線部分の記載、及び図2(a)?(c)の記載から、「高抵抗負荷素子22」が「転送用MOSトランジスタT3」及び「T4」の上方に設けられていることも明らかである。 (2-4)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。 「スタチック型ランダムアクセスメモリ装置であって、 n型シリコン基板1上にボロンシリケイトガラス(BPSG)10を介して設けられ、メモリセルのノード部であるノードN1及びN2に各々接続される容量素子と、 前記n型シリコン基板1の表面に設けられ、前記ノードN1及びN2に各々接続された転送用MOSトランジスタT3及びT4と、 前記n型シリコン基板1の表面に設けられた駆動用MOSトランジスタT1及びT2、並びに前記容量素子の上方に設けられた高抵抗負荷素子22により構成されたフリップフロップ回路とを備え、 前記高抵抗負荷素子22が前記転送用MOSトランジスタT3及びT4の上方に設けられているスタチック型ランダムアクセスメモリ装置。」 (3)補正発明と引用発明との対比 (3-1)引用発明の「スタチック型ランダムアクセスメモリ装置」と補正発明の「DRAMのメモリセルを有する半導体記憶装置」とは、「メモリセルを有する半導体記憶装置」である点で一致する。 (3-2)引用発明の「n型シリコン基板1」、「メモリセルのノード部であるノードN1及びN2」は、各々補正発明の「半導体基板」、「ストレージノード」に相当する。 そして、引用発明の「容量素子」は、「n型シリコン基板1上にボロンシリケイトガラス(BPSG)10を介して設けられ」ているものであるから、当該「容量素子」が「n型シリコン基板1」の上方に位置していることは明らかである。 また、一般に、メモリセルのストレージノードが2進情報の論理レベルに応じた電位になることは当業者における技術常識であるから、引用発明において、ストレージノードである「ノードN1及びN2」に各々接続される「容量素子」が、補正発明と同様に「2進情報の論理レベルに応じた電荷を保持」していることは当業者にとって自明である。 したがって、引用発明の「n型シリコン基板1上にボロンシリケイトガラス(BPSG)10を介して設けられ、メモリセルのノード部であるノードN1及びN2に接続される容量素子」は、補正発明の「半導体基板の上方に位置し、ストレージノードを有し、2進情報の論理レベルに応じた電荷を保持するキャパシタ」に相当する。 (3-3)引用発明においては、「転送用MOSトランジスタT3及びT4」を介して電源ラインから「ノードN1及びN2」に電荷を供給することにより、「フリップフロップ回路」を制御する構成となっていることは当業者にとって自明であり、また、「容量素子」は「ノードN1及びN2」につながっているのであるから、引用発明の「転送用MOSトランジスタT3及びT4」は、補正発明の「アクセストランジスタ」と同様に、「前記キャパシタに蓄積される電荷の出入を制御する」という機能を有しているものと認められる。 したがって、引用発明の「前記n型シリコン基板1の表面に設けられ、前記ノードN1及びN2に各々接続された転送用MOSトランジスタT3及びT4」は、補正発明の「前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタ」に相当する。 (3-4)引用発明の「フリップフロップ回路」が「ノードN1及びN2」の電位を維持するものであることは当業者にとって自明であり、また、引用発明の「容量素子」は「ノードN1及びN2」につながっているのであるから、引用発明の「フリップフロップ回路」は、補正発明の「ラッチ回路」と同様に、「前記キャパシタのストレージノードの電位を維持する」機能を有しているものと認められる。 また、引用発明の「フリップフロップ回路」は「前記n型シリコン基板1の表面に設けられた駆動用MOSトランジスタT1及びT2、並びに前記容量素子の上方に設けられた高抵抗負荷素子22により構成され」ているから、当該「フリップフロップ回路が「n型シリコン基板1」上に位置していることは明らかである。 したがって、引用発明の「前記n型シリコン基板1の表面に設けられた駆動用MOSトランジスタT1及びT2、並びに前記容量素子の上方に設けられた高抵抗負荷素子22により構成されたフリップフロップ回路」は、補正発明の「前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路」に相当する。 (3-5)引用発明においては、補正発明の「ラッチ回路」に相当する「フリップフロップ回路」を構成する回路素子の一つである「高抵抗負荷素子22」が、補正発明の「アクセストランジスタ」に相当する「転送用MOSトランジスタT3及びT4」の上方に設けられているのであるから、引用発明は補正発明と同様に、「前記ラッチ回路を構成する回路素子の少なくとも1つが、前記アクセストランジスタの上方に位置する」という構成を備えていることが明らかである。 (3-6)したがって、補正発明と引用発明とは、 「半導体記憶装置であって、 半導体基板の上方に位置し、ストレージノードを有し、2進情報の論理レベルに応じた電荷を保持するキャパシタと、 前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、 前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路とを備え、 前記ラッチ回路を構成する回路素子の少なくとも1つが、前記アクセストランジスタの上方に位置する、半導体記憶装置。」 である点で一致し、以下の点で相違する。 (相違点) 補正発明は「DRAMのメモリセルを有する半導体記憶装置」であるのに対して、引用発明は「スタチック型ランダムアクセスメモリ装置」である点。 (4)相違点についての当審の判断 (4-1)補正発明と引用発明との相違点が実質的なものであるか否かについて検討する。 まず、回路面での相違ついて検討すると、引用発明の等価回路が、補正発明の一実施例である本願の図9に記載された回路と同じであることは明らかであるから、回路面において、補正発明と引用発明との間に相違はないものと認められる。 (4-2)次に、構造面での相違について検討すると、上記(3)において検討したとおり、引用発明は、補正発明の「半導体基板の上方に位置し、ストレージノードを有し、2進情報の論理レベルに応じた電荷を保持するキャパシタと、 前記半導体基板の表面に位置し、前記キャパシタに蓄積される電荷の出入を制御するアクセストランジスタと、 前記半導体基板上に位置し、前記キャパシタのストレージノードの電位を維持するラッチ回路とを備え、 前記ラッチ回路を構成する回路素子の少なくとも1つが、前記アクセストランジスタの上方に位置する」に相当する構造をすべて備えていることは明らかである。 また、補正発明のうちの「キャパシタ」及び「アクセストランジスタ」の部分、並びに引用発明のうちの「容量素子」及び「転送用MOSトランジスタT3及びT4」の部分を抜き出せば、共にDRAMに類似のものとなり、補正発明のうちの「アクセストランジスタ」及び「ラッチ回路」の部分、並びに引用発明のうちの「転送用MOSトランジスタT3及びT4」及び「フリップフロップ回路」の部分を抜き出せば共にSRAMに類似のものとなる点についても、補正発明と引用発明との間に差異は認められない。 (4-3)してみると、構造面においても、補正発明と引用発明とは、共にDRAMの特徴とSRAMの特徴とを合わせ持つ構造である点で相違はなく、そのような構造を、補正発明においては、「DRAMのメモリセル」において、「DRAMのメモリセル」の構成要素である「キャパシタ」及び「アクセストランジスタ」に加え、SRAMの構成要素である「フリップフロップ回路」を備えたものであるという手法で特定し、引用発明においては、「スタチック型ランダムアクセスメモリ装置」(SRAM)において、SRAMの構成要素である「転送用MOSトランジスタT3及びT4」及び「フリップフロップ回路」に加え、DRAMの構成要素である「容量素子」を備えたものであるという手法で特定したものであると認められる。 したがって、補正発明と引用発明との上記相違点は、同じ物を特定するに当たっての表現上の差にすぎず、実質的なものではない。 (4-4)なお、これに関連して、請求人は、平成20年4月21日に提出した手続補正書により補正された審判請求書における「【請求の理由】【本願発明が特許されるべき理由】2.特許法第29条第1項第3号の拒絶について」において、補正発明がDRAMを対象とするものであるのに対して、引用発明はSRAMを対象とするものである点で異なる点、補正発明の「キャパシタ」の方が引用発明の「容量素子」よりも容量が大きい点等を根拠として、引用発明により補正発明の新規性が阻害されることはないと主張している。 しかしながら、「DRAMのメモリセルを有する半導体記憶装置」であることに対応する回路上、又は構造上の具体的限定がなされているのであればともかく、補正発明においてはそのような限定は何らなされておらず、また、補正発明の「キャパシタ」と引用発明の「容量素子」との容量の相違についても、程度の差にすぎないものであって、物として見た場合に、補正発明と引用発明との間に、両者を明確に区別できるような差異があるとは認められないから、請求人の主張を採用することはできない。 以上検討したとおりであるから、補正発明は引用例に記載された発明である。 したがって、補正発明は、特許法第29条第1項第3号に該当し、特許を受けることができない。 (5)独立特許要件についてのまとめ 本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しないものである。 5.補正の却下の決定のむすび 以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3.本願発明 平成20年3月6日に提出された手続補正書による補正は上のとおり却下されたので、本願の請求項1?6に係る発明は、平成17年6月30日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。 一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平8-139206号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。 そして、本願発明に対して技術的限定を加えた発明である補正発明が、上記第2.4.において検討したとおり、引用例に記載された発明であるから、本願発明も当然に、引用例に記載された発明である。 したがって、本願発明は、特許法第29条第1項第3号に該当し、特許を受けることができない。 第4.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-12-07 |
| 結審通知日 | 2010-12-14 |
| 審決日 | 2010-12-27 |
| 出願番号 | 特願2002-236332(P2002-236332) |
| 審決分類 |
P
1
8・
113-
Z
(H01L)
P 1 8・ 575- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 河合 俊英 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
小川 将之 西脇 博志 |
| 発明の名称 | 半導体記憶装置 |
| 代理人 | 仲村 義平 |
| 代理人 | 森田 俊雄 |
| 代理人 | 酒井 將行 |
| 代理人 | 荒川 伸夫 |
| 代理人 | 佐々木 眞人 |
| 代理人 | 深見 久郎 |
| 代理人 | 堀井 豊 |