拒絶査定不服の審決｜不服2008-23666 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない(前置又は当審拒絶理由) G06F
管理番号	1233926
審判番号	不服2008-23666
総通号数	137
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2011-05-27
種別	拒絶査定不服の審決
審判請求日	2008-09-16
確定日	2011-03-14
事件の表示	特願2002-134027「データ処理システム及びメモリにアクセスを割当てる方法」拒絶査定不服審判事件〔平成14年11月29日出願公開、特開2002-342157〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成14年5月9日(パリ条約による優先権主張2001年5月10日、フランス共和国)の出願であって、平成20年1月24日付けで最初の拒絶理由通知(同年2月5日発送)がなされ、同年5月7日付けで意見書が提出されるとともに、手続補正がなされ、同年6月13日付けで拒絶査定(同年同月17日発送)がなされ、同年9月16日付けで審判請求され、同年10月23日付けで出願人名義変更届が提出されて、出願人がコーニンクレッカフィリップスエレクトロニクスエヌヴィからエヌエックスピービーヴィに変更され、平成22年5月10日付けで当審により最初の拒絶理由通知(同年同月11日発送)がなされ、同年9月17日付けで意見書が提出されるとともに、手続補正がなされたものである。第2.本願発明の認定本願の請求項11に係る発明(以下、「本願発明」という。)は、上記平成22年9月17日付けの手続補正により補正された明細書及び図面の記載からみて、下記のものと認められる。「データメモリ及びプログラムメモリにアクセスを割当てる方法であって、前記データメモリ及び前記プログラムメモリは初期アクセスに続いて該初期アクセスより読出し時間が短い高速アクセスモードで高速アクセスが可能であり、前記データメモリ及び前記プログラムメモリが共通バスによって選択的且つ交互にプロセッサと通信するようにされ、これらメモリのうちの1つのメモリが前記プロセッサと通信状態にあるアクティブアドレッシングモードにされ、一方、他方のメモリは前記プロセッサと通信状態にないパッシブ不変スタンバイアドレッシングモードにされ、該パッシブ不変スタンバイアドレッシングモードにおいては、前記他方のメモリが前記アクティブアドレッシングモードになる際に、前記初期アクセスとなることを阻止するよう不変信号が前記他方のメモリに供給される方法。」第3.引用発明の認定当審が上記平成22年5月10日付け最初の拒絶理由通知において引用した特開平2-29988号公報(平成2年1月31日出願公開。以下、「引用例1」という。)には、図面とともに以下の技術事項が記載されている。 (A) 「第1図において、本実施例におけるメモリ系は命令用ダイナミツクメモリシステム3a、メモリアクセス装置2aを含む系とデータ用ダイナミツクメモリシステム3b、メモリアクセス装置2bを含む系の2系統に分割されており、各部にはプロセツサ1からデータバス4を介してデータが、アドレスバス5を介してアドレスが、クロツクライン27を介してクロツク信号が、コントロールライン20,デコータ回路18を介してコントロール信号がそれぞれ供給されるようになつている。」(第4頁左上欄第5行目?同頁同欄第14行目) (B) 「そして、各メモリシステムのデータのアドレスとして上位のアドレスがページアドレス(ROWアドレス)として割付けられ、下位のアドレスがデータアドレス(COLUMNアドレス)として割付けられている。ここでページアクセスとは、DRAMアクセスモードのうち、高速ページモード、スタテイツクカラムモード、及びニブルモードによるアクセスのことを言う。すなわち、ROWアドレスに与えるページアドレスを固定して、同一ページ内のデータをCOLUMNアドレスに与えるデータアドレスを変更するだけ高速にアクセスすることをここではページアクセスと定義する。」(第4頁右上欄第17行目?同頁左下欄第9行目) (C) 「メモリアクセス装置2a,2bは記憶手段としてのページアドレスラツチ8,判定手段としてのページアドレス比較回路10,マルチプレクサ12,RAS/CAS発生回路13から構成されている。なお、メモリアクセス装置2bはメモリアクセス装置2aと同一の機能を有するため、メモリアクセス装置2aのみ具体的構成を示してある。」(第4頁左下欄第19行目?同頁右下欄第6行目) (D) 「ページアドレスラツチ8はアクラス指令手段としてのプロセツサ1のアクセスに伴ってアドレスバス5に出力されるページアドレス6を受け、現在指示されているページアドレス(新ページアドレス)をアドレスストローブ信号ADS19の立ち上がり時点でラツチするようになっている。即ち、アドレスストローブ信号ADS19aが立ち上がる前までは、前にアクセスされたページアドレス(旧ページアドレス)6をラツチしているようになっている。そして新ページアドレスがラツチされたときには、旧ページアドレス9をページアドレス比較回路10へ転送するようになっている。ページアドレス比較回路10は新ページアドレス6と旧ページアドレス9とを比較し、両者のアドレスの内容が一致するか否かの判定を行ない、判定結果が一致のときには、ハイレベルの比較信号11を出力し、判定結果が不一致のときにはローレベルの比較信号11をRAS/CAS発生回路13へ出力するようになっている。」(第4頁右下欄第7行目?第5頁左上欄第5行目。なお、「アクラス」と記載されている箇所があるが、これは明らかな誤記であり、正しくは「アクセス」である。) (E) 「RAS/CAS発生回路13はダイナミツクメモリシステム3aのRAS信号15a、CAS信号16aの入力タイミングを満たすように、プロセツサ1及びページアドレス比較回路10からの比較信号11を基にRAS信号15a及びCAS信号16aをダイナミツクメモリシステム3aへ出力するようになっている。」(第5頁左上欄第5行目?同頁同欄第12行目) (F) 「又、マルチプレクサ12はデータアドレス7と新ページアドレス6を受け、(?中略?)新ページアドレス6を選択し、RAS信号15aの立ち下がりでダイナミツクメモリシステム3aにラツチできるタイミングでメモリアドレス信号14aとして出力する。また、(?中略?)データアドレス7を選択し、CAS信号16aの立ち下がりでダイナミツクメモリシステム3aにラツチできるタイミングでメモリアドレス信号14aとして出力する。即ち、マルチプレクサ12は、RAS信号15aを受けて、ダイナミツクメモリシステム3aへのメモリアドレス信号14aが切換えられるようになっており、マルチプレクサ12とRAS/CAS発生回路13によりページングアクセス手段が構成されている。なお、本例においては、新ページアドレスとしてプロセツサ1から送られて来るページアドレス6を直接マルチプレクサ12に入力しているが、(?中略?)ページ不一致を比較回路10で検出した後、一度ページアドレスラツチ8に新ページアドレス6をラツチした後、その出力信号9(2a内の点線で示した信号)を新ページアドレスデータとしてマルチプレクサ12に送っても良い。」(第5頁左上欄第16行目?同頁左下欄第5行目) (G) 「又、アクセスの終了はCAS信号16aが用いられ、この信号がまたバス終了要求信号24aとしてREADY信号発生回路22に転送され、それに基づき適切なタイミングでREADY信号23がプロセツサ1に出力されることによってプロセツサ1にバスサイクルの終了が知らされる。又、デコーダ回路18はプロセツサ1からコントロール信号20を受けると共に、アドレスバス信号5からアドレス21を受けそれをデコードし、プロセツサがダイナミツクメモリシステム3a及び3bへのアクセスを要求していれば、対応するメモリアクセス装置2a及び2bへ対応するアドレスストローブ信号ADS19a及び19bを出力する。また、本例ではプロセツサからの書き込み指令を示すライト信号25をダイナミツクメモリシステム3a,3bに出力する役割りも果たしている。又、デコーダ回路18からREADY信号発生回路22へはバスサイクルが実行されているか否かを示す信号26が出力されている。」(第5頁左下欄第15行目?同頁右下欄第13行目) (H) 「メモリアクセス装置2b及びダイナミツクメモリシステム3bも、2a及び3aと同様の機能を有しており、それぞれ独立してアクセス動作できる様になっている。」(第5頁右下欄第14行目?同頁同欄第17行目) (I) 「第2図において、ステートS01?S04は1つ前のアクセスに示された旧ページアドレス9と現在アクセスされた新ページアドレス6とが異なる場合を示している。即ち、ページアドレス比較回路10において、新ページアドレス6と旧ページアドレス9とが不一致であると判定された場合の動作タイミングを示している。両者のページアドレスが比較される有効期間は新ページアドレス6がプロセツサ1から出力されてから、このアドレスがページアドレスラツチ8にラツチされるタイミングであるアドレスストローブ信号ADS19が立ち上がる時刻までである。即ち、ステートS1の先頭からステートSO3の立ち下がりまでである。プロセツサ1がプログラムに従ってステートS01の立ち下がりからステートS03の立ち下がりまでアドレスストローブ信号ADS19aを出力すると、この信号がLOレベルとなるアクテイブな期間内で、かつページアドレス比較回路10の比較結果が正しい比較結果を提示するステートS01の立ち上がりで比較結果がラツチされ、比較信号11が出力される。即ち、プロセツサ1からのアクセスに従ってページアドレス比較回路10より新ページアドレス6と旧ページアドレス9との比較が行なわれ、比較結果が不一致のときにはLOレベルの比較信号11が、比較結果が一致のときにはHIレベルの比較信号11が出力される。そして比較結果が不一致のときにはステートS01の立ち下がりでLOレベルの比較信号11が出力される。そしてステートS01の立ち上がり時点で比較信号11がLOレベルになっている場合にはRAS/CAS発生回路13はRAS信号15をHIレベルに反転する。なお、ステートS02の立ち下がりのタイミングでRAS信号15がHIレベルにある場合には、RAS/CAS発生回路13はCAS信号16をHIレベルの状態に維持する。一方、RAS信号15は十分なRASプリチヤージタイムを経た後LOレベルに立ち下げられる。この場合3クロック分、即ちSOW1の立ち上がりでRAS信号15はLOレベルに反転する。この後1クロツク後にCAS信号16もLOレベルに反転する。このCAS信号16が出力されると、ステートSOW4の立ち下がり時点でREADY信号発生回路22からREADY信号23がプロセツサ1とメモリアクセス装置2aへ出力される。これにより、バスステートはステートS04の立ち上がりで終了し、この時点で比較信号11はHIレベルに反転し、CAS信号16もHIレベル(非アクテイブな状態)に戻る。なおRAS信号15はLOレベルのままに維持されている。このように、ページアドレスが不一致の場合にはRASプリチヤージ時間(ステートS02の先頭からSOW1の立ち上がり時点まで)が必要となるため、ダイナミツクメモリシステム3aのアクセスタイムを満たすために、本例においては、4クロツクのウエイトステート(待ちステート)SOW1?SOW4を必要としている。即ち、ページアドレスが一致したときには、旧ページアドレス9に従ったページモードアクセスとしてデータアドレス(CASアドレス)7がダイナミツクメモリシステム3aへ転送されるが、ページアドレスが不一致のときにはRASプリチヤージ時間だけデータアドレス7の転送時間が遅れる。」(第6頁左上欄第1行目?同頁右下欄第5行目) (J) 「次に、ページアドレスが一致した場合、即ち、新ページアドレス6と旧ページアドレス9とが一致した場合をステートS11?S14を用いて説明する。この場合、両ページアドレスの比較が行なわれる有効期間は、新ページアドレスが出力されてからアドレスストローブ信号ADS19が立ち上がる時点までである。ページアドレス比較回路10の判定により両ページアドレスが一致したときには、ステートS11の立ち上がり時点ではすでにHIレベルになっている。即ち、ステートS04の立ち上がり時点で比較信号11のレベルがHIレベルに反転しているため、ステートS11の立ち上がり時点ではHIレベルに維持されている。さらにRAS信号15aもLOレベルのままにされている。そして、次のステートS12の立ち上がり時点でCAS信号16aがLOレベルに反転する。この信号がREADY信号発生回路22へ出力されると、ステートS13の立ち上がり時点でREADY信号23がLOレベルに反転し、ステートS14の立ち上がり時点でこのバスサイクルが終了する。このように、ページアドレスが一致した場合にはウエイトステートによる処理がなく、旧ページアドレス9に従ってページモードアクセスが実行される。即ちページアドレスを固定し、データアドレス(CASアドレス)7に従ったアクセスが実行される。」(第6頁右下欄第6行目?第7頁左上欄第12行目) (K) 「なお、メモリアドレス信号14aとしては、RAS信号15aがHIレベルのときには新ページアドレス6が出力され、RAS信号15aがLOレベルのときにはデータアドレス(CAS)7が出力される。これにより、RAS信号15a,CAS信号16aの立ち下がりにて必要なメモリアドレスをダイナミツクメモリシステム3aにラツチすることができる。」(第7頁左上欄第13行目?同頁右上欄第1行目) (L) 「次に、本実施例により複数の独立したダイナミツクメモリシステム(3a,3b)及びメモリアクセス装置(2a,2b)を設けた場合の効果を第3図に基づいて説明する。 (?中略?)一方、本実施例では、ページ間でアクセス干渉の起こりにくいものの集合を1つのグループとして、例えば、ダイナミツクメモリシステム3aにはプロセツサ1の処理動作を規定するための命令コードのデータである命令データを格納し、ダイナミツクメモリシステム3bにはその命令コードに従って処理すべきオペランドデータを格納することとしている。即ち、メモリデータとしては命令データとオペランドデータがあり、フエツチシーケンスの中には命令フエツチとデータフエツチとは混在するが、命令が存在するアドレスとは離れていることが多い。したがって、命令データとオペランドデータとでは、異つたページアドレスに配置されている確率が大きく、1つのダイナミツクメモリシステムに混在して格納し、ページアクセスを行った場合、ページ不一致が頻繁に発生し、ページ切換えオーバーヘツドが増大してシステム性能が低下する可能性が高い訳である。そこで、ページ間でアクセス干渉の起こりにくいものの集合の第1のグループに命令データの集合を選択して命令用ダイナミツクメモリシステム3aに割り付け、第2のグループにオペランドデータの集合を選択してデータ用ダイナミツクメモリシステム3bに割り付けることにより、ページアドレスの干渉し易いデータを別のグループとする構成を採れたことになる。従つて、第3図に示されるメモリデータフエツチのシーケンスが実行された場合、ページアドレスとして5が指定されたときにはダイナミツクメモリ3aに対するアクセスが実行され、ページアドレスとしてページアドレス100が指定されたときにはダイナミツクメモリシステム3aに対するアクセスが実行され、ページアドレスを固定し、データアドレスの内容に従ったアクセスがそれぞれ実行される。これにより、メモリアクセス装置2aのページアドレス比較回路10には、ページアドレス5が長期間ラッチされた状態となり、メモリアクセス装置12bのページアドレス比較回路10にはページアドレス100が長期間ラツチされた状態となる。両メモリシステムはノンウエイトの状態でデータのアクセスが可能となる。」(第7頁右上欄第8行目?第8頁左上欄第1行目) (M) 引用例1の図面第1図は、引用例1におけるシステムの全体図である。引用例1の図面第1図においては、プロセッサ1から(命令用ダイナミックメモリシステム3aを制御する)メモリアクセス装置2aへのアドレスバスと、プロセッサ1から(データ用ダイナミックメモリシステム3bを制御する)メモリアクセス装置2bへのアドレスバスを共通化して、アドレスバス5としている。引用例1の図面第1図においては、プロセッサ1と命令用ダイナミックメモリシステム3aとの間のアクセスに用いられるデータバスと、プロセッサ1とデータ用ダイナミックメモリシステム3bとの間のアクセスに用いられるデータバスとを共通化して、データバス4としている。引用例1の図面第1図においては、デコーダ回路18から(命令用ダイナミックメモリシステム3aを制御する)メモリアクセス装置2aへアドレスストローブ信号ADS19aを伝達するための信号線と、デコーダ回路18から(データ用ダイナミックメモリシステム3bを制御する)メモリアクセス装置2bへアドレスストローブ信号ADS19bを伝達するための信号線とが設けられている。引用例1の図面第1図においては、デコーダ回路18から命令用ダイナミックメモリシステム3aとデータ用ダイナミックメモリシステム3bへライト信号25を伝達するための信号線が設けられている。引用例1の図面第1図においては、(命令用ダイナミックメモリシステム3aを制御する)メモリアクセス装置2aからのバス終了要求信号24a(この信号はCAS信号16a由来のものである。)を伝達するための信号線をREADY信号発生回路22に接続するとともに、(データ用ダイナミックメモリシステム3bを制御する)メモリアクセス装置2bからのバス終了要求信号24bを伝達するための信号線をREADY信号発生回路22に接続するようになっている。さらに、READY信号発生回路22からの単一のREADY信号23を伝達するための信号線をプロセッサ1に接続するようになっている。 (N) 引用例1の図面第2図は、引用例1におけるタイムチャートである。引用例1の図面第2図においては、ひとつのバスサイクル(一連のバスステート)が終了して次のバスサイクル(一連のバスステート)が開始されて比較信号11が定まるまでの間(引用例1の図面第2図のタイムチャートでは、ステートS04の終わりであるクロックの立ち上がりから、ステートS11の終わりであるクロックの立ち上がりまでの間)、RAS信号15が有効(「RAS」はオーバーラインが付されて表記されており、したがって、RAS信号はLOレベルのときに有効である。)のままであることが示されている。引用例1の図面第2図においては、ひとつのバスサイクル(一連のバスステート)が終了する毎に、READY信号23が有効(「READY」はオーバーラインが付されて表記されており、したがって、READY信号23はLOレベルのときに有効である。)となることが示されている。(引用例1の図面第2図のタイムチャートでは、ひとつのバスサイクル(一連のバスステート)の終わりであるステートS04及びS14の終わりのクロックの立ち上がりよりも1クロック前である、ステートSOW4及びS13の終わりであるクロックの立ち上がりからREADY信号23が有効になっている。) (O) 引用例1の図面第3図は、引用例1の図1のシステムの効果を説明するものである。引用例1の図面第3図の(a)においては、プロセッサ1からのメモリデータフェッチのシーケンスが示されている。特に、ページアドレスが5である命令フェッチと、ページアドレスが100であるデータフェッチについて、いずれか一方が1回または2回実行される毎に他方が実行される、即ち、交互に実行される様子が、時刻Timeの進行とともに示されている。引用例1の図面第3図の(b)においては、(a)のようにページアドレスが5である命令フェッチとページアドレスが100であるデータフェッチが時刻Timeの進行にともに交互に実行される場合であっても、命令用ダイナミックメモリシステム3aとデータ用ダイナミックメモリシステム3bのそれぞれにおいては、アクセスされるページアドレスが変わらないことが示されている。上記(I)の「即ち、ページアドレスが一致したときには、旧ページアドレス9に従ったページモードアクセスとしてデータアドレス(CASアドレス)7がダイナミツクメモリシステム3aへ転送される」という記載や、上記(J)の「このように、ページアドレスが一致した場合にはウエイトステートによる処理がなく、旧ページアドレス9に従ってページモードアクセスが実行される。即ちページアドレスを固定し、データアドレス(CASアドレス)7に従ったアクセスが実行される。」という記載から明らかなように、引用例1におけるメモリであるデータ用ダイナミックメモリシステム3b及び命令用ダイナミックメモリシステム3aはともにページモードアクセスが可能なものであると認められる。上記(M)にて示したように、引用例1の図面第1図においては、プロセッサ1から(命令用ダイナミックメモリシステム3aを制御する)メモリアクセス装置2aへのアドレスバスと、プロセッサ1から(データ用ダイナミックメモリシステム3bを制御する)メモリアクセス装置2bへのアドレスバスを共通化して、アドレスバス5としている。また、プロセッサ1と命令用ダイナミックメモリシステム3aとの間のアクセスに用いられるデータバスと、プロセッサ1とデータ用ダイナミックメモリシステム3bとの間のアクセスに用いられるデータバスとを共通化して、データバス4としている。さらに、デコーダ回路18から(命令用ダイナミックメモリシステム3aを制御する)メモリアクセス装置2aへアドレスストローブ信号ADS19aを伝達するための信号線と、デコーダ回路18から(データ用ダイナミックメモリシステム3bを制御する)メモリアクセス装置2bへアドレスストローブ信号ADS19bを伝達するための信号線とが設けられている。さらに加えるに、デコーダ回路18から命令用ダイナミックメモリシステム3aとデータ用ダイナミックメモリシステム3bへライト信号25を伝達するための信号線が設けられている。つまり、データ用ダイナミックメモリシステム3b及び命令用ダイナミックメモリシステム3aが、アドレスバス5、データバス4、デコーダ回路18を介したアドレスストローブ信号ADS19b,19aを伝達するための信号線、デコーダ回路18を介したライト信号25を伝達するための信号線によってプロセッサ1と通信するようにされている。上記(M)にて示したように、プロセッサ1から命令用ダイナミックメモリシステム3aまたはデータ用ダイナミックメモリシステム3bへのアクセスに用いるアドレスバス及びデータバスは共通化されている。つまり、プロセッサ1からは命令用ダイナミックメモリシステム3aとデータ用ダイナミックメモリシステム3bの両方に同時にアクセスを行うことはできない。また、上記(G)の「デコーダ回路18はプロセツサ1からコントロール信号20を受けると共に、アドレスバス信号5からアドレス21を受けそれをデコードし、プロセツサがダイナミツクメモリシステム3a及び3bへのアクセスを要求していれば、対応するメモリアクセス装置2a及び2bへ対応するアドレスストローブ信号ADS19a及び19bを出力する。」との記載から明らかなように、プロセッサ1からのアクセスされるアドレスに応じて、命令用ダイナミックメモリシステム3aとデータ用ダイナミックメモリシステム3bのいずれか一方に対応するアドレスストローブ信号19a,19bの一方を有効とするものである。さらに、上記(G)の「アクセスの終了はCAS信号16aが用いられ、この信号がまたバス終了要求信号24aとしてREADY信号発生回路22に転送され、それに基づき適切なタイミングでREADY信号23がプロセツサ1に出力されることによってプロセッサ1にバスサイクルの終了が知らされる。」という記載があることや、上記(M)にて示したように、引用例1の図面第1図においては、(命令用ダイナミックメモリシステム3aを制御する)メモリアクセス装置2aからのバス終了要求信号24a(この信号はCAS信号16a由来のものである。)を伝達するための信号線をREADY信号発生回路22に接続するとともに、(データ用ダイナミックメモリシステム3bを制御する)メモリアクセス装置2bからのバス終了要求信号24bを伝達するための信号線をREADY信号発生回路22に接続するようになっており、さらに、READY信号発生回路22からの単一のREADY信号23を伝達するための信号線をREADY信号発生回路22に接続するようになっていることや、上記(N)にて示したように、引用例1の図面第2図においては、ひとつのバスサイクル(一連のバスステート)が終了する毎に、READY信号23が有効(「READY」はオーバーラインが付されて表記されており、したがって、READY信号23はLOレベルのときに有効である。)となることが示されていることから明らかなように、プロセッサ1からの1つのバスサイクル(一連のバスステート)が終了することはREADY信号23が有効になることによって示され、その後に次のバスサイクル(一連のバスステート)が開始され、しかも、READY信号23は単一の信号であるから、プロセッサ1からのバスサイクル(一連のバスステート)は、ある時刻においては多くても命令用ダイナミックメモリシステム3aとデータ用ダイナミックメモリシステム3bのいずれか一方のみに対してのみ行われるものである。上記(L)の「第3図に示されるメモリデータフエツチのシーケンスが実行された場合、ページアドレスとして5が指定されたときにはダイナミツクメモリ3aに対するアクセスが実行され、ページアドレスとしてページアドレス100が指定されたときにはダイナミツクメモリシステム3aに対するアクセスが実行され、」という記載があることや、上記(O)にて示したように、引用例1の図面第3図の(a)においては、プロセッサ1からのメモリデータフェッチのシーケンスが示されており、特に、ページアドレスが5である命令フェッチと、ページアドレスが100であるデータフェッチについて、いずれか一方が1回または2回実行される毎に他方が実行される、即ち、交互に実行される様子が、時刻Timeの進行とともに示されていることから明らかなように、プロセッサ1から命令用ダイナミックメモリシステム3aへのアクセスとプロセッサ1からデータ用ダイナミックメモリシステム3bへのアクセスは、時刻Time毎に、いずれか一方のみが行われるものである。以上検討したことを総合すれば、データ用ダイナミックメモリシステム3b及び命令用ダイナミックメモリシステム3aが、アドレスバス5、データバス4、デコーダ回路18を介したアドレスストローブ信号ADS19b,19aを伝達するための信号線、デコーダ回路18を介したライト信号25を伝達するための信号線によって、選択的且つ交互にプロセッサ1と通信するようにされ、ある時点では、これらのメモリシステムのうちの1つのメモリシステムがプロセッサ1からアクセスされ、一方、他方のメモリシステムはプロセッサ1からアクセスされていないものと認められる。上記(I)の「バスステートはステートS04の立ち上がりで終了し、この時点で比較信号11はHIレベルに反転し、CAS信号16もHIレベル(非アクテイブな状態)に戻る。なおRAS信号15はLOレベルのままに維持されている。」という記載、上記(I)の「即ち、ページアドレスが一致したときには、旧ページアドレス9に従ったページモードアクセスとしてデータアドレス(CASアドレス)7がダイナミツクメモリシステム3aへ転送される」という記載、上記(J)の「ページアドレス比較回路10の判定により両ページアドレスが一致したときには、ステートS11の立ち上がり時点ではすでにHIレベルになっている。即ち、ステートS04の立ち上がり時点で比較信号11のレベルがHIレベルに反転しているため、ステートS11の立ち上がり時点ではHIレベルに維持されている。さらにRAS信号15aもLOレベルのままにされている。そして、次のステートS12の立ち上がり時点でCAS信号16aがLOレベルに反転する。」という記載、上記(J)の「このように、ページアドレスが一致した場合にはウエイトステートによる処理がなく、旧ページアドレス9に従ってページモードアクセスが実行される。即ちページアドレスを固定し、データアドレス(CASアドレス)7に従ったアクセスが実行される。」という記載や、上記(N)にて指摘した、引用例1の図面第2図においては、ひとつのバスサイクル(一連のバスステート)が終了して次のバスサイクル(一連のバスステート)が開始されて比較信号11が定まるまでの間(引用例1の図面第2図のタイムチャートでは、ステートS04の終わりであるクロックの立ち上がりから、ステートS11の終わりであるクロックの立ち上がりまでの間)、RAS信号15が有効(「RAS」はオーバーラインが付されて表記されており、したがって、RAS信号はLOレベルのときに有効である。)のままであることが示されていることから明らかなように、データ用ダイナミックメモリシステム3b及び命令用ダイナミックメモリシステム3aのいずれにおいても、一つのバスサイクル(一連のバスステート)が終了した後で後続のバスサイクル(一連のバスステート)が開始されたときにページモードにて高速アクセスを可能とするために、RAS信号15がLOレベルのままでデータ用ダイナミックメモリシステム3bまたは命令用ダイナミックメモリシステム3aに供給されると認められる。上記引用例1の記載事項及び図面を総合勘案すると、引用例1には、次の発明(以下、「引用例1発明」という。)が記載されていると認められる。「データ用ダイナミックメモリシステム3b及び命令用ダイナミックメモリシステム3aにアクセスを割り当てる方法であって、前記データ用ダイナミックメモリシステム3b及び前記命令用ダイナミックメモリシステム3aはともにページモードアクセスが可能であり、前記データ用ダイナミックメモリシステム3b及び前記命令用ダイナミックメモリシステム3aが、アドレスバス5、データバス4、デコーダ回路18を介したアドレスストローブ信号ADS19b,19aを伝達するための信号線、デコーダ回路18を介したライト信号25を伝達するための信号線によって、選択的且つ交互にプロセッサ1と通信するようにされ、ある時点では、これらのメモリシステムのうちの1つのメモリシステムがプロセッサ1からアクセスされ、一方、他方のメモリシステムはプロセッサ1からアクセスされず、前記データ用ダイナミックメモリシステム3b及び前記命令用ダイナミックメモリシステム3aのいずれにおいても、一つのバスサイクルが終了した後で後続のバスサイクルが開始されたときにページモードにて高速アクセスを可能とするために、RAS信号15がLOレベルのままで前記データ用ダイナミックメモリシステム3bまたは前記命令用ダイナミックメモリシステム3aに供給される方法。」第4.対比本願発明と引用例1発明とを比較する。引用例1発明における「データ用ダイナミックメモリシステム3b」は本願発明における「データメモリ」に相当する。引用例1発明における「命令用ダイナミックメモリシステム3a」は本願発明における「プログラムメモリ」に相当する。引用例1発明における「ページモード」はメモリの高速アクセスモードとして当業者には周知の技法のひとつであり、「ページモードアクセスが可能」なメモリにおいては、通常のメモリアクセスに続いて、当該通常のアクセスと同じページ内の後続のメモリアクセスに対しては「ページモード」による高速アクセスを可能である。ここでいう、通常のメモリアクセスが本願発明における「初期アクセス」に相当し、当該通常のアクセスと同じページ内の後続のメモリアクセスに対して行う「ページモード」による高速アクセスが、本願発明における「該初期アクセスにより読出し時間が短い高速アクセスモードで」行う「高速アクセス」に相当するから、引用例1発明においてメモリが「ページモードアクセスが可能」であることは、本願発明においてメモリが「初期アクセスに続いて該初期アクセスより読出し時間が短い高速アクセスモードで高速アクセスが可能」であることに相当する。引用例1発明における「アドレスバス5」及び「データバス4」を併せた構成は、本願発明における「共通バス」に相当する。引用例1発明におけるLOレベルのままで供給される「RAS信号15」は本願発明における「不変信号」に相当する。また、引用例1発明は、LOレベルのままの「RAS信号15」をメモリシステムに供給することにより、当該メモリシステムに対して「一つのバスサイクルが終了した後で後続のバスサイクルが開始されたときにページモードにて高速アクセスを可能とする」ものである。既に示したように、引用例1発明においてメモリが「ページモードアクセスが可能」であることは、本願発明においてメモリが「初期アクセスに続いて該初期アクセスより読出し時間が短い高速アクセスモードで高速アクセスが可能」であることに相当するのであるから、引用例1発明において、メモリシステムに対して「一つのバスサイクルが終了した後で後続のバスサイクルが開始されたときにページモードにて高速アクセスを可能とする」ことは、本願発明においてメモリが「初期アクセスとなることを阻止する」ことに相当する。本願発明の「アクティブアドレッシングモード」と「パッシブ不変スタンバイアドレッシングモード」に関連して、本願明細書の【0010】に「プロセッサと通信しているメモリの状態を「アクティブ」と称する。」と記載され、【0029】に「もう一方のメモリをいわゆるパッシブアクセスモードに維持し、後続の高速アクセスを可能にする。」と記載され、【0034】に「プロセッサに通信していない高速アクセスメモリは、次のデータ(又は命令)の移動の際に低速の初期アクセスを必要とする非アクティブ状態には戻らず、低速の初期アクセスではなく高速アクセスでデータ(又は命令)の移動を続けて再開することを可能にするパッシブアクセスモードに維持される。」と記載され、【0039】に「例えば、データを読出しするためのアドレス信号は、アドレスがデータメモリに対応するものか又はプログラムメモリに対応するものかを決定する際に考慮される。そのアドレスに適合するメモリは、バスと通信してアクティブアクセスモードにされ、もう一方のメモリは、パッシブアクセスモードに対応する状態にされる。」と記載され、【0045】に「1つのメモリが、共通バスによって、選択的且つ交互にプロセッサと通信するようにされ、いわゆるアクティブアドレッシングモードにされる。一方、他方のメモリは、いわゆるパッシブ不変スタンバイアドレッシングモードにされる。上述したように、パッシブアドレッシングモードでは、次にアクティブアドレッシングモードになる際に、高速アクセスとは区別される初期アクセスとなることを阻止するよう不変信号をそのパッシブアドレッシングモードにされるメモリに供給することが可能である。」と記載されている。本願明細書のこれらの記載から明らかなように、プロセッサと通信しているメモリが本願発明における「アクティブアドレッシングモード」にあるものとされ、プロセッサと通信していないものの、後続のアクセスに際して初期アクセス不要の高速アクセスができるメモリが、本願発明における「パッシブ不変スタンバイアドレッシングモード」にあるものとされる。一方、引用例1発明は、「前記データ用ダイナミックメモリシステム3b及び前記命令用ダイナミックメモリシステム3aが、」「選択的且つ交互にプロセッサ1と通信するようにされ、」「ある時点では、これらのメモリシステムのうちの1つのメモリシステムがプロセッサ1からアクセスされ、一方、他方のメモリシステムはプロセッサ1からアクセスされず」に制御されるものである。つまり、引用例1ではアクティブアドレッシングモードという語は用いられていないものの、引用例1発明において、データ用ダイナミックメモリシステム3b及び命令用ダイナミックメモリシステム3aのうち、ある時点でプロセッサ1からアクセス(通信)されているメモリシステムが本願発明でいうところのアクティブアドレッシングモードの状態にあるものと動作上は同等である。また、引用例1発明は、「前記データ用ダイナミックメモリシステム3b及び前記命令用ダイナミックメモリシステム3aのいずれにおいても、一つのバスサイクルが終了した後で後続のバスサイクルが開始されたときにページモードにて高速アクセスを可能とするために、」(本願発明でいうところの不変信号に相当する)「RAS信号15がLOレベルのままで前記データ用ダイナミックメモリシステム3bまたは前記命令用ダイナミックメモリシステム3aに供給される」ものである。つまり、引用例1発明では、プロセッサからあるメモリシステムへの一つのバスサイクルが終了した後で、プロセッサから別のメモリシステムへのアクセスが開始された場合には、当該あるメモリシステムは、(本願発明でいうところの不変信号に相当する)RAS信号15をLOレベルにしたままの状態になり、後で再びプロセッサから当該あるメモリシステムへのアクセスが開始されて当該あるメモリが本願発明でいうところのアクティブアドレッシングモードと同様の状態になったときに、ページモードによる高速アクセスを可能とするものであると解される。このように、引用例1発明において、ある時点でプロセッサからアクセス(通信)されていないメモリシステムは、後続アクセスに際して初期アクセス不要の高速アクセスができるものである。つまり、引用例1ではパッシブ不変スタンバイアドレッシングモードという語は用いられていないものの、引用例1発明において、データ用ダイナミックメモリシステム3b及び命令用ダイナミックメモリシステム3aのうち、ある時点でプロセッサ1からアクセス(通信)されていないメモリシステムが本願発明でいうところのパッシブ不変スタンバイアドレッシングモードの状態にあるものと動作上は同等である。上記で指摘したように、引用例1においては”モード”という語は用いていないものの、引用例1発明における各メモリシステムは、本願発明における「アクティブアドレッシングモード」や「パッシブ不変スタンバイアドレッシングモード」の状態にあるメモリと動作上は同等であり、引用例1発明における各メモリシステムは、少なくとも同等の動作を行うという意味では、本願発明における「アクティブアドレッシングモード」や「パッシブ不変スタンバイアドレッシングモード」と状態は一致する。つまり、引用例1発明において「これらのメモリシステムのうちの1つのメモリシステムがプロセッサ1からアクセスされ、一方、他方のメモリシステムはプロセッサ1からアクセスされず、前記データ用ダイナミックメモリシステム3b及び前記命令用ダイナミックメモリシステム3aのいずれにおいても、一つのバスサイクルが終了した後で後続のバスサイクルが開始されたときにページモードにて高速アクセスを可能とするために、RAS信号15がLOレベルのままで前記データ用ダイナミックメモリシステム3bまたは前記命令用ダイナミックメモリシステム3aに供給される」ことは、「これらメモリのうちの1つのメモリが前記プロセッサと通信状態にある第1の状態にされ、一方、他方のメモリは前記プロセッサと通信状態にない第2の状態にされ、該第2の状態においては、前記他方のメモリが前記第1の状態になる際に、前記初期アクセスとなることを阻止するよう不変信号が前記他方のメモリに供給される」という点においては、本願発明における「これらメモリのうちの1つのメモリが前記プロセッサと通信状態にあるアクティブアドレッシングモードにされ、一方、他方のメモリは前記プロセッサと通信状態にないパッシブ不変スタンバイアドレッシングモードにされ、該パッシブ不変スタンバイアドレッシングモードにおいては、前記他方のメモリが前記アクティブアドレッシングモードになる際に、前記初期アクセスとなることを阻止するよう不変信号が前記他方のメモリに供給される」ことと一致する。すると、本願発明と引用例1発明とは、次の点で一致する。＜一致点＞データメモリ及びプログラムメモリにアクセスを割当てる方法であって、前記データメモリ及び前記プログラムメモリは初期アクセスに続いて該初期アクセスより読出し時間が短い高速アクセスモードで高速アクセスが可能であり、前記データメモリ及び前記プログラムメモリが共通バスによって選択的且つ交互にプロセッサと通信するようにされ、これらメモリのうちの1つのメモリが前記プロセッサと通信状態にある第1の状態にされ、一方、他方のメモリは前記プロセッサと通信状態にない第2の状態にされ、該第2の状態においては、前記他方のメモリが前記第1の状態になる際に、前記初期アクセスとなることを阻止するよう不変信号が前記他方のメモリに供給される方法。一方で、両者は、次の点で相違する。＜相違点1＞メモリとプロセッサの間の通信のための経路として、本願発明では「共通バス」が含まれるのに対し、引用例1発明では(本願発明の「共通バス」に相当する)「アドレスバス5、データバス4」に加え、「デコーダ回路18を介したアドレスストローブ信号ADS19b,19aを伝達するための信号線、デコーダ回路18を介したライト信号25を伝達するための信号線」も含まれる点。＜相違点2＞ 2つのメモリが置かれる2つの状態、つまり、プロセッサと通信状態にある第1の状態とプロセッサと通信状態にない第2の状態がそれぞれ、本願発明では「アクティブアドレッシングモード」と「パッシブ不変スタンバイアドレッシングモード」という”モード”であるのに対し、引用例1には”モード”という語は記載されていない点。第5.判断 5-1.相違点1及び相違点2に対する判断そこで、上記相違点1及び相違点2について検討する。・相違点1について本願発明に対応する本願の請求項11には「前記データメモリ及び前記プログラムメモリが共通バスによって選択的且つ交互にプロセッサと通信するようにされ、」と記載されているのであって、本願の請求項11の記載は各メモリとプロセッサとの間の通信のための経路として共通バス以外の信号線が含まれることを排除するものではない。そのため、上記相違点1は実質的な相違点とはならない。仮に本願発明に対応する本願の請求項11の記載が各メモリとプロセッサとの間の通信のための経路としては共通バス以外の信号線が含まれないことを意味すると解釈できるとしても、引用例1発明における「アドレスストローブ信号ADS19b,19a」や「ライト信号25」のような制御信号を伝達するための信号線についても共通バスに含めるようにして、メモリとプロセッサの間の全ての信号線を共通バスに集約することは、当業者が適宜検討することである。よって、上記相違点1は格別のものではない。・相違点2について ”第4.対比”で既に指摘したように、引用例1においては”モード”という語は用いていないものの、引用例1発明における各メモリシステムは、本願発明における「アクティブアドレッシングモード」や「パッシブ不変スタンバイアドレッシングモード」の状態にあるメモリと動作上は同等である。それゆえ、引用例1発明における各メモリシステムをモードと関連づけ、引用例1発明のある時点でプロセッサ1からアクセスされているメモリシステムと、ある時点でプロセッサ1からアクセスされていないメモリシステムをそれぞれ異なるモードとして取り扱うように設計変更を行い、これらメモリシステムのうちの1つのメモリシステムをプロセッサと通信状態にあるアクティブアドレッシングモードと定義し、一方、他方のメモリシステムをプロセッサと通信状態にないパッシブ不変スタンバイアドレッシングモードと定義するとともに、このようなモードの定義に伴い、モードとRAS信号15(不変信号)を関連づけて、パッシブ不変スタンバイアドレッシングモードとなるメモリシステムにおいては、当該メモリシステムがあとでアクティブアドレッシングモードになる際に初期アクセスとなることを阻止するように、当該メモリシステムにLOレベルのRAS信号15(不変信号)を供給するようにすることは、当業者にとって適宜なし得たことである。よって、上記相違点2は格別のものではない。 5-2.意見書における主張について審判請求人(出願人)は平成22年9月17日付けで意見書を提出し、本願発明の進歩性に関する主張をしている。特に、「ある時点では、メモリシステム3a、3bのいずれかをアクセスすることができるとの記載並びに示唆は引用例1にはありません。」と言及している。しかしながら、上記した「第3.引用発明の認定」で示したように、引用例1発明は、データ用ダイナミックメモリシステム3b及び命令用ダイナミックメモリシステム3aが、アドレスバス5、データバス4、デコーダ回路18を介したアドレスストローブ信号ADS19b,19aを伝達するための信号線、デコーダ回路18を介したライト信号25を伝達するための信号線によって、選択的且つ交互にプロセッサ1と通信するようにされ、ある時点では、これらのメモリシステムのうちの1つのメモリシステムがプロセッサ1からアクセスされ、一方、他方のメモリシステムはプロセッサ1からアクセスされていないものと認定されるものであり、審判請求人(出願人)の「ある時点では、メモリシステム3a、3bのいずれかをアクセスすることができるとの記載並びに示唆は引用例1にはありません。」との主張は失当である。また、同意見書において、審判請求人(出願人)は、2つのメモリシステムに対する共用の一つのメモリアクセス装置を備える旨が引用例1には記載されていないことも挙げているが、2つのメモリシステムに対する共用の一つのメモリアクセス装置を備えることは本願発明に対応する本願の請求項11の記載に基づかない主張である。 5-3.小括上記5-1.で示したように、上記相違点1及び相違点2は格別のものではない。上記5-2.で示したように、平成22年9月17日付け意見書における、審判請求人(出願人)の本願発明の進歩性に関する主張は採用できない。また、本願発明が有する作用効果は、引用例1発明から当業者が予測できた範囲内のものである。よって、本願発明は、引用例1発明に基いて、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許を受けることができないものである。第6.むすびしたがって、本願の請求項11に係る発明は、その優先日前に日本国又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、本願は特許法第29条第2項の規定により特許を受けることができない。よって、結論のとおり審決する。
審理終結日	2010-10-18
結審通知日	2010-10-19
審決日	2010-11-02
出願番号	特願2002-134027(P2002-134027)
審決分類	P 1 8・ 121- WZ (G06F)
最終処分	不成立
前審関与審査官	田中秀人
特許庁審判長	鈴木匡明
特許庁審判官	吉岡浩清木泰
発明の名称	データ処理システム及びメモリにアクセスを割当てる方法
代理人	高橋佳大
代理人	橘谷英俊
代理人	杉村憲司
代理人	澤田達也
代理人	関根毅
代理人	吉武賢次

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