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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
審判 査定不服 5項独立特許用件 特許、登録しない。 G06F
管理番号 1234154
審判番号 不服2009-6951  
総通号数 137 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-05-27 
種別 拒絶査定不服の審決 
審判請求日 2009-04-02 
確定日 2011-03-16 
事件の表示 特願2003-433863「パネル、ディスプレイ装置、および電子機器」拒絶査定不服審判事件〔平成16年10月28日出願公開、特開2004-303195〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯
本願は、平成15年12月26日(優先権主張平成15年3月19日)の出願であって、平成20年6月3日付けの拒絶の理由の通知に対して、同年8月8日付けで意見書が提出されるとともに、同日付けで手続補正がなされたが、平成21年2月26日付けで拒絶をすべき旨の査定がされ、これに対し平成21年4月2日に拒絶査定不服審判の請求がなされるとともに、同月30日付けで手続補正がなされ、平成22年10月29日付けの審尋に対して、同年12月24日に回答書が提出されたものである。

2 平成21年4月30日付けの手続補正についての却下の決定
[結論]
平成21年4月30日付けの手続補正を却下する。
[理由]
(1)補正後の本願発明
平成21年4月30日付けの手続補正(以下「本件補正」という。)により、平成20年8月8日付けの手続補正書の特許請求の範囲の請求項1(以下「補正前の請求項1」という。)は、平成21年4月30日付けの手続補正書の特許請求の範囲の請求項1(以下「補正後の請求項1」という。)に補正された。
補正前の請求項1及び補正後の請求項1は、以下のとおりである。

補正前の請求項1
「基板と、
前記基板上に形成された複数の走査線と、
前記基板上に形成され、前記複数の走査線と交差する複数のデータ線と、
前記基板上に形成され、前記複数の走査線と前記複数のデータ線の交差に応じて配置される複数の画素と、
前記基板上に形成され、前記複数の画素の処理を行う周辺回路と、を備え、
前記周辺回路が第1プロセスと第2プロセスとを含み、前記第1プロセスと前記第2プロセスとがイベント駆動によって制御されるものであり、前記周辺回路がグローバルクロックを不要とする非同期設計技術を適用して回路設計されるものであり、前記周辺回路がシステム・オン・パネル技術を用いて形成されるものである、
ことを特徴とするパネル。」

補正後の請求項1
「基板と、
前記基板上に形成された複数の走査線と、
前記基板上に形成され、前記複数の走査線と交差する複数のデータ線と、
前記基板上に形成され、前記複数の走査線と前記複数のデータ線の交差に応じて配置される複数の画素と、
前記基板上に形成され、前記複数の画素の処理を行う周辺回路と、を備え、
前記周辺回路がグローバルクロックを不要とする非同期設計技術を適用して回路設計されるものであり、前記周辺回路がシステム・オン・パネル技術を用いて形成されるものであり、前記周辺回路が第1プロセスと第2プロセスとを含み、前記第1プロセスと前記第2プロセスとがイベント駆動によって制御され、前記第1プロセスと前記第2プロセスとの間で4相式のハンドシェイクが行われ、前記第1プロセスが前記第2プロセスにデータの転送を要求し、前記第2プロセスが前記第1プロセスに前記データの転送を行うものであり、
前記第1プロセスが第1ポートを含み、前記第2プロセスが第2ポートを含み、前記第1ポートと前記第2ポートとがチャネルを介して接続され、前記第1ポートと前記第2ポートとの間でreq信号とack信号とが送受信され、
前記第1ポートが前記req信号をLレベルからHレベルに立ち上げることで前記第2ポートが前記req信号を検知し、前記第2ポートが前記req信号を検知することで前記第2ポートが前記ack信号をLレベルからHレベルに立ち上げ、前記ack信号をLレベルからHレベルに立ち上がることで前記第1ポートが前記ack信号の遷移を検知し、前記ack信号の前記遷移を検知することで前記第1ポートが前記req信号をHレベルからLレベルに立ち下げるものである、
ことを特徴とするパネル。」

本件補正は、補正前の請求項1に記載した発明を特定するために必要な事項である「第1プロセス」及び「第2プロセス」について「前記第1プロセスと前記第2プロセスとの間で4相式のハンドシェイクが行われ、前記第1プロセスが前記第2プロセスにデータの転送を要求し、前記第2プロセスが前記第1プロセスに前記データの転送を行うものであり、前記第1プロセスが第1ポートを含み、前記第2プロセスが第2ポートを含み、前記第1ポートと前記第2ポートとがチャネルを介して接続され、前記第1ポートと前記第2ポートとの間でreq信号とack信号とが送受信され、前記第1ポートが前記req信号をLレベルからHレベルに立ち上げることで前記第2ポートが前記req信号を検知し、前記第2ポートが前記req信号を検知することで前記第2ポートが前記ack信号をLレベルからHレベルに立ち上げ、前記ack信号をLレベルからHレベルに立ち上がることで前記第1ポートが前記ack信号の遷移を検知し、前記ack信号の前記遷移を検知することで前記第1ポートが前記req信号をHレベルからLレベルに立ち下げるものである」との限定を付加するものであって、特許法17条の2第4項2号に規定する特許請求の範囲の減縮を目的とするものに該当する。
そこで、補正後の請求項1に記載された発明(以下「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法17条の2第5項において準用する同法126条5項の規定に適合するか)について以下に検討する。

(2)引用例の記載
(a)引用例1
原査定の拒絶の理由に引用された特開2002-110829号(平成14年4月12日出願公開。以下「引用例1」という。)には、図面とともに次の事項が記載されている。

ア 「【0020】本実施形態に係る液晶表示装置1は、図1に示す如く、例えば電子ブックを成している。この液晶表示装置1は、ブック形状のフレーム1Aと、このフレーム1Aに開閉可能なカバー1Bとを有する。フレーム1Aには、その表面に表示面を露出させた状態で液晶表示部2が設けられ、さらに、操作部3が設けられている。
【0021】フレーム1Aの内部には、図2に示す如く、1枚のパネル4が設けられており、このパネル上に、前述した液晶表示部2としての画素部、及び、この画素部の表示を画素毎に制御するスキャンドライバ5、データドライバ6を備えるとともに、両ドライバ5、6を介して表示制御を行うコントローラ7、及び、表示情報を予め記憶させてあるメモリ8を備えている。従来の場合、コントローラ7及びメモリ8は表示部2及びドライバ5、6とは別パネルに実装するが、本実施形態ではコントローラ7及びメモリ8を1つのパネル4上に実装している。このような構成の表示体を一般に、システムオンパネル(System on Panel)と呼ぶことがある。
【0022】このような装置は、低温ポリシリコンTFT(薄膜トランジスタ)を用いることで実現可能になる。TFTの製造に対しては低温プロセスが好都合である。つまり、メモリ8の各メモリ素子には、従来のフローティングゲート型MOS等に代えて、本発明の低温ポリシリコンTFTを用いた薄膜半導体装置としてのメモリ素子(以下、TFTメモリと呼ぶ)を採用する。また、表示部2にTFTメモリ要素を直接用いてもよい。」(段落【0020】?【0022】)

イ 図2には、ディスプレイユニット2の左側部とスキャンドライバ5の右側部は、複数の線で接続され、また、ディスプレイユニット2の上側部とデータドライバ6の下側部は、複数の線で接続されることが記載されている。

以上の記載によれば、引用例1には、次の発明(以下「引用発明」という。)が記載されている。

「パネル4上に、
液晶表示部2と、
液晶表示部2の表示を画素毎に制御するスキャンドライバ5及びデータドライバ6と、
スキャンドライバ5及びデータドライバ6を介して表示制御を行うコントローラ7と、
表示情報を予め記憶させてあるメモリ8と
を備え、
液晶表示部2の左側部とスキャンドライバ5の右側部は、複数の線で接続され、
液晶表示部2の上側部とデータドライバ6の下側部は、複数の線で接続され、
コントローラ7及びメモリ8を液晶表示部2、スキャンドライバ5及びデータドライバ6と1つのパネル4上に実装し、このような構成の表示体は、一般にシステムオンパネルと呼ばれる
パネル4。」

(b)引用例2
平成22年10月29日付けの審尋に記載された平成21年7月6日付けの前置報告書において引用された上田 典正、非同期式プロセッサにおけるパイプライン構成の一方法とそれを可能にするマスタスレーブ・レジスタ、電子情報通信学会技術研究報告、日本、社団法人電子情報通信学会、平成8年12月13日、96巻426号、87?94頁(以下「引用例2」という。)には、図面とともに次の事項が記載されている。

ア 「近年のデバイス技術の進歩によって素子のスイッチング遅延が短くなってきているために、配線遅延が素子遅延に対して相対的に大きくなってきている。そのために同期式回路では素子の速度に見合うクロック周波数を用いることが困難になってくることが予想される。それに対して非同期式回路ではクロックを用いずに回路を構成できるので、高速な素子を活用できる可能性がある[1]。また、演算等に必要な回路のみがスイッチングを行なうので低消費電力という利点もある。
本稿では特に非同期プロセッサでのパイプライン化に着目する。」(88頁左欄2?12行)

イ 「3 非同期式データ転送
本稿においてはデータバス部分はすべて1bitのデータXに二本の信号線を用いる二線符号化を行なう。X=1のときは(1,0)、X=0のときは(0,1)となる。Xが無効である状態を(0,0)であらわす。データ転送は無効状態(0,0)から有効状態(0,1)または(1,0)へ移行する期間(稼働相)と次のデータ転送に備えるために有効状態から無効状態へ遷移する期間(休止相)を交互に繰り返す。
非同期式回路ではクロックを用いないので、接続されたモジュール間でタイミンダをとることが必要となる。設計・実装においては四相ハンドシェイクプロトコルを用いることによりタイミングをとりデータ転送を行なう。四相ハンドシェイクプロトコルはDIの仮定を満足する[6]。図1にデータパス構成とそのプロトコルを示す。」(88頁右欄8?21行)

ウ 図1(a)には、データパスの構成として、Data InとAckを有する右の構成と、Data OutとReqを有する左の構成を備え、Data OutとData Inは、Combination Logic Wireで接続され、Combination Logic Wire は、Data OutからData Inへの矢印となっており、ReqとAckは、Handshake signalで接続され、Handshake signal は、AckからReqへの矢印となっていることが記載されている。

エ 図1(c)には、受け手主導のプロトコルとして、Ackに関する信号が演算結果要求として立ち上がり、その立ち上がった状態を受けて、Data Inに関する信号が演算完了としてデータ転送の無効状態から有効状態となり、そのデータ転送の有効状態になったことを受けて、Ackに関する信号が演算結果要求取り下げとして立ち下がり、その立ち下がった状態を受けて、Data Inに関する信号が演算要求受取可能としてデータ転送のデータ転送の有効状態から無効状態となることが記載されている。

(3)対比
本願補正発明と引用発明を対比する。
引用発明の「パネル4」は、基板であることは明らかであるから、本願補正発明の「基板」に相当する。
引用発明において、液晶表示部2の左側部とスキャンドライバ5の右側部は、複数の線で接続されていることから、この複数の線は、走査線であることは明らかである。また、引用発明において、液晶表示部2の上側部とデータドライバ6の下側部は、複数の線で接続されていることから、この複数の線は、データ線であることは明らかである。そして、引用発明において、スキャンドライバ5及びデータドライバ6が液晶表示部2の表示を画素毎に制御すること、及び液晶表示部2の左側部から複数の走査線が接続され、液晶表示部2の上側部から複数のデータ線が接続されることを考慮すると、複数の走査線と複数のデータ線は交差し、その交差に応じて複数の画素が配置されていることは、明らかである。
引用発明において、コントローラ7は、スキャンドライバ5及びデータドライバ6を介して表示制御を行うから、コントローラ7は、液晶表示部2の複数の画素の処理を行う周辺回路であることは明らかである。したがって、引用発明の「コントローラ7」は、本願補正発明の「周辺回路」に相当する。
引用発明において、コントローラ7及びメモリ8を液晶表示部2、スキャンドライバ5及びデータドライバ6と1つのパネル4上に実装し、このような構成の表示体は、一般にシステムオンパネルと呼ばれることから、複数の走査線、複数のデータ線、複数の画素及びコントローラ7は、パネル4上に形成され、また、コントローラ7は、システム・オン・パネル技術を用いて形成されるものであることは明らかである。

すると、本願補正発明と引用発明とは、次の点で一致する。
<一致点>
「基板と、
前記基板上に形成された複数の走査線と、
前記基板上に形成され、前記複数の走査線と交差する複数のデータ線と、
前記基板上に形成され、前記複数の走査線と前記複数のデータ線の交差に応じて配置される複数の画素と、
前記基板上に形成され、前記複数の画素の処理を行う周辺回路と、を備え、
前記周辺回路がシステム・オン・パネル技術を用いて形成されるものである、
ことを特徴とするパネル。」

一方、両者は次の点で相違する。
<相違点>
本願補正発明では、周辺回路がグローバルクロックを不要とする非同期設計技術を適用して回路設計されるものであり、周辺回路が第1プロセスと第2プロセスとを含み、第1プロセスと第2プロセスとがイベント駆動によって制御され、第1プロセスと第2プロセスとの間で4相式のハンドシェイクが行われ、第1プロセスが第2プロセスにデータの転送を要求し、第2プロセスが第1プロセスにデータの転送を行うものであり、第1プロセスが第1ポートを含み、第2プロセスが第2ポートを含み、第1ポートと第2ポートとがチャネルを介して接続され、第1ポートと第2ポートとの間でreq信号とack信号とが送受信され、第1ポートがreq信号をLレベルからHレベルに立ち上げることで第2ポートがreq信号を検知し、第2ポートがreq信号を検知することで第2ポートがack信号をLレベルからHレベルに立ち上げ、ack信号をLレベルからHレベルに立ち上がることで第1ポートがack信号の遷移を検知し、ack信号の遷移を検知することで第1ポートがreq信号をHレベルからLレベルに立ち下げるものであるのに対し、引用発明では、これらの構成について記載がない点。

(4)当審の判断
上記相違点について検討する。
<相違点についての検討>
引用例2には、「クロックを用いずに、4相ハンドシェイクプロトコルを用いて、データ転送を行う非同期プロセッサにおいて、Data InとAckを有する右の構成と、Data OutとReqを有する左の構成を備え、Data OutとData Inは、Combination Logic Wireで接続され、ReqとAckは、Handshake signalで接続され、AckからReqへの信号が演算結果要求として立ち上がり、その立ち上がった状態を受けて、Data OutからData Inへの信号が演算完了としてデータ転送の無効状態(0,0)から有効状態(0,1)又は(1,0)となり、そのデータ転送の有効状態(0,1)又は(1,0)になったことを受けて、AckからReqへの信号が演算結果要求取り下げとして立ち下がる」技術が記載されている。
引用例2に記載された技術において、非同期式プロセッサは、クロックを用いないことから、グローバルクロックを不要とする非同期設計技術を適用して回路設計されるものであるといえる。
本願明細書段落【0034】には「本明細書においては、非同期システムを構成する最小機能回路を『プロセス』と称する。」と記載されているから、引用例2に記載された技術の「右の構成」及び「左の構成」は、それぞれ本願補正発明の「第1プロセス」及び「第2プロセス」に相当する。
引用例2に記載された技術において、右の構成及び左の構成は、4相ハンドシェイクプロトコルを用いて、データ転送を行うから、右の構成及び左の構成がイベント駆動によって制御され、両者の間で4相式のハンドシェイクが行われることは明らかである。
引用例2に記載された技術において、右の構成のAckが演算結果を要求し、左の構成のData Outから右の構成のData Inへ演算結果のデータが転送されることは明らかである。
引用例2に記載された技術の「Data In」及び「Ack」は、本願補正発明の「第1ポート」に相当する。また、引用例2に記載された技術の「Data Out」及び「Req」は、本願補正発明の「第2ポート」に相当する。さらに、引用例2に記載された技術の「Combination Logic Wire」及び「Handshake signal」は、本願補正発明の「チャネル」に相当する。
引用例2に記載された技術の「AckからReqへの信号」は、演算結果を要求する信号であるから、本願補正発明の「req信号」に相当する。また、引用例2に記載された技術の「Data OutからData Inへの信号」は、AckからReqへの信号に対して反応する演算結果のデータ信号であるから、本願補正発明の「ack信号」に相当する。
引用例2に記載された技術において、Data OutからData Inへの信号がデータ転送の無効状態(0,0)から有効状態(0,1)又は(1,0)となる構成は、どちらかの要素が0から1となることを意味しているから、LレベルからHレベルに立ち上がる構成であるといえる。また、引用例2に記載された技術において、AckからReqへの信号が演算結果要求として立ち上がり、AckからReqへの信号が演算結果要求取り下げとして立ち下がる構成は、それぞれLレベルからHレベルに立ち上がり、HレベルからLレベルに立ち下がるものであることは明らかである。さらに、引用例2に記載された技術において、AckからReqへの信号が演算結果要求として立ち上がり、その立ち上がった状態を受けて、Data OutからData Inへの信号が演算完了としてデータ転送の無効状態(0,0)から有効状態(0,1)又は(1,0)となる構成は、Reqが、AckからReqへの信号の立ち上がりを検知することで、Data Outが、Data OutからData Inへの信号をデータ転送の無効状態(0,0)から有効状態(0,1)又は(1,0)とする構成であることは明らかである。加えて、引用例2に記載された技術において、Data OutからData Inへの信号が演算完了としてデータ転送の無効状態(0,0)から有効状態(0,1)又は(1,0)となり、そのデータ転送の有効状態(0,1)又は(1,0)になったことを受けて、AckからReqへの信号が演算結果要求取り下げとして立ち下がる構成は、Data OutからData Inへの信号が演算完了としてデータ転送の無効状態(0,0)から有効状態(0,1)又は(1,0)となることで、Data InがData OutからData Inへの信号の遷移を検知し、Data OutからData Inへの信号の遷移を検知することでAckがAckからReqへの信号を立ち下げるものであることは明らかである。そうすると、引用例2に記載された技術の「AckからReqへの信号が演算結果要求として立ち上がり、その立ち上がった状態を受けて、Data OutからData Inへの信号が演算完了としてデータ転送の無効状態(0,0)から有効状態(0,1)又は(1,0)となり、そのデータ転送の有効状態(0,1)又は(1,0)になったことを受けて、AckからReqへの信号が演算結果要求取り下げとして立ち下がる」構成は、本願補正発明の「第1ポートがreq信号をLレベルからHレベルに立ち上げることで第2ポートがreq信号を検知し、第2ポートがreq信号を検知することで第2ポートがack信号をLレベルからHレベルに立ち上げ、ack信号をLレベルからHレベルに立ち上がることで第1ポートがack信号の遷移を検知し、ack信号の遷移を検知することで第1ポートがreq信号をHレベルからLレベルに立ち下げるもの」に相当する。
そして、引用発明の周辺回路及び引用例2に記載された技術の属する技術分野は、制御回路である点で共通する。
したがって、引用発明の周辺回路において、引用例2に記載された技術を適用して、相違点のように構成することは、当業者が容易に想到し得ることである。

また、本願補正発明の構成によって生じる効果も、引用発明及び引用例2に記載された技術から当業者が予測できる程度のものである。

したがって、本願補正発明は、引用発明及び引用例2に記載された技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許出願の際独立して特許を受けることができないものである。

(5)むすび
以上のとおり、本件補正は、平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定に違反するので、同法159条1項において読み替えて準用する同法53条1項の規定により却下すべきものである。

3 本願発明について
平成21年4月30日付けの手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下「本願発明」という。)は、補正前の請求項1に記載された事項により特定される、前記2(1)に記載したとおりのものであると認める。

(1)引用例
(a)引用例1
原査定の拒絶の理由に引用された引用例1及びその記載事項は、前記2(2)(a)に記載したとおりである。

(b)引用例3
原査定の拒絶の理由に引用された籠谷 裕人、南谷 崇、プロセス記述による非同期式制御回路合成の一手法、情報処理学会研究報告、日本、社団法人情報処理学会、平成3年12月13日、91巻110号、75?82頁(以下「引用例3」という。)には、図面とともに次の事項が記載されている。

ア 「2.1 非同期回路モデル
本稿で対象とする制御回路は、クロックを完全に排除して非同期的に動作する。そのため制御回路を構成する各機能モジュールは、他の機能モジュールや制御対象とのやりとりを、要求信号と応答信号によるハンドシェークによって実現する(図1)。こうした個々の機能モジュールは、他と通信する独立したプロセスとみなすことができる。そこでその機能モジュールの動作仕様を、対応するプロセスの通信動作としてプロセス記述言語で記述する。
プロセスは通信路に対して、ポートを介して信号を送り、また信号を受けとる。ポートはそれぞれ名前を持ち、同名のポートは同一の通信路に接続される。ポートには能動ポートと受動ポートがあり、能動ポートは要求信号を出して応答信号を受け、受動ポートは要求信号を受けて応答信号を出す。それぞれの通信を能動通信、受動通信と呼ぶ(図2)。図ではデータを要求信号や応答信号として用いることを示しているが、データそれ自身にタイミング情報が含まれるように、データは自己同期符号によって符号化されていなければならない。また制御信号による要求や応答はふつうそのI/Oのレベルによって意味付けるので、データも二相符号化しておく方が整合がとれて都合がよい。本稿では二相符号の中でも、回路の設計が容易な二線二相符号で符号化されたデータを扱う。
制御信号 単線。1は要求または応答があることを示す。
データ信号 二線。二線符号語の時は0または1の値を持つことを示し、スペ-サ(全信号線が0)はデータがないことを示す。」(76頁左欄24行?右欄15行)

(2)対比
本願発明と引用発明を対比すると、本願発明と引用発明の一致点は、前記2(3)に記載したとおりである。

一方、両者は次の点で相違する。
<相違点>
本願発明では、周辺回路が第1プロセスと第2プロセスとを含み、第1プロセスと第2プロセスとがイベント駆動によって制御されるものであり、周辺回路がグローバルクロックを不要とする非同期設計技術を適用して回路設計されるものであるのに対し、引用発明では、これらの構成について記載がない点。

(3)当審の判断
上記相違点について検討する。
<相違点についての検討>
引用例3には、「クロックを完全に排除して非同期的に動作する制御回路において、制御回路を構成する各プロセスは、他のプロセスとのやりとりを、要求信号と応答信号によるハンドシェークによって実現し、プロセスは、通信路に対して、ポートを介して信号を送り、また信号を受けとる」技術が記載されている。
引用例3に記載された技術において、制御回路は、2以上のプロセスを含んでいるから、制御回路は、第1プロセスと第2プロセスとを含んでいるといえる。
引用例3に記載された技術において、制御回路を構成する各プロセスは、他のプロセスとのやりとりを、要求信号と応答信号によるハンドシェークによって実現しているから、制御回路を構成する各プロセスは、イベント駆動によって制御されるものといえる。
引用例3に記載された技術において、制御回路は、クロックを完全に排除して非同期的に動作するものであるから、グローバルクロックを不要とする非同期設計技術を適用して回路設計されるものであるといえる。
そして、引用発明の周辺回路及び引用例3に記載された技術の属する技術分野は、制御回路である点で共通する。
したがって、引用発明の周辺回路において、引用例3に記載された技術を適用して、相違点のように構成することは、当業者が容易に想到し得ることである。

また、本願発明の構成によって生じる効果も、引用発明及び引用例3に記載された技術から当業者が予測できる程度のものである。

したがって、本願発明は、引用発明及び引用例3に記載された技術に基づいて、当業者が容易に発明をすることができたものである。

(4)むすび
以上のとおり、本願発明は、引用発明及び引用例3に記載された技術に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項について論及するまでもなく、本願は、特許法29条2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2011-01-20 
結審通知日 2011-01-21 
審決日 2011-02-01 
出願番号 特願2003-433863(P2003-433863)
審決分類 P 1 8・ 121- Z (G06F)
P 1 8・ 575- Z (G06F)
最終処分 不成立  
前審関与審査官 安島 智也  
特許庁審判長 江口 能弘
特許庁審判官 清水 稔
中野 裕二
発明の名称 パネル、ディスプレイ装置、および電子機器  
代理人 稲葉 良幸  
代理人 田中 克郎  
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