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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
管理番号 1234373
審判番号 不服2008-26628  
総通号数 137 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-05-27 
種別 拒絶査定不服の審決 
審判請求日 2008-10-16 
確定日 2011-03-24 
事件の表示 特願2004-280500「半導体装置」拒絶査定不服審判事件〔平成17年 3月17日出願公開、特開2005- 72609〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、願書に「特許法第44条第1項の規定による特許出願」と記載し、平成10年11月20日の出願である特願平10-330507号特許出願(以下「原出願」という。)を原出願として表示した、平成16年9月27日を現実の出願日とする特許出願であって、平成20年5月7日付けの拒絶理由通知に対して同年7月14日に意見書及び手続補正書が提出されたが、同年8月20日付けで拒絶査定がなされた。
そして、それに対して同年10月16日に拒絶査定不服審判が請求されるとともに同年11月17日に手続補正書が提出され、その後、平成22年10月15日付けで審尋がなされ、同年12月16日に回答書が提出された。

第2.補正の却下の決定
【結論】
平成20年11月17日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成20年11月17日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?4を、補正後の特許請求の範囲の請求項1?4と補正するとともに、明細書の発明の詳細な説明についての補正を行うものであり、補正前後の請求項1は各々以下のとおりである。

(補正前)
「【請求項1】
基板上に、直列配列の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の2入力選択回路は、
該基板上に第1乃至第4拡散層が該行の方向へこの順に形成され、
該第1拡散層と該第2拡散層との間に第1ゲート電極が形成されて第1のトランジスタが構成され、
該第3拡散層と該第4拡散層との間に第2ゲート電極が形成されて第2のトランジスタが構成され、
該第1拡散層に第1電位印加用の第1メタルが接続され、該第2拡散層と該第4拡散層との間が第2メタルで接続され、該第3拡散層に第2電位印加用の第3メタルが接続されている、
こと特徴とする半導体装置。」

(補正後)
「【請求項1】
基板上に、直列配列の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の2入力選択回路は、
該基板上に第1乃至第4拡散層が該行の方向へこの順に形成され、
該第1拡散層と該第2拡散層との間に第1ゲート電極が形成されて第1のトランジスタが構成され、
該第3拡散層と該第4拡散層との間に第2ゲート電極が形成されて第2のトランジスタが構成され、
該第1拡散層に第1電位印加用の第1メタルが接続され、該第2拡散層と該第4拡散層との間が第2メタルで接続され、該第3拡散層に第2電位印加用の第3メタルが接続され、該第1メタル及び該第2メタルとは該基板に対し上下に異なる層に該第3メタルが配置されている、
こと特徴とする半導体装置。」

2.補正事項の整理
本件補正による補正事項を整理すると、以下のとおりである。

(1)補正事項1
補正前の請求項1の「各行の2入力選択回路は、」を、補正後の請求項1の「各行の該直列配列の2入力選択回路は、」と補正すること。

(2)補正事項2
補正前の請求項1の「該第1拡散層に第1電位印加用の第1メタルが接続され、該第2拡散層と該第4拡散層との間が第2メタルで接続され、該第3拡散層に第2電位印加用の第3メタルが接続されている、」を、補正後の請求項1の「該第1拡散層に第1電位印加用の第1メタルが接続され、該第2拡散層と該第4拡散層との間が第2メタルで接続され、該第3拡散層に第2電位印加用の第3メタルが接続され、該第1メタル及び該第2メタルとは該基板に対し上下に異なる層に該第3メタルが配置されている、」と補正すること。

(3)補正事項3
補正前の明細書の0014段落及び0016段落を、補正後の明細書の0014段落及び0016段落と補正すること。

3.補正の目的及び新規事項の追加の有無についての検討
(1)補正事項1について
補正事項1は、補正前の請求項1に係る発明の発明特定事項である「各行の2入力選択回路」について、それらが「直列配列」のものであることを明確にするものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
また、補正事項1が特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。

(2)補正事項2について
補正事項2は、補正前の請求項1に係る発明の発明特定事項である「第1メタル」、「第2メタル」及び「第3メタル」について、「該第1メタル及び該第2メタルとは該基板に対し上下に異なる層に該第3メタルが配置されている」という技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、「該第1メタル及び該第2メタルとは該基板に対し上下に異なる層に該第3メタルが配置されている」という構成は、本願の願書に最初に添付した図面の図2等に記載されているものと認められるから、補正事項2は、本願の願書に最初に最初に添付した明細書、特許請求の範囲又は図面(以下「当初明細書等」という。)のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(3)補正事項3
補正事項3は、発明の詳細な説明の記載を、特許請求の範囲の記載と合わせて修正するとともに、より明瞭としたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(4)補正の目的及び新規事項の追加の有無についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件についての検討
(1)分割の適否について
(1-1)はじめに
本件補正の独立特許要件を検討するに当たり、まず、本願が原出願の一部を新たな特許出願としたものであるか否か、すなわち、本願がいわゆる分割要件を満たすか否かにつき検討する。

(1-2)本願の明細書等の記載事項
本願の特許請求の範囲(以下、本願の特許請求の範囲、明細書及び図面を、各々「本願特許請求の範囲」、「本願明細書」及び「本願図面」といい、これらをまとめて「本願明細書等」という。)の請求項1、及び本願明細書の0014段落?0016段落には、図2とともに以下の記載がある。

「【請求項1】
基板上に、直列配列の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の2入力選択回路は、
該基板上に第1乃至第4拡散層が該行の方向へこの順に形成され、
該第1拡散層と該第2拡散層との間に第1ゲート電極が形成されて第1のトランジスタが構成され、
該第3拡散層と該第4拡散層との間に第2ゲート電極が形成されて第2のトランジスタが構成され、
該第1拡散層に第1電位印加用の第1メタルが接続され、該第2拡散層と該第4拡散層との間が第2メタルで接続され、該第3拡散層に第2電位印加用の第3メタルが接続され、該第1メタル及び該第2メタルとは該基板に対し上下に異なる層に該第3メタルが配置されている、
こと特徴とする半導体装置。」

「【0014】
本発明の半導体装置の一態様では、例えば図2(B)に示す如く、
基板(60)上に、直列配列の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の2入力選択回路は、
該基板上に第1乃至第4拡散層(66?63)が該行の方向へこの順に形成され、
該第1拡散層(66)と該第2拡散層(65)との間に第1ゲート電極(G2)が形成されて第1のトランジスタが構成され、
該第3拡散層(64)と該第4拡散層(63)との間に第2ゲート電極(*G2)が形成されて第2のトランジスタが構成され、
該第1拡散層に第1電位印加用の第1メタル(V7)が接続され、該第2拡散層と該第4拡散層との間が第2メタル(67)で接続され、該第3拡散層に第2電位印加用の第3メタル(V3)が接続され、該第1メタル及び該第2メタルとは該基板に対し上下に異なる層に該第3メタルが配置されている。
【発明の効果】
【0015】
上記構成において、第1ゲート電極及び第2ゲート電極の電位を制御することにより、第1メタル上の信号と第3メタル上の信号との一方が選択的に第4拡散層へ伝達する。
【0016】
この半導体装置によれば、第1?4拡散層、複数のトランジスタ、第1メタル配線及び第3メタル配線を、例えば図2(A)に示すように、レイアウトパターンとして同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。」

(1-3)原出願の明細書等の記載事項
原出願の願書に最初に添付した明細書及び図面(以下、原出願の願書に最初に添付した明細書及び図面を、各々「原出願明細書」及び「原出願図面」といい、これらをまとめて「原出願明細書等」という。)には、上記(1-2)に記載した本願特許請求の範囲の請求項1及び本願明細書の0014段落?0016段落に関連すると認められるものとして、図1、2、7及び8とともに以下の記載がある。

a.「【請求項1】 nビット選択信号に応答して、2^(n)個の入力信号の1つを選択し出力する選択回路において、
該nビット選択信号のうちの1ビット選択信号に応答して、2入力の一方を選択する2^(n-1)個の2入力選択回路と、
該nビット選択信号のうちの該1ビット選択信号を除くビット選択信号応答して、該2^(n-1)個の2入力選択回路の各々で選択された信号の1つを選択する2^(n-1)入力選択回路とを有し、
該2^(n-1)個の2入力選択回路の各々は、
該1ビット選択信号によりオン/オフ制御され、一端に該2入力の一方が供給されるスイッチングトランジスタと、
該1ビット選択信号により、該第1スイッチングトランジスタとオン/オフ状態が逆になるように制御され、一端に該2入力の他方が供給され、他端が該第1スイッチングトランジスタの他端に接続された相補スイッチングトランジスタとを有し、
該2^(n-1)個の2入力選択回路の各々について、該スイッチングトランジスタと該相補スイッチングトランジスタとが同一行に配置され、
該2^(n-1)個の2入力選択回路が並列して配置されている、
ことを特徴とする請求項1記載の選択回路。
【請求項2】 上記1ビット選択信号は非反転2値信号と反転2値信号とからなり、上記第1スイッチングトランジスタ及び上記相補スイッチングトランジスタはP型とN型とからなる構成が同一型でそれぞれこの非反転2値信号及び反転2値信号により制御されることを特徴とする請求項1記載の選択回路。
【請求項3】 上記2^(n-1)入力選択回路は、同一行に配置された個のスイッチングトランジスタが直列接続されたアナログスイッチ回路を2^(n-1)個有し、該2^(n-1)個のアナログスイッチ回路が並置され、
該2^(n-1)個のアナログスイッチ回路がそれぞれ上記2^(n-1)個の2入力選択回路のそれぞれと同一行に配置され、各行について、該アナログスイッチ回路の一端に該2入力選択回路の出力端が接続され、該2^(n-1)個のアナログスイッチ回路の他端が共通に接続されて出力端となっており、
上記ビット選択信号に応答して該2^(n-1)個のアナログスイッチ回路の1つのみがオンになるように各該アナログスイッチ回路の該個のスイッチングトランジスタがオン/オフ制御される、
ことを特徴とする請求項2記載の選択回路。
【請求項4】 上記ビット選択信号の各1ビット選択信号は非反転2値信号と反転2値信号とからなり、上記2^(n-1)入力選択回路の各スイッチングトランジスタはP型とN型とからなる構成が同一型でこの非反転2値信号又は反転2値信号により制御され、同一信号により制御されるスイッチングトランジスタが上記行と直角な方向の列に配置されていることを特徴とする請求項3記載の選択回路。
【請求項5】 上記2^(n-1)入力選択回路は、ツリー状に配置された複数の2入力選択回路を備えてトーナメント方式により入力を選択することを特徴とする請求項2記載の選択回路。
【請求項6】 上記ビット選択信号の各1ビット選択信号は非反転2値信号と反転2値信号とからなり、上記2^(n-1)入力選択回路の各スイッチングトランジスタはP型とN型とからなる構成が同一型でこの非反転2値信号又は反転2値信号により制御され、同一信号により制御されるスイッチングトランジスタが上記行と直角な方向の列に配置されていることを特徴とする請求項5記載の選択回路。
【請求項7】 上記スイッチングトランジスタはいずれも、同一導電型のチャンネルを有するFETであることを特徴とする請求項1乃至6のいずれか1つに記載の選択回路。
【請求項8】 請求項7記載の選択回路が半導体チップに形成されていることを特徴とする半導体装置。
【請求項9】 変換対象のnビット選択信号に応答して、2^(n)個の入力信号の1つを選択し出力する請求項1乃至6のいずれか1つに記載の選択回路と、
該2^(n)個の入力信号として2^(n)個の互いに異なる基準電位を出力する基準電位供給回路と、
該選択回路の出力電位が供給される出力バッファ回路と、
を有することを特徴とするD/A変換回路。
【請求項10】 複数の走査ラインのうち選択されたものでスイッチングトランジスタがオンになってデータラインの電位が該スイッチングトランジスタを介し液晶表示画素の選択行の表示電極に印加されるアクティブマトリックス型液晶表示パネルと、
該データラインに該電位を印加し、表示しようとする画像の1水平期間毎に該電位を更新するデータドライバと、
該複数の走査ラインに対し線順次に走査パルスを供給する走査ドライバと、
を有する液晶表示装置において、
該データドライバの出力段に請求項9記載のD/A変換回路を有することを特徴とする液晶表示装置。
【請求項11】 上記D/A変換回路の上記選択回路が複数並設され、隣り合う該D/A変換回路が両D/A変換回路の境界線に関し互いに対称的に配置され、該境界線の部分が該両D/A変換回路に対する共通の基準電位供給部であることを特徴とする請求項10記載の液晶表示装置。
【請求項12】 上記2^(n-1)個の2入力選択回路の各々に供給される2入力はそれぞれ、メタル第2層とメタル第3層に形成された基準電位供給線から供給されることを特徴とする請求項10又は11記載の液晶表示装置。」

b.「【0002】
【従来の技術】図7は、従来の多階調活性マトリックス液晶表示装置の概略構成を示す。説明の簡単化のために、図7では液晶表示パネル10が4×4画素のモノクロ表示の場合を示している。」

c.「【0008】図8は、上記D/A変換回路の構成例を示す。図8では説明の簡単化のために、入力が3ビットである場合を示している。」

d.「【0012】
【発明が解決しようとする課題】図7の液晶表示パネル10は、実際には例えば、1024×768カラー画素であり、各カラー画素はR(赤)、G(緑)及びB(青)の3画素からなる。各画素の階調数を64(6ビット)とすると、1つのセレクタで64×6個のスイッチングトランジスタを必要とするので、D/A変換回路の全セレクタのスイッチングトランジスタ数は1024×3×64×6= 1,179,648個となり、チップ面積又はLCDパネル周辺部面積増大の原因となる。この問題は、この種のセレクタを用いた他用途の半導体装置においても生ずる。
【0013】本発明の目的は、このような問題点に鑑み、トランジスタ専有面積を低減することができる選択回路並びにこれを備えた半導体装置、D/A変換回路及び液晶表示装置を提供することにある。」

e.「【0014】
【課題を解決するための手段及びその作用効果】請求項1では、nビット選択信号に応答して、2^(n)個の入力信号の1つを選択し出力する選択回路において、該nビット選択信号のうちの1ビット選択信号に応答して、2入力の一方を選択する2^(n-1)個の2入力選択回路と、該nビット選択信号のうちの該1ビット選択信号を除く(n-1)ビット選択信号応答して、該2^(n-1)個の2入力選択回路の各々で選択された信号の1つを選択する2^(n-1)入力選択回路とを有し、該2^(n-1)個の2入力選択回路の各々は、該1ビット選択信号によりオン/オフ制御され、一端に該2入力の一方が供給されるスイッチングトランジスタと、該1ビット選択信号により、該第1スイッチングトランジスタとオン/オフ状態が逆になるように制御され、一端に該2入力の他方が供給され、他端が該第1スイッチングトランジスタの他端に接続された相補スイッチングトランジスタとを有し、該2^(n-1)個の2入力選択回路の各々について、該スイッチングトランジスタと該相補スイッチングトランジスタとが同一行に配置され、該2^(n-1)個の2入力選択回路が並列して配置されている。
【0015】この選択回路によれば、2^(n-1)個の2入力選択回路により選択すべき信号数が半減するので、半減したその信号の1つを2^(n-1)入力選択回路で選択すればよく、選択回路のスイッチングトランジスタ数及びその占有面積を従来よりも低減することができる。また、該同一行配置と、スイッチングトランジスタアレイの行数を半減可能な2^(n-1)入力選択回路を用いていることとから、選択回路のトランジスタ専有面積をさらに低減することができる。」

f.「【0031】
【発明の実施の形態】以下、図面に基づいて本発明の実施形態を説明する。図面において、同一又は類似の要素には、同一又は類似の符号を付している。
【0032】[第1実施形態]図1は、図8に対応した本発明の第1実施形態のD/A変換回路を示す。
【0033】階調電位生成回路26は、階調電位V7とV0との間の電圧を抵抗R6?R0で分圧した階調電位V7?V0を出力し、選択回路24Aは入力力データ(3ビット選択信号)に応答してこれらの1つを選択し出力する。
【0034】選択回路24Aは、例えば図7中の選択回路241の替わりに用いられ、図7中の選択回路242?244についても同様である。
【0035】選択回路24Aは、入力データの上位1ビットの相補データ(1ビット選択信号)D2及び*D2に応答して階調電位V0?V3とV4?V7との一方を選択する2入力選択回路50?53からなる回路と、入力データの下位2ビットの相補データD1、*D1、D0及びD0に応答してこの回路の出力の1つを選択する4入力選択回路24Xとからなる。
【0036】選択回路24Aは、図8中の選択回路241と次のような関係になっている。
【0037】図8中の選択回路241のスイッチングトランジスタアレイの第4及び第8行について、スイッチングトランジスタQ40及びQ00は共に、ゲートライン*G0に供給される信号*D0によりオン/オフ制御され、スイッチングトランジスタQ41及びQ01は共に、ゲートライン*G1に供給される信号*D1によりオン/オフ制御される。これに対し、スイッチングトランジスタQ42及びQ02はそれぞれゲートラインG2及び*G2に供給される信号D2及び*D2によりオン/オフ制御される。そこで、図1の選択回路24Aでは、スイッチングトランジスタQ41とQ42の間のノードにスイッチングトランジスタQ02の一端が接続され、これにより図8のスイッチングトランジスタQ00及びQ01が省略されている。スイッチングトランジスタQ42とQ02とで、階調電位V4とV0との一方を選択する2入力選択回路50が構成されている。
【0038】同様に図1では、スイッチングトランジスタQ51とQ52との間のノードにスイッチングトランジスタQ12の一端が接続され、これにより図8のスイッチングトランジスタQ10及びQ11が省略され、スイッチングトランジスタQ61とQ62との間のノードにスイッチングトランジスタQ22の一端が接続され、これにより図8のスイッチングトランジスタQ20及びQ21が省略され、スイッチングトランジスタQ71とQ72との間のノードにスイッチングトランジスタQ32の一端が接続され、これにより図8のスイッチングトランジスタQ30及びQ31が省略されている。スイッチングトランジスタQ52とQ12とで、階調電位V5とV1との一方を選択する2入力選択回路51が構成され、スイッチングトランジスタQ62とQ22とで、階調電位V6とV2との一方を選択する2入力選択回路52が構成され、スイッチングトランジスタQ72とQ32とで、階調電位V6とV3との一方を選択する2入力選択回路53が構成されている。
【0039】信号*D0が供給されるゲートライン*G0は、スイッチングトランジスタQ60及びQ40に共通であり、信号D0が供給されるゲートラインG0は、スイッチングトランジスタQ70及びQ50に共通であり、信号*D1が供給されるゲートライン*G1は、スイッチングトランジスタQ51及びQ41に共通であり、信号D1が供給されるゲートラインG1は、スイッチングトランジスタQ71及びQ61に共通であり、信号*D2が供給されるゲートライン*G2は、スイッチングトランジスタQ32、Q22、Q12及びQ02に共通であり、信号D2が供給されるゲートラインG2は、スイッチングトランジスタQ72、Q62、Q52及びQ42に共通である。
【0040】選択回路24Aで選択された基準電位は、電位VD1として出力バッファ回路251に供給される。出力バッファ回路251は例えば、ボルテージホロア又はソースホロア回路であり、出力バッファ回路251の出力端に接続されたデータラインX1の電位VX1は、電位VD1とほぼ同一又は電位VD1を所定電圧シフトさせたものである。」

g.「【0041】上記構成において、信号D1及びD0が高レベルの場合、スイッチングトランジスタQ71及びQ70がオンになり、さらに信号D2が高レベルの場合にはスイッチングトランジスタQ72がオンになって階調電位V7が選択され、逆に信号D2が低レベルの場合にはスイッチングトランジスタQ32がオンになって階調電位V3が選択される。すなわち、(D1,D0)=(1,1)の場合には、D2=‘1’のとき階調電位V7が選択され、D2=‘0’のとき階調電位V3が選択される。同様に、(D1,D0)=(1,0)の場合には、D2=‘1’のとき階調電位V6が選択され、D2=‘0’のとき階調電位V2が選択される。(D1,D0)=(0,1)の場合には、D2=‘1’のとき階調電位V5が選択され、D2=‘0’のとき階調電位V1が選択される。(D1,D0)=(0,0)の場合には、D2=‘1’のとき階調電位V4が選択され、D2=‘0’のとき階調電位V0が選択される。
【0042】選択回路24Aのチップ上面積をできるだけ狭くするために、スイッチングトランジスタQ02は、スイッチングトランジスタQ40、Q41及びQ42と同一行に配置され、かつ、スイッチングトランジスタQ42の隣に配置されている。他のトランジスタ行についても同様である。
【0043】図2(A)は、スイッチングトランジスタをNMOSトランジスタで構成した場合の選択回路24Aのチップ上レイアウトパターンを示している。ハッチングが施された部分はN型領域、一点鎖線はゲートラインを示している。図2(A)では、N型領域間を接続するメタル配線を太線で示している。図2(B)は、図2(A)中の2B-2B線に沿った、絶縁層を図示省略した断面図である。
【0044】図2(B)中、61?66は、P型基板60上に形成されたN型領域である。例えばスイッチングトランジスタQ70は、N型領域61と、N型領域62と、N型領域61と62の間のP型領域と、その上方のゲート酸化膜及びゲートライン*G0とで構成されている。配線67は、スイッチングトランジスタQ72の一端のN型領域65と、スイッチングトランジスタQ32の一端のN型領域63との間を接続するためのメタル第1層配線である。
【0045】配線面積を狭くするために、同一行のN型領域64及び66にそれぞれ供給される階調電位V0とV4の配線はそれぞれ、メタル第3層及びメタル第2層に形成されている。階調電位V0とV4の配線は、上下に隣り合っており、かつ、選択回路24Aと並設された他の不図示の選択回路に向けて延びている。
【0046】図8の選択回路241のスイッチングトランジスタ数が3×8=24であるのに対し、図1のそれは(3+1)×(8/2)=16である。このような選択回路を64階調表示の液晶表示パネルのデータドライバに適用した場合、スイッチングトランジスタ数は従来の((64/2)×(6+1))/(64×6)=7/12となる。このように、本第1実施形態によれば、選択回路のスイッチングトランジスタ数が従来よりも大幅に低減される。
【0047】また、この低減と、2入力選択回路50?53がいずれも1行となっていることから、図2(A)に示す選択回路24Aのトランジスタ専有面積が、図9(A)のそれよりも大幅に低減され、これにより、選択回路24Aを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」

(1-4)分割の適否についての判断
(1-4-1)上記(1-3)に記載した事項を総合すると、原出願明細書等に記載されているのは、原出願図面の図8に記載されているような2^(n)個の入力信号の1つを選択し出力する従来の選択回路が有する、トランジスタの数が多く、大きな面積を必要とするという問題点を解消することを課題とし、2^(n)個の入力信号の1つを選択し出力する選択回路において、上半分と下半分の各々に対して設けられている同一構成の二つの2^(n-1)入力選択回路(請求人の主張に沿って書けば「サブ選択回路」)を一つとし、それを一行に形成された2^(n-1)個の2入力選択回路と同一行に配置する構成とすることにより、「図2(A)に示す選択回路24Aのトランジスタ専有面積が、図9(A)のそれよりも大幅に低減され、これにより、選択回路24Aを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」(原出願明細書0047段落)という効果を奏する選択回路についての事項であると認められ、それは、平成22年12月16日に提出された回答書(以下「回答書」という。)の「2).本願発明の概要」に記載された「本願発明は、サブ選択回路Bとサブ選択回路Dとが同一構成であることに着目して、サブ選択回路Dを省略し、回路Cを領域Eに配置し、回路Aと回路Cとで回路Bを共用したものであり(図1参照)、」という請求人の主張とも符合するものである。

(1-4-2)一方、上記(1-2)に記載した事項から、本願特許請求の範囲の請求項1及び本願明細書の0014段落?0016段落には、本願特許請求の範囲の請求項1に記載された構成を備え、「nビット選択信号に応答して、2^(n)個の入力信号の1つを選択し出力する選択回路」であるか否かにかかわりなく、かつ、「2入力選択回路」の他にサブ選択回路を備えているか否かにかかわりなく、「基板上に、直列配列の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置」という抽象化された上位概念の半導体装置(以下、「本願に係る上位概念の半導体装置」という。)、及びそれによる「第1?4拡散層、複数のトランジスタ、第1メタル配線及び第3メタル配線を・・・レイアウトパターンとして同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。」(0016段落)という効果が記載されているものと認められる。

(1-4-3)そこで、本願明細書等に記載された、本願に係る上位概念の半導体装置及びそれによる効果が原出願明細書等に記載されているか否かについて検討する。
まず、原出願の明細書等を精査しても、本願に係る上位概念の半導体装置についての直接的な記載は見いだすことができず、かつ、そのような上位概念の半導体装置により、「第1?4拡散層、複数のトランジスタ、第1メタル配線及び第3メタル配線を・・・レイアウトパターンとして同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。」という効果を奏することについての直接的な記載も見いだすことができない。

(1-4-4)次に、本願明細書等に記載された、本願に係る上位概念の半導体装置、及びそれによる効果が、原出願明細書等の記載から当業者にとって自明であるか否かについて検討する。
まず、構成の面から検討すると、上記(1-4-1)において検討したとおり、原出願明細書等に記載されているのは、2^(n)個の入力信号の1つを選択し出力する選択回路において、上半分と下半分の各々に対して設けられている同一構成の二つの下位ビット選択回路を一つとし、それを一行に形成された2^(n-1)個の2入力選択回路と同一行に配置する構成を備えた選択回路についての事項である。
そして、原出願明細書等に実施例として具体的構成が開示されている装置も、すべて2^(n)個の入力信号の1つを選択し出力する選択回路であることに加えて、原出願明細書等には、実施例として記載された装置を、2^(n)個の入力信号の1つを選択し出力する選択回路以外のものに転用することが可能であると当業者が認識できるような記載も見いだせない。
したがって、構成面からみて、本願明細書等に記載された、本願に係る上位概念の半導体装置が、原出願明細書等の記載から当業者にとって自明であるとは認められない。

(1-4-5)続いて、効果の面から検討すると、本願に係る上位概念の半導体装置、すなわち、「nビット選択信号に応答して、2^(n)個の入力信号の1つを選択し出力する選択回路」であるか否かにかかわりなく、かつ、サブ選択回路を備えているか否かにかかわりなく、「基板上に、直列配列の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置」という抽象化された上位概念の半導体装置では、以下に示す理由により、そもそも原出願明細書等に記載されたトランジスタの専有面積を大幅に低減するという所期の効果を奏し得ないものと認められる。

まず、説明の便に供するため、一例として、本願の請求項1に記載された構成を満たす半導体装置(本願の請求項1に係る発明に含まれる半導体装置)であって、2つのトランジスタからなる直列配列の2入力回路と2つのトランジスタが直列接続された回路とが1行目に配置され、さらに、それと同一構成のものが2行目にも配置された半導体装置(以下「半導体装置1」という。)を想定する。参考図1は当該半導体装置1のトランジスタを模式的に表したもので、配線は省略している。ここにおいて、○は2入力回路のトランジスタ、●は2つのトランジスタが直列接続された回路のトランジスタである。また、印刷の都合上、隣接する各トランジスタどうしの横方向の間隔と縦方向の間隔とが異なって見えるが、両者はおおむね等しいものとする。

(参考図1)半導体装置1
○○●●
○○●●

次に、電気的接続関係が半導体装置1と同じであって、2行目の回路を1行目の回路の右側に移動した配置の半導体装置(参考図2を参照。以下「半導体装置2」という。)、並びに、電気的接続関係が半導体装置1と同じであって、2入力選択回路を構成する2つのトランジスタ及び直列接続された回路を構成する2つのトランジスタを各々列方向に並べた半導体装置(参考図3を参照。以下「半導体装置3」という。)を想定する。これらの半導体装置は、いずれも本願の請求項1に係る発明に含まれないことは明らかである。

(参考図2)半導体装置2
○○●●○○●●

(参考図3)半導体装置3
○●
○●
○●
○●

ここで、参考図1?3を見比べれば、半導体装置1?3は、形状が異なるものの、専有面積はおおむね同じであることが一目瞭然であり、半導体装置1が、トランジスタの専有面積を大幅に低減するという所期の効果を奏し得ないことは明らかである。

これについて、原出願明細書等に記載された装置と対比しつつさらに説明すると、原出願明細書に記載された装置は2^(n)個の入力信号の1つを選択し出力する選択回路であるため、上に述べた半導体装置2や半導体装置3のようなトランジスタの配置を行えば、2^(n-1)入力選択回路部分におけるゲートどうしを別途接続する配線をはじめとする膨大な量の配線が必要となり、配線スペースのために、半導体装置1のようなトランジスタの配置よりも専有面積が大きくなることは当業者にとって自明であるから(したがって、原出願図面の図8及び図9に記載された従来例からも分かるとおり、原出願においては、トランジスタを半導体装置2や半導体装置3のように配置することは元より想定していない。)、当該装置が半導体装置2や半導体装置3のような配置としたものに対して、トランジスタの専有面積を大幅に低減するという効果、すなわち原出願明細書の0047段落に記載された「図2(A)に示す選択回路24Aのトランジスタ専有面積が、図9(A)のそれよりも大幅に低減され、これにより、選択回路24Aを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」という効果を奏することができるのに対して、本願に係る上位概念の半導体装置は、2入力回路と複数のトランジスタの直列回路とが同一行に存在することが特定されているにすぎず、各行に配置されたトランジスタの直列回路がどのような構造を有し、他の素子とどのような接続関係を有しているのかが特定されていないことはもちろん、2入力回路と複数のトランジスタの直列回路とが接続されていることさえ特定されていないから、半導体装置2や半導体装置3と比較して専有面積の低減という効果を奏することができないのである。

したがって、本願に係る上位概念の半導体装置により、「第1?4拡散層、複数のトランジスタ、第1メタル配線及び第3メタル配線を・・・レイアウトパターンとして同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。」という本願明細書等の効果についての記載は、それ自体が誤り若しくは著しく不正確なものであり、原出願明細書等に記載された事項と整合しないものであるから、原出願明細書等に記載された事項から当業者にとって自明な事項といえないことは明らかである。

(1-4-6)なお、請求人は回答書において、次のように主張している。
「サブ選択回路B、D自体は、それぞれ選択制御信号が2ビットの選択回路であって、公知のものであり、本願発明の特徴部は、上記のように、回路Aと回路CとのOR回路を上下の配線層の配線で接続するとともに、拡散層65の列と拡散層66の間を分離している点である。本願請求項1は、このような観点から特徴的構成を表現したものである。」(回答書の「2).本願発明の概要」)、及び「上記本願発明の概要の欄で述べたように、サブ選択回路B自体は公知の選択回路の一例であり、本願発明の特徴部を上記具体例で説明すれば、回路Aと回路CとのOR回路を上下の配線層の配線で接続するとともに、拡散層65の列と拡散層66の間を分離している点である。よって、請求項の記載は原出願の出願当初明細書等に記載された事項である。」(回答書の「3).前置報告書に対する反論」における(4))

しかしながら、原出願明細書等に記載された事項のうちの「サブ選択回路B、D」が公知であるからといって、原出願明細書等に記載された事項から「サブ選択回路B、D」という構成要件を省いた上位概念の発明が原出願明細書等に記載されていることの根拠とはならず、また、原出願明細書等に記載された選択回路の技術的特徴は、上記(1-4-1)において検討したとおりであり、当該特徴を備えていなければ、請求人が特徴的構成と主張する「回路Aと回路CとのOR回路を上下の配線層の配線で接続するとともに、拡散層65の列と拡散層66の間を分離している」という構成を備えていても所期の効果を奏することができないことは、上記(1-4-5)において検討したとおり明らかであるから、請求人の主張を採用することはできない。

(1-4-7)また、請求人は審判請求書において、次のようにも主張している。
「また、『本願の段落16に記載されたような「第1?4拡散層、複数のトランジスタ、第1メタル配線及び第3メタル配線を同一行に配置する」構成のみから、「その占有面積を従来よりも低減することができる」という効果を奏する旨は、原出願の出願当初明細書等には記載されているとは認められない。』とのご指摘については、段落36(原出願の段落47)の記載「この低減と、2入力選択回路50?53がいずれも1行となっていることから、図2(A)に示す選択回路24Aのトランジスタ専有面積が、図9(A)のそれよりも大幅に低減され、これにより、選択回路24Aを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」と、「この低減」が図2のように、請求項1の記載「各行の一端に、複数のトランジスタがその行方向に直列接続された」構成(段落31[原出願の段落42]の記載「選択回路24Aのチップ上面積をできるだけ狭くするために、スイッチングトランジスタQ02は、スイッチングトランジスタQ40、Q41及びQ42と同一行に配置され、かつ、スイッチングトランジスタQ42の隣に配置されている。他のトランジスタ行についても同様である。」に対応)によることとから、上記効果を奏する旨が原出願の出願当初明細書等には記載されている。」(審判請求書の3.「(c)理由1について」)

しかしながら、上記(1-4-5)において検討したとおり、原出願明細書の0047段落に記載された「また、この低減と、2入力選択回路50?53がいずれも1行となっていることから、図2(A)に示す選択回路24Aのトランジスタ専有面積が、図9(A)のそれよりも大幅に低減され、これにより、選択回路24Aを用いた半導体装置のチップ面積及び液晶表示パネル周囲の非表示部面積が低減される。」という効果は、「nビット選択信号に応答して、2^(n)個の入力信号の1つを選択し出力する選択回路」であって初めて奏される効果であり、本願に係る上位概念の半導体装置、すなわち、「nビット選択信号に応答して、2^(n)個の入力信号の1つを選択し出力する選択回路」であるか否かにかかわりなく、かつ、サブ選択回路を備えているか否かにかかわりなく、「基板上に、直列配列の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置」という抽象化された上位概念の半導体装置では、そもそも奏し得ない効果であるから、本願明細書の0016段落の「この半導体装置によれば、第1?4拡散層、複数のトランジスタ、第1メタル配線及び第3メタル配線を、例えば図2(A)に示すように、レイアウトパターンとして同一行に配置することが可能となるので、その占有面積を従来よりも低減することができる。」という効果についての記載は、それ自体が誤り若しくは著しく不正確であり(例えば、上記(1-4-5)において例示した、「第1?4拡散層、複数のトランジスタ、第1メタル配線及び第3メタル配線を同一行に配置する」という構成を満たす「半導体装置1」が、そのような構成を明らかに満たさない「半導体装置3」と比較して、専有面積が低減しないことを見れば明白である。)、原出願明細書等に記載された事項と整合しないものである。
したがって、本願明細書の0016段落に記載された効果に関する記載が、請求人が根拠と主張する0047段落も含め、先願明細書のいずれにも記載されていないことは明らかであるから、請求人の主張を採用することはできない。

(1-4-8)以上のとおりであるから、本願特許請求の範囲の請求項1及び本願明細書の0014段落?0016段落に記載された事項は、原出願明細書等に記載されておらず、かつ、それらの記載から当業者が自明な事項とも認められない。
したがって、本願明細書等に記載された事項は、原出願明細書等に記載された事項の範囲内のものではない。

(1-5)分割の適否についてのむすび
以上検討したとおり、本願明細書等に記載された事項は、原出願明細書等に記載された事項の範囲内のものではないから、本願は、いわゆる分割要件を満たしておらず、原出願の一部を新たな特許出願としたものとは認められない。

(2)補正後の発明
本件補正による補正後の本願の請求項1?4に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?4に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、次のとおりのものである。

「【請求項1】
基板上に、直列配列の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の2入力選択回路は、
該基板上に第1乃至第4拡散層が該行の方向へこの順に形成され、
該第1拡散層と該第2拡散層との間に第1ゲート電極が形成されて第1のトランジスタが構成され、
該第3拡散層と該第4拡散層との間に第2ゲート電極が形成されて第2のトランジスタが構成され、
該第1拡散層に第1電位印加用の第1メタルが接続され、該第2拡散層と該第4拡散層との間が第2メタルで接続され、該第3拡散層に第2電位印加用の第3メタルが接続され、該第1メタル及び該第2メタルとは該基板に対し上下に異なる層に該第3メタルが配置されている、
こと特徴とする半導体装置。」

(3)引用刊行物に記載された発明
上記(1)において検討したとおり、本願は原出願の一部を新たな特許出願としたものとは認められない(分割は認められない)から、本願の出願日は現実の出願日である平成16年9月27日である。
そして、原査定の根拠となった拒絶の理由において引用され、本願の出願前に日本国内において頒布された刊行物である特開2000-156639号公報(原出願に係る公開公報、以下「引用例」という。)には、上記(1-3)に記載したとおりの事項、及び次の発明(以下「引用発明」という。)が記載されているものと認められる。

「nビット選択信号に応答して、2^(n)個の入力信号の1つを選択し出力する選択回路において、
P型基板60上に、上記nビット選択信号のうちの1ビット選択信号に応答して2入力の一方を選択する2^(n-1)個の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、上記nビット選択信号のうちの上記1ビット選択信号を除く(n-1)ビット選択信号に応答して、2^(n-1)個の上記2入力選択回路の各々で選択された信号の1つを選択する2^(n-1)入力選択回路が配置された選択回路であって、各行の前記2入力選択回路は、
前記P型基板60上にN型領域66、N型領域65、N型領域64及びN型領域63が行の方向へこの順で形成され、
前記N型領域66と前記N型領域65との間にゲートラインG2が形成されてスイッチングトランジスタQ72が構成され、
前記N型領域64と前記N型領域63との間にゲートライン*G2が形成されてスイッチングトランジスタQ32が構成され、
前記N型領域66に電源電位V7印加用のメタル第2層配線が接続され、前記N型領域65と前記N型領域63との間がメタル第1層配線67で接続され、前記N型領域64に階調電位V3印加用のメタル第3層配線が接続されている、
ことを特徴とする選択回路。」

(4)補正発明と引用発明との対比・判断
(4-1)引用発明の「P型基板60」、「上記nビット選択信号のうちの1ビット選択信号に応答して2入力の一方を選択する2^(n-1)個の2入力選択回路」、「N型領域66」、「N型領域65」、「N型領域64」、「N型領域63」、「ゲートラインG2」、「ゲートライン*G2」、「スイッチングトランジスタQ72」、「スイッチングトランジスタQ32」、「電源電位V7」、「階調電位V3」、「メタル第2層配線」、「メタル第1層配線67」及び「メタル第3層配線」が、各々補正発明の「基板」、「直列配列の2入力選択回路」、「第1拡散層」、「第2拡散層」、「第3拡散層」、「第4拡散層」、「第1ゲート電極」、「第2ゲート電極」、「第1のトランジスタ」、「第2のトランジスタ」、「第1電位」、「第2電位」、「第1メタル」、「第2メタル」及び「第3メタル」に相当することは明らかである。

(4-2)また、引用発明の「上記nビット選択信号のうちの上記1ビット選択信号を除く(n-1)ビット選択信号に応答して、2^(n-1)個の上記2入力選択回路の各々で選択された信号の1つを選択する2^(n-1)入力選択回路」が、行方向に直列接続された複数のトランジスタにより構成されることは、引用例の図1及び2から明らかであるから、引用発明も補正発明と同様に、「各行の一端に、複数のトランジスタがその行方向に直列接続された」という構成を備えているものと認められる。
さらに、引用発明において、「メタル第2層配線」と「メタル第1層配線67」とは「P型基板60」に対し上下に異なる層に「メタル第3層配線」が配置されていることは、引用例の図2から明らかである。

(4-3)以上を総合すると、補正発明と引用発明とは、
「基板上に、直列配列の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の該直列配列の2入力選択回路は、
該基板上に第1乃至第4拡散層が該行の方向へこの順に形成され、
該第1拡散層と該第2拡散層との間に第1ゲート電極が形成されて第1のトランジスタが構成され、
該第3拡散層と該第4拡散層との間に第2ゲート電極が形成されて第2のトランジスタが構成され、
該第1拡散層に第1電位印加用の第1メタルが接続され、該第2拡散層と該第4拡散層との間が第2メタルで接続され、該第3拡散層に第2電位印加用の第3メタルが接続され、該第1メタル及び該第2メタルとは該基板に対し上下に異なる層に該第3メタルが配置されている、
こと特徴とする半導体装置。」

である点、すなわち、すべての点で一致し、相違点は存在しない。

(4-5)したがって、補正発明は、引用例に記載された発明であるから、特許法第29条第1項第3号に該当し、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、補正後の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明についての検討
1.本願発明
平成20年11月17日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?4に係る発明は、平成20年7月14日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?4に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、次のとおりのものである。

「【請求項1】
基板上に、直列配列の2入力選択回路が複数行並列に配置され、さらに、各行の一端に、複数のトランジスタがその行方向に直列接続された半導体装置であって、各行の2入力選択回路は、
該基板上に第1乃至第4拡散層が該行の方向へこの順に形成され、
該第1拡散層と該第2拡散層との間に第1ゲート電極が形成されて第1のトランジスタが構成され、
該第3拡散層と該第4拡散層との間に第2ゲート電極が形成されて第2のトランジスタが構成され、
該第1拡散層に第1電位印加用の第1メタルが接続され、該第2拡散層と該第4拡散層との間が第2メタルで接続され、該第3拡散層に第2電位印加用の第3メタルが接続されている、
こと特徴とする半導体装置。」

2.引用刊行物に記載された発明
平成20年11月17日に提出された手続補正書による補正は上記のとおり却下されたが、却下後においても上記第2.4.(1)において検討したのと同様の理由により、本願がいわゆる分割要件を満たさないことは明らかであるから、本願の出願日は現実の出願日である平成16年9月27日である。
そして、本願の出願前に日本国内において頒布された刊行物である特開2000-156639号公報(引用例)には、上記第2.4.(1-3)に記載したとおりの事項、及び上記第2.4.(3)に記載されたとおりの発明(引用発明)が記載されているものと認められる。

3.本願発明と引用発明との対比・判断
本願発明に対して、技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり引用例に記載された発明であるから、補正発明から当該技術的限定を除外した本願発明も、当然に引用例に記載された発明である。
したがって、本願発明は、特許法第29条第1項第3号に該当し、特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-01-20 
結審通知日 2011-01-25 
審決日 2011-02-10 
出願番号 特願2004-280500(P2004-280500)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 113- Z (H01L)
最終処分 不成立  
前審関与審査官 増山 慎也宇多川 勉  
特許庁審判長 北島 健次
特許庁審判官 加藤 浩一
市川 篤
発明の名称 半導体装置  
代理人 松本 眞吉  

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