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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 1項3号刊行物記載 特許、登録しない。 G11C
管理番号 1235199
審判番号 不服2009-19864  
総通号数 138 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-06-24 
種別 拒絶査定不服の審決 
審判請求日 2009-10-16 
確定日 2011-04-11 
事件の表示 平成10年特許願第230454号「内容アドレスメモリシステム」拒絶査定不服審判事件〔平成11年4月30日出願公開、特開平11-120775〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成10年8月17日(パリ条約に基づく優先権主張 1997年8月28日、アメリカ合衆国)の特許出願であって、平成20年8月29日付けの拒絶理由通知に対して、平成21年1月9日に意見書及び手続補正書が提出されたが、同年6月5日付けで拒絶査定がなされ、これに対して、同年10月16日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正書が提出され、その後、平成22年6月11日付けで審尋がなされ、同年9月15日に回答書が提出されたものである。

第2.補正の却下の決定
【結論】
平成21年10月16日に提出された手続補正書による補正を却下する。

【理由】
1.手続補正の内容
平成21年10月16日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?23を、補正後の特許請求の範囲の請求項1?21と補正するものであり、補正前後の請求項1は各々以下のとおりである。

(補正前)
「【請求項1】 共通バスと、
それぞれが、データ記憶手段を含むｗワードｘbビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ(CAM)チップとを備え、前記複数のCAMチップは、カスケード接続され、上記共通バスに接続されており、
上記CAMチップのそれぞれは、さらに
上記ヒット信号をチップからチップへ伝搬する手段と、
上記アドレス信号を上記バスに供給する手段と、を備え、
前記複数のCAMチップは2以上のCAMチップが前記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成されていることを特徴とする内容アドレスメモリシステム。」

(補正後)
「【請求項1】 共通バスと、
それぞれが、データ記憶手段を含むｗワードｘbビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ(CAM)チップとを備え、
上記複数のCAMチップは、カスケード接続されて上記共通バスに接続されており、
上記CAMチップのそれぞれは、さらに
上記ヒット信号をチップからチップへ伝搬する手段と、
上記アドレス信号を上記共通バスに供給する手段と
を備え、
上記複数のCAMチップは2以上のCAMチップが上記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成され、
上記CAMチップは、クロック信号に応じて、チップの操作のために自己タイミングをとった信号を生成する自己タイミング手段を備えることを特徴とする内容アドレスメモリシステム。」

2.補正事項の整理
本件補正による補正事項を整理すると以下のとおりである。
(1)補正事項1
補正前の請求項1の「・・・一致アドレス信号を同時に提供するのを防ぐように構成されていることを特徴とする内容アドレスメモリシステム。」を、補正後の請求項1の「・・・一致アドレス信号を同時に提供するのを防ぐように構成され、 上記CAMチップは、クロック信号に応じて、チップの操作のために自己タイミングをとった信号を生成する自己タイミング手段を備えることを特徴とする内容アドレスメモリシステム。」と補正すること。

(2)補正事項2
補正前の請求項3及び12を削除すること。及び、それに伴って、補正前の請求項4以降について、請求項の番号及び引用する請求項の番号を補正すること。

(3)補正事項3
補正前の請求項1、6、16、20、22及び23において、単語や語句の修正を行うこと。

3.新規事項の追加の有無及び補正の目的についての検討
(1)補正事項1について
補正事項1により新たに付加された事項は、本願の願書に最初に添付した明細書における特許請求の範囲の請求項12に記載されているから、補正事項1が本願の願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかである。
したがって、補正事項1は、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすものである。
また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「CAMチップ」に対して技術的限定を加えるものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(2)補正事項2について
補正事項2は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当し、同法第17条の2第3項に規定する要件を満たすものである。

(3)補正事項3について
補正事項3は、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当し、同法第17条の2第3項に規定する要件を満たすものである。

(4)新規事項の追加の有無及び補正の目的についてのまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本件補正による補正後の請求項1?21に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?21に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものである。

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平1-159729号公報(以下「引用例」という。)には、第1図及び第2図とともに、以下の記載がある(なお、ここにおいて下線は当合議体にて付加したものである。)。

a.「〔産業上の利用分野〕
本発明はディジタル情報通信分野に利用される。
本発明は、ディジタル情報通信に用いられる記号列照合メモリとそのカスケード接続方式に関し、特に、CPUとのインタフェースの変更なしに、登録パタン記号列容量が拡張可能な記号列照合メモリおよびそのカスケード接続方式に関する。」(2ページ左下欄3行?9行)

b.「第1図は本発明の記号列照合メモリの一実施例の構成図である。本実施例の記号列照合メモリは、クロック入力端子12から入力された外部クロックによってデータ入力端子11から入力される複数nのデータをシフト動作する有限長のシフトレジスタ13と、複数個のアドレスを持ち各アドレスにはシフトレジスタ13と同規模の記憶手段を有しシフトレジスタ13の内容と全アドレスにおける前記記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号26を出力する記憶比較手段としての連想メモリ14と、比較結果信号26を入力し一致が存在する場合に一致信号27と、一致が複数個存在する場合に多重一致信号28と、比較結果信号26を符号化し一致した前記記憶手段のアドレスコード29とを出力するプライオリティエンコーダ15と、一致信号27、多重一致信号28およびアドレスコード29をそれぞれ出力する一致信号出力端子16、多重一致信号出力端子17およびアドレスコード出力端子18と、カスケード接続用入力端子19と、カスケード接続用出力端子25と、カスケード接続用入力端子19がアクティブ入力時の場合に、一致信号出力端子16は一致信号27の出力にかかわらずインアクティブ、カスケード接続用出力端子25はアクティブ、カスケード接続用入力端子19がインアクティブ入力時の場合、カスケード接続用出力端子25は一致信号27が出力されているときはアクティブ、出力されていなければインアクティブにそれぞれ制御する制御手段20とを備えている。」(5ページ左上欄5行?右上欄13行)

c.「そして、制御手段20は、一方の入力がカスケード接続用入力端子19に接続され出力がカスケード接続用出力端子25に接続された2入力のオアゲート21と、一方の反転入力がオアゲート21の一方の入力に接続され他方の入力が一致信号27に接続され出力がオアゲート21の他方の入力および一致信号出力端子16に接続された2入力のアンドゲート22と、一方の入力がアンドゲート22の一方の反転入力に接続され他方の入力が一致信号27に接続された2入力のアンドゲート23と、一方の入力がアンドゲート23の出力に接続され他方の入力が多重一致信号28に接続され出力が多重信号出力端子17に接続された2入力のオアゲート24とを含んでいる。なお本実施例はアクティブ「H」の場合を示している。」(5ページ右上欄14行?左下欄8行)

d.「第2図は本発明の記号列照合メモリのカスケード接続方式の一実施例を示すブロック構成図で、第1図に示した本発明のカスケード接続可能な記号列照合メモリを2個カスケード接続したものである。本実施例は、連想メモリ32を含む第一記号列照合メモリ31と、連想メモリ34を含む第二記号列照合メモリ33と、第一および第二記号列照合メモリ31および33の入力にそれぞれ接続されたデータバス35およびクロック信号線36と、第一記号列照合メモリ31のカスケード接続用入力端子19をインアクティブに固定するための接地線37と、第一記号列照合メモリ31のカスケード接続用出力端子25と第二記号列照合メモリ33のカスケード接続用入力端子19とを結ぶ信号線38と、第一および第二記号列照合メモリ31および33の一致アドレスコード出力をマルチ接続したバス39と、入力が第一および第二記号列照合メモリ31および33の一致信号出力端子16と信号線41および42で接続されたプライオリティエンコーダ40と、一方の入力が第一記号列照合メモリ31の多重一致信号出力端子17と信号線44で接続され他方の入力が第二記号列照合メモリ33の多重一致信号出力端子17と信号線45で接続されたオアゲート43と、オアゲート43の出力に接続されカスケード接続された第一および第二記号列照合メモリ31および33の少なくとも一方で多重一致していることを示す出力信号線46と、一致アドレスコード出力バス39とプライオリティエンコーダ40の出力とをあわせ、連想メモリ32および34の二つを通しての一致アドレスコードを示す出力バス47とを含んでいる。」(6ページ右下欄17行?7ページ右上欄6行)

e.「次に本実施例の動作について説明する。連想メモリ32内のアドレス「00」および「01」にそれぞれパタン記号列「ABCDEF」、「XYZ」を、連想メモリ34内のアドレス「00」および「01」にそれぞれパタン記号列「OPQRSTU」「XYZ」をあらかじめ登録しておく。クロック信号線36より外部クロックと、データバス35よりそのクロックに同期して照合記号列「ABCDEF」を入力すると、連想メモリ32において一致が発生し、バス39には一致アドレスコードの「00」、信号線38および41はアクティブ出力、出力バス47には一致アドレスコード「000」が出力される。
このとき信号線44、42および45はインアクティブ出力、記号列照合メモリ33のアドレスコード出力端子18はハイインピーダンスである。同様にして、データバス35より照合記号列「OPQRSTU」を入力すると、連想メモリ34で一致が発生し、バス39には一致アドレスコード「00」が出力され、信号線42はアクティブ出力となり、出力バス47は「100」となる。このとき、信号線38、41、44および45はインアクティブ出力、第一記号列照合メモリ31のアドレスコード出力端子18はハイインピーダンスとなる。」(7ページ右上欄11行?左下欄13行)

f.「次に同様にして、データバス35より照合記号列「XYZ」をクロック信号線36からの外部クロックに同期させて入力すると、連想メモリ32および34の両方で一致が生じる。このとき、バス39は一致アドレスコード「01」となり、信号線41および38はアクティブ出力となる。カスケード接続用の信号線38がアクティブなため、連想メモリ34で一致が発生しているにもかかわらず、信号線42はインアクティブ、記号列照合メモリ33のアドレスコード出力端子18はハイインピーダンスになる。また信号線44はインアクティブであるが信号線45はアクティブ出力となり、出力信号線46もアクティブとなり、カスケード接続した第一および第二記号列照合メモリ31および33内で多重一致が発生したことが分かる。
なお、前述の接続方式の実施例においては、記号列照合メモリ2個をカスケード接続した場合を示したけれども、3個以上になっても第二記号列照合メモリと同様に順次カスケード接続することができる。」(7ページ左下欄14行?右下欄13行)

(2-2)摘記事項b.全体の記載、及び摘記事項d.の「第2図は本発明の記号列照合メモリのカスケード接続方式の一実施例を示すブロック構成図で、第1図に示した本発明のカスケード接続可能な記号列照合メモリを2個カスケード接続したものである。」という記載、並びに第1図及び第2図の記載から、引用例の第2図に記載された「記号列照合メモリのカスケード接続方式」(以下、単に「第2図のカスケード接続方式」という。)においては、「第一記号列参照メモリ31」及び「第二記号列照合メモリ33」は、それぞれが「連想メモリ14」、「プライオリティエンコーダ15」、及び「制御手段20」を備えていること、並びに「プライオリティエンコーダ15」は、「各アドレスごとに一致したか否かを示す比較結果信号26」が入力され、「一致信号27」及び「一致アドレスコード29」を出力するものであることが明らかである。

(2-3)摘記事項d.の「本実施例は、連想メモリ32を含む第一記号列照合メモリ31と、連想メモリ34を含む第二記号列照合メモリ33と、・・・オアゲート43の出力に接続されカスケード接続された第一および第二記号列照合メモリ31および33の少なくとも一方で多重一致していることを示す出力信号線46と、一致アドレスコード出力バス39とプライオリティエンコーダ40の出力とをあわせ、連想メモリ32および34の二つを通しての一致アドレスコードを示す出力バス47とを含んでいる。」という記載及び第2図の記載から、第2図のカスケード接続方式においては、「第一記号列照合メモリ31」及び「第二記号列照合メモリ33」は、「カスケード接続」されて「一致アドレスコード出力バス39」に接続されていることが明らかである。

(2-4)摘記事項b.の 「本実施例の記号列照合メモリは、・・・カスケード接続用入力端子19と、カスケード接続用出力端子25と、カスケード接続用入力端子19がアクティブ入力時の場合に、一致信号出力端子16は一致信号27の出力にかかわらずインアクティブ、カスケード接続用出力端子25はアクティブ、カスケード接続用入力端子19がインアクティブ入力時の場合、カスケード接続用出力端子25は一致信号27が出力されているときはアクティブ、出力されていなければインアクティブにそれぞれ制御する制御手段20とを備えている。」という記載、並びに第1図及び第2図の記載から、「第一記号列照合メモリ31」及び「第二記号列照合メモリ33」のそれぞれは、「信号線38」を介して「一致信号27」を他メモリへ伝える「制御手段20」を備えていることが明らかである。
また、摘記事項b.の「本実施例の記号列照合メモリは、・・・一致信号27、多重一致信号28およびアドレスコード29をそれぞれ出力する一致信号出力端子16、多重一致信号出力端子17およびアドレスコード出力端子18と、・・・を備えている。」という記載、摘記事項d.の「第2図は本発明の記号列照合メモリのカスケード接続方式の一実施例を示すブロック構成図で、第1図に示した本発明のカスケード接続可能な記号列照合メモリを2個カスケード接続したものである。本実施例は、・・・第一および第二記号列照合メモリ31および33の一致アドレスコード出力をマルチ接続したバス39と、・・・を含んでいる。」という記載、並びに第1図及び第2図の記載から、「第一記号列照合メモリ31」及び「第二記号列照合メモリ33」のそれぞれは、「アドレスコード出力端子18」から「一致アドレスコード29」を「一致アドレスコード出力バス39」に出力するものであることも明らかである。

(2-5)摘記事項f.の「次に同様にして、データバス35より照合記号列「XYZ」をクロック信号線36からの外部クロックに同期させて入力すると、連想メモリ32および34の両方で一致が生じる。このとき、バス39は一致アドレスコード「01」となり、信号線41および38はアクティブ出力となる。カスケード接続用の信号線38がアクティブなため、連想メモリ34で一致が発生しているにもかかわらず、信号線42はインアクティブ、記号列照合メモリ33のアドレスコード出力端子18はハイインピーダンスになる。」という記載から、第2図のカスケード接続方式においては、「第一記号列照合メモリ31」と「第二記号列照合メモリ33」との両方で「一致」が生じると、「第二記号列照合メモリ33」の「アドレスコード出力端子18」がハイインピーダンスになるように構成されていることが明らかである。

(2-6)以上を総合すると、引用例には以下の発明(以下「引用発明」という。)が記載されているものと認められる。
「一致アドレスコード出力バス39と、
それぞれが、連想メモリ14、プライオリティエンコーダ15、及び制御手段20を備えており、前記プライオリティエンコーダ15は、各アドレスごとに一致したか否かを示す比較結果信号26が入力され、一致信号27及び一致アドレスコード29を出力するものである、第一記号列参照メモリ31及び第二記号列照合メモリ33とを備え、
前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33は、カスケード接続されて前記一致アドレスコード出力バス39に接続されており、
前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33のそれぞれは、さらに、
前記一致信号27を他メモリへ伝える前記制御手段20を備え、
アドレスコード出力端子18から前記一致アドレスコード29を前記一致アドレスコード出力バス39に出力するものであり、
前記第一記号列照合メモリ31と前記第二記号列照合メモリ33との両方で一致が生じると、前記第二記号列照合メモリ33の前記アドレスコード出力端子18がハイインピーダンスになるように構成されていることを特徴とする記号列照合メモリのカスケード接続方式。」

(3)補正発明と引用発明との対比
(3-1)補正発明と引用発明とを対比する。
引用発明の「一致アドレスコード出力バス39」は補正発明の「共通バス」に相当する。

(3-2)引用発明の「連想メモリ14」が、データ記憶手段を含み、かつ、コア・セルがアレイ状に並んだ構造を有していることは、当業者における技術常識である。
また、上記(2-1)摘記事項b.の「本実施例の記号列照合メモリは、クロック入力端子12から入力された外部クロックによってデータ入力端子11から入力される複数nのデータをシフト動作する有限長のシフトレジスタ13と、複数個のアドレスを持ち各アドレスにはシフトレジスタ13と同規模の記憶手段を有しシフトレジスタ13の内容と全アドレスにおける前記記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号26を出力する記憶比較手段としての連想メモリ14と・・・」という記載から、引用発明の「連想メモリ14」が所定数のワード及び所定数のビットから構成されていることは明らかである。
したがって、この「所定数のワード」を「ｗワード」と呼び、「所定数のビット」を「ｘbビット」と呼ぶこととすれば、引用発明の「連想メモリ14」は補正発明の「データ記憶手段を含むｗワードｘbビットのコア・セルのアレイ」に相当するものと認められる。

(3-3)引用例の「プライオリティエンコーダ15」、「一致信号27」、「一致アドレスコード29」は、各々補正発明の「符号化手段」、「ヒット信号」、「一致アドレス信号」に相当する。
また、引用発明の「一致信号27」及び「一致アドレスコード29」は、「連想メモリ14」からの「各アドレスごとに一致したか否かを示す比較結果信号26」に由来する信号であるところ、一般に、連想メモリにおいて、入力されたデータと合致するデータが記憶されているアドレスの探索が行われことは当業者における技術常識であるから、引用発明の「一致信号27」及び「一致アドレスコード29」が、補正発明と同様に「探索操作から生じる」ものであることは明らかである。
また、引用発明の「第一記号列参照メモリ31及び第二記号列照合メモリ33」は、それぞれ「連想メモリ14」からの「各アドレスごとに一致したか否かを示す比較結果信号26」が「プライオリティエンコーダ15」に入力され、「プライオリティエンコーダ15」から「一致信号27」及び「一致アドレスコード29」を出力する構成となっており、「プライオリティエンコーダ15」に入力される「各アドレスごとに一致したか否かを示す比較結果信号26」が「一致信号27」及び「一致アドレスコード29」についての情報を包含していることが明らかであるから、引用発明の「第一記号列参照メモリ31及び第二記号列照合メモリ33」は、それぞれ補正発明の「内容アドレスメモリ(CAM)チップ」と同様に、「ヒット信号および一致アドレス信号を該符号化手段に供給することができる」ものと認められる。
したがって、引用発明の「それぞれが、連想メモリ14、プライオリティエンコーダ15、及び制御手段20を備えており、前記プライオリティエンコーダ15は、各アドレスごとに一致したか否かを示す比較結果信号26が入力され、一致信号27及び一致アドレスコード29を出力するものである、第一記号列参照メモリ31及び第二記号列照合メモリ33」は、補正発明の「それぞれが、データ記憶手段を含むｗワードｘbビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ(CAM)チップ」に相当する。

(3-4)引用発明の「前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33は、カスケード接続されて前記一致アドレスコード出力バス39に接続されており」という構成は、補正発明の「上記複数のCAMチップは、カスケード接続されて上記共通バスに接続されており」という構成に相当する。

(3-5)引用発明の「前記一致信号27を他メモリへ伝える前記制御手段20」は、補正発明の「上記ヒット信号をチップからチップへ伝搬する手段」に相当する。
また、引用発明においては、「前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33のそれぞれ」が、「アドレスコード出力端子18から前記一致アドレスコード29を前記一致アドレスコード出力バス39に出力する」ものとなっているが、そのような機能を実現するためには、「前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33のそれぞれ」が、「アドレスコード出力端子18から前記一致アドレスコード29を前記一致アドレスコード出力バス39に出力する」手段を備えていること、すなわち、引用発明の「前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33のそれぞれ」が、補正発明の「上記CAMチップのそれぞれ」のように、「上記アドレス信号を上記共通バスに供給する手段」を備えていることは当業者にとって自明なことである。
したがって、引用発明の「前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33のそれぞれは、さらに、 前記一致信号27を他メモリへ伝える前記制御手段20を備え、 アドレスコード出力端子18から前記一致アドレスコード29を前記一致アドレスコード出力バス39に出力するものであり」という構成は、補正発明の「上記複数のCAMチップは、カスケード接続されて上記共通バスに接続されており、 上記CAMチップのそれぞれは、さらに 上記ヒット信号をチップからチップへ伝搬する手段と、 上記アドレス信号を上記共通バスに供給する手段と を備え」という構成に相当する。

(3-6)引用発明は、「前記第一記号列照合メモリ31と前記第二記号列照合メモリ33との両方で一致が生じると、前記第二記号列照合メモリ33の前記アドレスコード出力端子18がハイインピーダンスになるように構成されている」から、引用発明においては、仮に「前記第一記号列照合メモリ31」及び「前記第二記号列照合メモリ33」の両方で一致が生じた場合であっても、「前記第一記号列照合メモリ31」及び「前記第二記号列照合メモリ33」の両方から「一致アドレスコード出力バス39」に「一致アドレスコード29」を同時に提供されることはなく、「前記第一記号列照合メモリ31」のみから「一致アドレスコード出力バス39」に「一致アドレスコード29」を提供されることは明らかである。
したがって、引用発明は補正発明と同様に、「上記複数のCAMチップは2以上のCAMチップが上記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成され」ているものと認められる。

(3-7)引用発明の「記号列照合メモリのカスケード接続方式」は補正発明の「内容アドレスメモリシステム」に相当する。

(3-8)したがって、補正発明と引用発明とは、
「共通バスと、
それぞれが、データ記憶手段を含むｗワードｘbビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ(CAM)チップとを備え、
上記複数のCAMチップは、カスケード接続されて上記共通バスに接続されており、
上記CAMチップのそれぞれは、さらに
上記ヒット信号をチップからチップへ伝搬する手段と、
上記アドレス信号を上記共通バスに供給する手段と
を備え、
上記複数のCAMチップは2以上のCAMチップが上記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成されていることを特徴とする内容アドレスメモリシステム。」

である点で一致し、以下の点で相違する。

(相違点)
補正発明は、「上記CAMチップは、クロック信号に応じて、チップの操作のために自己タイミングをとった信号を生成する自己タイミング手段を備え」ているのに対して、引用発明は、この点が明記されていない点。

(4)相違点についての当審の判断
(4-1)一般に、デジタル信号を扱う半導体集積回路装置において、外部から入力されるクロック信号に応じて自己タイミングをとった内部クロック信号を生成する内部クロック発生回路を設け、当該内部クロック発生回路が生成した内部クロック信号を当該半導体集積回路装置の操作のために利用することは、当業者において慣用的に用いられている周知技術である。
半導体記憶装置においても当然例外ではなく、外部から入力されるクロック信号に応じて自己タイミングをとった内部クロック信号を生成する内部クロック発生回路を設け、当該内部クロック発生回路が生成した内部クロック信号を当該半導体記憶装置の操作のために利用することは、例えば、本願の優先権主張の日前に日本国内において頒布され刊行物である以下の周知例1及び2にも記載されているように、当業者において普通に行われてきている。

a.周知例1:特開平8-36883号公報
上記周知例1には、図1及び図2とともに、以下の記載がある。
「【0001】
【産業上の利用分野】本発明は、半導体記憶装置に関し、特に、複数のバンクを備える同期型半導体記憶装置に関するものである。」
「【0033】内部クロック発生回路2には、外部から外部クロック信号CLKが入力され、入力した外部クロック信号CLKに応答して内部クロック信号CLKIを/RAS、/CAS、/WE、/CSバッファ1およびアドレスバッファ3へ出力する。/RAS、/CAS、/WE、/CSバッファ1は、入力した内部クロック信号CLKIに同期して動作し、外部から入力される外部ロウアドレスストローブ/RAS、外部コラムアドレスストローブ信号/CAS、外部ライトイネーブル信号/WE、外部チップセレクト信号/CSをバッファリングし、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、チップセレクト信号/CSをモードセット設定回路4およびプリチャージ信号発生回路5へ出力する。」
「【0034】次に、図1に示す内部クロック発生回路2についてさらに詳細に説明する。図2は、内部クロック発生回路の構成を示す図である。 【0035】図2を参照して、内部クロック発生回路2は、遅延回路D1、インバータG1、G2、NANDゲートG3を含む。遅延回路D1には、外部クロック信号CLKが入力される。遅延回路D1の出力はインバータG1を介してNANDゲートG3へ入力される。また、NANDゲートG3には、外部クロック信号CLKが入力される。NANDゲートG3の出力は、インバータG2を介して内部クロック信号CLKIとして出力される。」

したがって、上記周知例1には、半導体記憶装置において、外部クロック信号CLKに応じて、遅延回路D1、インバータG1、G2、NANDゲートG3により自己タイミングをとった内部クロック信号CLKIを生成する内部クロック発生回路2を設け、当該内部クロック発生回路2が生成した内部クロック信号CLKIに基づいて半導体記憶装置における/RAS、/CAS、/WE、/CSバッファ1を操作することが記載されているものと認められる。

b.周知例2:特開平8-106778号公報
上記周知例2には、図1及び図3とともに、以下の記載がある。
「【0001】
【産業上の利用分野】この発明は同期型半導体記憶装置に関し、特に、外部クロック信号に同期して外部制御信号およびアドレス信号を含む外部信号を取込むような同期型半導体記憶装置に関する。」
「【0047】
【実施例】図1はこの発明の一実施例の概略ブロック図である。図1において、外部クロック信号は内部クロック発生回路80に与えられ、内部クロック発生回路80は外部クロック信号CLKに応答して、内部クロック信号を発生する。発生された内部クロック信号はアドレスバッファ81と/RAS,/CAS,/WE,/CSバッファ82とクロックカウンタ86とに与えられる。アドレスバッファ81は内部クロック信号に応答して内部アドレス信号を取込み、/RAS,/CAS,/WE,/CSバッファ82は内部クロック信号に応答して外部/RAS,/CAS,/WE,/CS信号をそれぞれ取込む。」
「【0049】図3は図1に示した内部クロック発生回路の具体例を示す図である。図3において、内部クロック発生回路80は、外部クロック信号が与えられるNANDゲート801と遅延回路802とを含み、遅延回路802によって遅延された外部クロック信号がインバータ803で反転されてNANDゲート801に与えられ、NANDゲート801の出力がインバータ804で反転されて内部クロック信号として出力される。この回路では、外部クロック信号CLKの立上がりのタイミングで内部クロック信号を立上げ、遅延回路802で内部クロック信号が立下げられる。このため、外部クロック信号CLKの“H”レベルの時間が遅延回路802の遅延時間よりも長い場合には、外部クロック信号CLKの“H”レベルの時間にかかわらず内部クロック信号の“H”レベルの期間を一定にすることができる。」

したがって、上記周知例2には、半導体記憶装置において、外部クロック信号CLKに応じて、NANDゲート801と遅延回路802により自己タイミングをとった内部クロック信号を生成する内部クロック発生回路80を設け、当該内部クロック発生回路80が生成した内部クロック信号に基づいてアドレスバッファ81と/RAS,/CAS,/WE,/CSバッファ82とクロックカウンタ86とを操作することが記載されているものと認められる。

(4-2)したがって、上に述べた周知技術を勘案すれば、引用発明において、半導体記憶装置である「前記第一記号列照合メモリ31」及び「前記第二記号列照合メモリ33」において、外部から入力されるクロック信号に応じて自己タイミングをとった内部クロック信号を生成する内部クロック発生回路を設け、当該内部クロック発生回路が生成した内部クロック信号を半導体記憶装置の操作のために利用する構成とすること、すなわち、補正発明のように「上記CAMチップは、クロック信号に応じて、チップの操作のために自己タイミングをとった信号を生成する自己タイミング手段を備える」構成とすることは当業者が容易になし得たことである。

以上検討したとおりであるから、補正発明は、当業者における周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しないものである。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明
平成21年10月16日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?23に係る発明は、平成21年1月9日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?23に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載した以下のとおりのものである。
「【請求項1】 共通バスと、
それぞれが、データ記憶手段を含むｗワードｘbビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ(CAM)チップとを備え、前記複数のCAMチップは、カスケード接続され、上記共通バスに接続されており、
上記CAMチップのそれぞれは、さらに
上記ヒット信号をチップからチップへ伝搬する手段と、
上記アドレス信号を上記バスに供給する手段と、を備え、
前記複数のCAMチップは2以上のCAMチップが前記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成されていることを特徴とする内容アドレスメモリシステム。」

第4.引用刊行物に記載された発明
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平1-159729号公報(引用例)には、上記第2.4.(2-1)に記載したとおりの事項、及び同(2-6)に記載したとおりの発明(引用発明)が記載されているものと認められる。

第5.対比・判断
1.引用発明と本願発明とを対比する。
引用発明の「一致アドレスコード出力バス39」は本願発明の「共通バス」に相当する。

2.引用発明の「連想メモリ14」が、本願発明のように「データ記憶手段」を含み、かつ、「コア・セル」がアレイ状に並んだ構造を有していることは、当業者における技術常識である。
また、上記第2.4.(2-1)摘記事項b.の「本実施例の記号列照合メモリは、クロック入力端子12から入力された外部クロックによってデータ入力端子11から入力される複数nのデータをシフト動作する有限長のシフトレジスタ13と、複数個のアドレスを持ち各アドレスにはシフトレジスタ13と同規模の記憶手段を有しシフトレジスタ13の内容と全アドレスにおける前記記憶手段に格納された内容とを並列に比較し各アドレスごとに一致したか否かを示す比較結果信号26を出力する記憶比較手段としての連想メモリ14と・・・」という記載から、引用発明の「連想メモリ14」が所定数のワード及び所定数のビットから構成されていることは明らかである。
したがって、この「所定数のワード」を「ｗワード」と呼び、「所定数のビット」を「ｘbビット」と呼ぶこととすれば、引用発明の「連想メモリ14」は本願発明の「データ記憶手段を含むｗワードｘbビットのコア・セルのアレイ」に相当するものと認められる。

3.引用例の「プライオリティエンコーダ15」、「一致信号27」、「一致アドレスコード29」は、各々本願発明の「符号化手段」、「ヒット信号」、「一致アドレス信号」に相当する。
また、引用発明の「一致信号27」及び「一致アドレスコード29」は、「連想メモリ14」からの「各アドレスごとに一致したか否かを示す比較結果信号26」に由来する信号であるところ、一般に、連想メモリにおいて、入力されたデータと合致するデータが記憶されているアドレスの探索が行われことは当業者における技術常識であるから、引用発明の「一致信号27」及び「一致アドレスコード29」が、本願発明と同様に「探索操作から生じる」ものであることは明らかである。
また、引用発明の「第一記号列参照メモリ31及び第二記号列照合メモリ33」は、それぞれ「連想メモリ14」からの「各アドレスごとに一致したか否かを示す比較結果信号26」が「プライオリティエンコーダ15」に入力され、「プライオリティエンコーダ15」から「一致信号27」及び「一致アドレスコード29」を出力する構成となっており、「プライオリティエンコーダ15」に入力される「各アドレスごとに一致したか否かを示す比較結果信号26」が「一致信号27」及び「一致アドレスコード29」についての情報を包含していることが明らかであるから、引用発明の「第一記号列参照メモリ31及び第二記号列照合メモリ33」は、それぞれ本願発明の「内容アドレスメモリ(CAM)チップ」と同様に、「ヒット信号および一致アドレス信号を該符号化手段に供給することができる」ものと認められる。
したがって、引用発明の「それぞれが、連想メモリ14、プライオリティエンコーダ15、及び制御手段20を備えており、前記プライオリティエンコーダ15は、各アドレスごとに一致したか否かを示す比較結果信号26が入力され、一致信号27及び一致アドレスコード29を出力するものである、第一記号列参照メモリ31及び第二記号列照合メモリ33」は、本願発明の「それぞれが、データ記憶手段を含むｗワードｘbビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ(CAM)チップ」に相当する。

4.引用発明の「前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33は、カスケード接続されて前記一致アドレスコード出力バス39に接続されており」という構成は、本願発明の「前記複数のCAMチップは、カスケード接続され、上記共通バスに接続されており」という構成に相当する。

5.引用発明の「前記一致信号27を他メモリへ伝える前記制御手段20」は、本願発明の「上記ヒット信号をチップからチップへ伝搬する手段」に相当する。
また、引用発明においては、「前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33のそれぞれ」が、「アドレスコード出力端子18から前記一致アドレスコード29を前記一致アドレスコード出力バス39に出力する」ものとなっているが、そのような機能を実現するためには、「前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33のそれぞれ」が、「アドレスコード出力端子18から前記一致アドレスコード29を前記一致アドレスコード出力バス39に出力する」手段を備えていること、すなわち、引用発明の「前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33のそれぞれ」が、本願発明の「上記CAMチップのそれぞれ」のように、「上記アドレス信号を上記バスに供給する手段」を備えていることは当業者にとって自明なことである。
したがって、引用発明の「前記第一記号列照合メモリ31及び前記第二記号列照合メモリ33のそれぞれは、さらに、 前記一致信号27を他メモリへ伝える前記制御手段20を備え、 アドレスコード出力端子18から前記一致アドレスコード29を前記一致アドレスコード出力バス39に出力するものであり」という構成は、本願発明の「前記複数のCAMチップは、カスケード接続され、上記共通バスに接続されており、 上記CAMチップのそれぞれは、さらに 上記ヒット信号をチップからチップへ伝搬する手段と、 上記アドレス信号を上記バスに供給する手段と、を備え」という構成に相当する。

6.引用発明は、「前記第一記号列照合メモリ31と前記第二記号列照合メモリ33との両方で一致が生じると、前記第二記号列照合メモリ33の前記アドレスコード出力端子18がハイインピーダンスになるように構成されている」から、引用発明においては、仮に「前記第一記号列照合メモリ31」及び「前記第二記号列照合メモリ33」の両方で一致が生じた場合であっても、「前記第一記号列照合メモリ31」及び「前記第二記号列照合メモリ33」の両方から「一致アドレスコード出力バス39」に「一致アドレスコード29」を同時に提供されることはなく、「前記第一記号列照合メモリ31」のみから「一致アドレスコード出力バス39」に「一致アドレスコード29」を提供されることは明らかである。
したがって、引用発明は本願発明と同様に、「前記複数のCAMチップは2以上のCAMチップが前記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成されている」ものと認められる。

7.引用発明の「記号列照合メモリのカスケード接続方式」は本願発明の「内容アドレスメモリシステム」に相当する。

8.したがって、本願発明と引用発明とは、
「共通バスと、
それぞれが、データ記憶手段を含むｗワードｘbビットのコア・セルのアレイおよび符号化手段を有し、探索操作から生じるヒット信号および一致アドレス信号を該符号化手段に供給することができる複数の内容アドレスメモリ(CAM)チップとを備え、前記複数のCAMチップは、カスケード接続され、上記共通バスに接続されており、
上記CAMチップのそれぞれは、さらに
上記ヒット信号をチップからチップへ伝搬する手段と、
上記アドレス信号を上記バスに供給する手段と、を備え、
前記複数のCAMチップは2以上のCAMチップが前記共通バスに一致アドレス信号を同時に提供するのを防ぐように構成されていることを特徴とする内容アドレスメモリシステム。」

である点、すなわちすべての点で一致し、相違点は存在しない。

したがって、本願発明は、引用例1に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。

第6.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2010-11-17 
結審通知日 2010-11-19 
審決日 2010-11-30 
出願番号 特願平10-230454
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 113- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 高橋 宣博
西脇 博志
発明の名称 内容アドレスメモリシステム  
代理人 谷 義一  
代理人 阿部 和夫  

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