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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
管理番号 1235406
審判番号 不服2008-10779  
総通号数 138 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-06-24 
種別 拒絶査定不服の審決 
審判請求日 2008-04-28 
確定日 2011-04-13 
事件の表示 特願2002-114653「半導体素子の製造方法」拒絶査定不服審判事件〔平成15年 1月31日出願公開、特開2003- 31695〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成14年4月17日の出願(パリ条約に基づく優先権主張:2001年6月30日、 大韓民国)であって、平成20年1月21日付けで拒絶査定がされ、それに対して、同年4月28日に審判が請求されるとともに、同年5月27日付けで手続補正がされ、その後、平成22年6月10日に審尋がされ、同年9月15日に回答書が提出されたものである。


第2 平成20年5月27日に提出された手続補正書による補正(以下「本件補正」という。)についての補正の却下の決定

【補正の却下の決定の結論】

本件補正を却下する。

【理由】
1 補正の内容
本件補正のうち、特許請求の範囲についてする補正は、次のとおりである(下線を付した部分は、補正箇所である。)。
ア 請求項1について、同項中に、「酸化膜」とあるのを、「酸化物からなる緩衝膜」とすること。それに伴って、それ以降の同項中の「前記酸化膜」とあるのを、「前記緩衝膜」とすること。
イ 請求項1について、同項中に、「前記窒化膜を全面エッチングしてその底面が前記酸化膜と接する窒化膜スペーサを形成するステップ」とあるのを、「前記窒化膜を全面エッチングしてその底面が前記緩衝膜と接する窒化膜スペーサを前記ゲートの両側壁に形成するステップ」とすること。
ウ 請求項2について、同項中に、「上部に、ゲート絶縁膜と、ポリシリコン膜及び金属膜で積層されたゲートと、絶縁膜とが、順次的に形成された半導体基板を準備するステップ」とあるのを、「上部に、ゲート絶縁膜と、ポリシリコン膜と、金属膜と、ハードマスク用絶縁膜とが順次的に積層されたゲートを備えた半導体基板を準備するステップ」とすること。
エ 請求項2について、同項中に、「第1酸化膜」とあるのを、「第1酸化物からなる第1緩衝膜」とすること。それに伴って、それ以降の同項中の「第1酸化膜」とあるのを、「第1緩衝膜」とすること。
オ 請求項2について、同項中に、「第2酸化膜」とあるのを、「第2酸化物からなる第2緩衝膜を形成するステップ」とすること。それに伴って、それ以降の同項中及び請求項3の「第2酸化膜」とあるのを、「第2緩衝膜」とすること。
カ 請求項3?5は、請求項2を引用するものであり、上記イ?オの補正に伴って補正されるものである。

2 補正の目的の適否
請求項1?5についてする上記補正は、いずれも、補正前の請求項1?5に規定されている技術的事項をより限定するものであるから、平成18年法律55号改正附則第3条第1によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、同特許法第17条の2第4項柱書きに規定する目的要件をみたす。

そこで、次に、本件補正による補正後の特許請求の範囲の請求項1に係る発明(以下「本願補正発明」という。)が、いわゆる独立特許要件を満たすものであるか否かについて、更に検討する。

3 独立特許要件についての検討

(1)新規性(特許法第29条第1項第3号)についての検討
(1-1)本願補正発明
本件補正による補正後の請求項1?5に係る発明のうち、請求項1に係る発明(以下「本願補正発明」という。)は、次のとおりである。

「【請求項1】
上部にゲート絶縁膜及びゲートが順次的に形成された半導体基板を準備するステップと、
前記ゲートの両側から前記半導体基板に不純物イオンを注入するステップと、
前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して前記不純物イオンを活性化させソース/ドレイン領域を形成すると同時に、
前記半導体基板の表面上に酸化物からなる緩衝膜を形成するステップと、
前記緩衝膜の形成が完了した全体構造上に窒化膜を形成するステップと、
前記窒化膜を全面エッチングしてその底面が前記緩衝膜と接する窒化膜スペーサを前記ゲートの両側壁に形成するステップとを含むことを特徴とする半導体素子の製造方法。」

(1-2)引用例1の記載と引用発明1
(1-2-1)引用例1とその記載内容
原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平7-321309号公報(以下「引用例1」という。)には、「半導体装置及びその製造方法」(発明の名称)について、図2?3とともに、次の記載がある(下線は当審で付加。以下同じ。)。

ア 発明が解決しようとする課題等
「【0001】
【産業上の利用分野】本発明は、半導体装置及びその製造方法に関し、より詳しくは、MOSトランジスタを含む半導体装置及びその製造方法に関する。
【0002】
【従来の技術】nチャネルのMOSトランジスタとpチャネルのMOSトランジスタを組み合わせたCMOSデバイスでは、ゲート電極とドレイン層のオーバーラップ容量を削減することが高速化には重要である。特に、チャネル長が0.25μm以下のディープサブミクロンデバイスではオーバーラップ容量の動作速度に対する影響は大きく、オーバーラップ容量の削減が重要な課題となっいている。
【0003】オーバーラップ容量を削減するために、酸化によりゲート端部にバーズビーク(以下に、ゲートバーズビークともいう)を導入する構造が提案されている(K.Kurimoto and S.Odanaka, IEDM91, p.541 )。そのゲートバーズビークを有する従来のLDD(Lightly Doped Drain )構造のMOSトランジスタの作製工程を示すと図5のようになる。」
「【0007】
【発明が解決しようとする課題】ところで、上記したようにゲート電極3の底部両端にゲートバーズビーク5を導入した構造のMOSトランジスタにあっては、ゲート電極3のLDD構造のソース/ドレイン領域に近い部分の酸化膜を厚く形成してドレイン・ゲート間の容量を減らす効果がある一方で、ドレイン電流が減少する弊害があった。
【0008】例えば、ゲート長0.15μmのn型MOSトランジスタでは、ゲートバーズビークを導入することによりドレイン電流が7.0mA/10μmから4.7mA/10μmに減少し、また、ゲート長0.15μmのp型MOSトランジスタでは3.2mA/10μmから2.4mA/10μmに減少する。これは、ゲートバーズビーク5の形成の際に、そのゲートバーズビーク5がシリコン基板1内にも入り込むために、2つのLDD構造のソース/ドレイン領域の相互間の距離が大きくなるとともに、それらのソース/ドレイン領域のエッジがゲート電極3の下のシリコン基板1の表面からその内部に移動してしまい、チャネル領域とソース/ドレイン領域の間にオフセット抵抗が生じ、これがソース・ドレインの寄生抵抗として働くためである。また、ゲートバーズビークを導入する酸化の前にLDD構造の低濃度不純物領域のイオン注入を行うと寄生抵抗は少ないものの短チャネル効果が大きくなり、デバイス特性は悪化する。
【0009】このため、トランジスタの高速化という観点ではゲートバーズビークの効果を完全には活かしきれてはいないというのが実状である。本発明は、かかる従来技術の問題点に鑑みてなされたものであり、MOSトランジスタのチャネルとソース/ドレインの間の寄生抵抗を小さくし、かつオーバーラップ容量を小さくできる半導体装置及びその製造方法を提供することを目的とする。」

イ 実施例
「【0020】
【実施例】以下、図面を参照しながら本発明の実施例について説明する。図1?図4は、本発明の実施例の半導体装置の製造方法について説明する断面図である。本実施例ではp型MOSトランジスタの製造方法を例にあげて説明する。
【0021】まず、図1(a) において、加速エネルギー180eV、ドーズ量4×10^(12)cm^(-2)の条件で燐(P)をシリコン基板11にイオン注入した後に、温度1050℃、300分間で不純物を活性化し、この熱処理によって深さ3?6μm程度のNウェル12を形成する。次いで、図1(b) に示すように、加速エネルギー150keV 、ドーズ量8×10^(12)cm^(-2)の条件で砒素(As)をNウェル12にイオン注入(チャンネルイオン注入)してトランジスタの閾値調整を行う。
【0022】この後に、図1(c) に示すように、シリコン基板11(Nウェル12)の表面を温度800℃で14分間ドライ酸化し、膜厚4nmのゲート酸化膜13を形成する。次に、図1(d) に示すように、CVD法によりゲート材料となる多結晶シリコン層14をゲート酸化膜13上に150?200nmの厚さに成長する。続いて、加速エネルギー10keV 、ドーズ量8×10^(15)cm^(-2)の条件でフッ化ホウ素(BF_(2)^(+))を多結晶シリコン層14にイオン注入する。
【0023】その後に、レジストパターン(不図示)と反応性イオンエッチング(RIE)を用いて多結晶シリコン層14をパターニングし、図2(a) に示すようにゲート長が例えば0.15μmのゲート電極15を形成する。次に、図2(b) に示すように、ゲート電極15が形成されたシリコン基板11(Nウェル12)の表面を温度800℃で30分間ドライ酸化し、膜厚3?5nmの第1のスルー酸化膜(SiO_(2))16を形成する。その際にゲート電極15の表面も酸化される。
【0024】この後に、LDD構造の低濃度不純物領域を形成するイオン注入を2回に分けて行う。そのうちの1回目のイオン注入は、ゲート電極15を形成した後であって第1のスルー酸化膜16を形成した後に行う。即ち、図2(c) に示すように、加速エネルギー15keV 、ドーズ量5×10^(13)cm^(-2)の条件でBF_(2)^(+ )をゲート電極15の両側のNウェル12にイオン注入する。【0025】この後に、図2(d) に示すように、温度900℃、20分間の条件でドライ酸化を行うと、総計膜厚13nmの厚さのシリコン酸化膜(SiO_(2))17がシリコン基板11の表面に形成されるとともに、ゲート電極15底部の両側ではそのシリコン酸化膜7がその内部に迫り出してゲートバーズビーク(バーズビーク酸化膜)18が形成される。このゲートバーズビーク18は、ゲート酸化膜13を通して酸素がゲート電極15及びシリコン基板11の中に供給され易いために形成される。
【0026】この第1のドライ酸化の際に、前の工程で注入したNウェル12内のホウ素が活性化されて第1のp型低濃度不純物領域19が形成される。そのp型低濃度不純物領域19の先端はNウェル12の表面にまで至り、チャネル領域に隣接する。その不純物濃度は1×10^(18)cm^(-3)以上となる。次に、低濃度不純物領域を形成するための2回目の BF_(2)^(+ )のイオン注入を行う。そのイオン注入の条件は、例えば加速エネルギー15keV 、ドーズ量5×10^(13)cm^(-2)とし、1回目と同じにする。この場合、ゲート電極15とその周辺のSiO_(2)膜17がイオン注入のマスクとして機能するので、 BF_(2)^(+)は1回目よりも外側の領域に注入される。このため、その不純物を加熱により活性化すると、図3(a)に示すように、ゲートバーズビーク18の下に第2のp型低濃度不純物領域20が形成される。
【0027】ついで、CVD法により窒化シリコン(SiN )膜21をシリコン基板11上で膜厚60nmの厚さとなるように成長する。その後に、反応性イオンエッチング(RIE)によりSiN 膜21とその下のSiO_(2)膜17(16)を垂直方向にエッチングしてゲート電極15の両側にそれらの絶縁膜を選択的に残存させる。これにより、ゲート電極15の両側には図3(b) に示すようなSiN 膜21等からなるサイドウォール22が形成される。
【0028】次に、図3(c) に示すように、LDD構造の高濃度不純物領域を形成するためにゲート電極15及びサイドウォール22をマスクにして、加速エネルギー30KeV 、ドーズ量5×10^(15)cm^(-2)の条件で BF_(2)^(+ )をNウェル12にイオン注入する。続いて、その不純物を熱処理により活性化してゲートバーズビーク18よりも外側に高濃度不純物領域23を形成する。これによりLDD構造のソース層S、ドレイン層Dが形成される。
【0029】次に、SiO_(2)からなるパッシベーション膜25をCVD法により400nmの厚さに形成した後に、これをパターニングしてソース層S、ドレイン領域Dの上にコンタクトホール26,27を形成する。続いて、スパッタによりアルミニウム(Al)を堆積し、これをフォトリソグラフィーによりパターニングしてコンタクトホール26,27を通るソース電極28、ドレイン電極29を形成する。これによりLDD構造のソースS、ドレインDを有するp型MOSトランジスタが完成する。」

(1-2-2)引用発明1
上記ア及びイによれば、引用例1には、次の発明が記載されているといえる(以下「引用発明1」という。)。

「シリコン基板11の表面にゲート酸化膜13、ゲート電極15を形成し、シリコン基板11の表面に第1のスルー酸化膜(SiO_(2))16を形成する工程と、
前記第1のスルー酸化膜16を形成した後に、 BF_(2)^(+)(ホウ素イオン)をイオン注入する工程と、
この後に、温度900℃でドライ酸化を行い、シリコン酸化膜(SiO_(2))17を前記シリコン基板11の表面に形成し、このドライ酸化の際に、前の工程で注入した前記ホウ素イオンを活性化して低濃度不純物領域19を形成する工程と、
ついで、窒化シリコン(SiN )膜21を形成し、その後に、SiN 膜21とその下のSiO_(2)膜17(16)をエッチングしてゲート電極15の両側にそれらの絶縁膜を選択的に残存させ、ゲート電極15の両側にサイドウォール22を形成する工程を含む、半導体装置の製造方法。」

(1-3)対比
(1-3-1)本願補正発明と引用発明1とを対比すると、
ア 引用発明1の、「ゲート酸化膜13」、「ゲート電極15」、「シリコン基板11」、及び「SiN膜21」は、それぞれ、本願補正発明の、「ゲート絶縁膜」、「ゲート」、「半導体基板」及び「窒化膜」に相当する。
イ 引用発明1において、「イオン注入」は、「第1のスルー酸化膜(SiO_(2))16を形成した後」,すなわち,「ゲート電極15を形成」した後に行っていることから、本願補正発明のように、ゲートの両側から半導体基板に注入していることは明らかである。
ウ 引用発明1において、「温度900℃でドライ酸化を行い、シリコン酸化膜(SiO_(2))17を前記シリコン基板11の表面に形成し、このドライ酸化の際に、前の工程で注入した前記ホウ素イオンを活性化して低濃度不純物領域19」を形成することは、本願補正発明の「前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して前記不純物イオンを活性化させソース/ドレイン領域を形成すると同時に、前記半導体基板の表面上に酸化物からなる」「膜を形成する」ことに相当する。
エ 引用発明1において、「SiN 膜21とその下のSiO_(2)膜17(16)をエッチングしてゲート電極15の両側にそれらの絶縁膜を選択的に残存させ、ゲート電極15の両側にサイドウォール22を形成する」ことから、本願補正発明のように、SiN 膜21(窒化膜)を全面エッチングしてその底面がSiO_(2)膜17と接する窒化膜スペーサをゲートの両側壁に形成することは明らかである。

(1-3-2)したがって、本願補正発明と引用発明1との一致点及び相違点は、次のとおりとなる。

〈一致点〉
「上部にゲート絶縁膜及びゲートが順次的に形成された半導体基板を準備するステップと、
前記ゲートの両側から前記半導体基板に不純物イオンを注入するステップと、
前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して前記不純物イオンを活性化させソース/ドレイン領域を形成すると同時に、
前記半導体基板の表面上に酸化物からなる膜を形成するステップと、
前記酸化膜の形成が完了した全体構造上に窒化膜を形成するステップと、
前記窒化膜を全面エッチングしてその底面が前記酸化膜と接する窒化膜スペーサを前記ゲートの両側壁に形成するステップとを含むことを特徴とする半導体素子の製造方法。」

〈相違点〉
本願補正発明は、「半導体基板の表面上に酸化物からなる緩衝膜を形成」しているのに対し、引用発明1は、シリコン基板11の表面にシリコン酸化膜17を形成しているものの、当該シリコン酸化膜17が「緩衝膜」か否か明示されていない点

(1-4)相違点についての検討
引用発明1において、「シリコン基板11」の表面に「シリコン酸化膜17」を形成した後に、「窒化シリコン膜21」を形成していることから、シリコン酸化膜17が、シリコン基板11と窒化シリコン膜21との間に介在している。また、シリコン基板11、シリコン酸化膜17、窒化シリコン膜21の3者の構成材料から成る点でも、本願補正発明と共通する。そして、「シリコン酸化膜17」が、「窒化シリコン膜21」に対する応力ストレスの緩和、すなわち、緩衝膜として作用することは、以下の周知例1、2からも分かるように明らかであるから、引用発明1の「シリコン酸化膜17」も「緩衝膜」としての機能を備えているものと認められる。したがって、上記相違点は実質的なものではない。

(周知例1:特開平4-354137号公報)
上記周知例1には、第8図とともに、次の記載がある(段落【0025】)。

「【0025】図8に示すように、露出しているp型半導体基板1の表面に薄い酸化膜10が形成される。p型半導体基板1の全面上に窒化膜110がCVD法により形成される。このとき、p型半導体基板1の上に形成される薄い酸化膜10は、その上に形成される窒化膜110の形成時に生ずる熱応力による影響から半導体基板1の表面を保護する役割を果たす。」

(周知例2:特開平11-17142号公報)
上記周知例2には、図1(d)とともに、次の記載がある(段落【0021】)。

「【0021】このようにして得られた半導体素子10にあっては、サイドウォール16の底部16aをシリコン酸化膜としたことから、製造に際してコンタクトずれが起き、図1(d)に示すようにサイドウォール16がゲート電極12に直接接触してしまっても、このゲート電極12に接触する部分がシリコン酸化膜からなる底部16aとなることから、該シリコン酸化膜の上部にあるシリコン窒化膜が直接ゲート電極などに接触しなくなり、したがってシリコン窒化膜のストレスおよびその膜中の水素、さらには界面準位等によって半導体素子10のトランジスタ特性が変動したり、接合リーク電流が増大するなどといった不都合を防止することができる。」

(1-5)小括
以上、検討したとおり、本件補正発明と引用発明1との相違点は実質的なものではないから、本願補正発明は引用発明1と同一である。

(2)進歩性(特許法第29条第2項)についての検討
(2-1)本願補正発明
本願補正発明は、前記第2の3(1-1)で認定したとおりである。

(2-2) 引用例2の記載と引用発明2
(2-2-1)引用例2とその記載内容
原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開2000-156497号公報(以下「引用例2」という。)には、「半導体装置の製造方法」(発明の名称)について、図3?9とともに、次の記載がある。

ア 発明が解決しようとする課題等
「【0001】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、特に、高融点金属とポリシリコンの積層構造からなるポリメタル構造のゲート電極を有するMOSFETに適用される。
【0002】
【従来の技術】従来、高融点金属とポリシリコンの積層構造(例えば、W/W_(x)N_(y)Si_(z)/Si)からなるポリメタル構造のゲート電極を有するMOSFETは、以下に示すような製造工程により製造されている。」
「【0016】
【発明が解決しようとする課題】(1) 上述の製造工程における欠点は、サイドウォールを形成するためのシリコン窒化膜107のRIEにおいて、シリコン基板100をエッチングストッパとして用いている点にある。このRIEでは、シリコン基板100は、シリコン窒化膜107よりもエッチングされ難い条件、即ち、シリコン窒化膜107に対しエッチング選択比を有する条件に設定されているが、それでも、オーバーエッチング時には、図16に示すように、シリコン基板100がエッチングされ、シリコン基板100にダメージが形成される場合がある。このようなダメージは、ソース/ドレイン領域109における接合リーク電流の増大の原因となる。
【0017】(2) また、サイドウォール形成時に、シリコン基板100をエッチングストッパとして用いずに、シリコン酸化膜106をエッチングストッパとして用いることも可能である。しかし、上述のように、シリコン酸化膜106の厚さは、数nmと非常に薄く設定されている。また、シリコン窒化膜107のRIEでは、シリコン酸化膜106とシリコン窒化膜107のエッチング選択比を十分に大きくできない。よって、このRIE時に、シリコン酸化膜106に穴が開き、さらには、シリコン酸化膜106が全て除去され、シリコン基板100が露出してしまうと、シリコン基板100は、シリコン窒化膜107に対してエッチング選択比を全く有しない状態にあるため、図17に示すように、シリコン基板100が深くエッチングされてしまう。
【0018】(3) また、ゲート電極加工後の選択酸化で十分に厚いシリコン酸化膜106を形成することも可能である。例えば、この選択酸化の温度を約900℃に設定し、シリコン基板100上及びポリシリコン膜102の側面に形成されるシリコン酸化膜106の厚さを約60nmに設定することもできる。この場合、サイドウォール形成時に、シリコン酸化膜106をRIEのエッチングストッパとして用いても、シリコン酸化膜106が全て除去されることがないため、シリコン基板100のエッチングを防止できる。
【0019】しかし、十分に厚いシリコン酸化膜106を形成するためには、通常よりも高温の水素雰囲気中で酸化を行わなければならない。この場合、図18に示すように、Pチャネル型MOSFETでは、ポリシリコン膜(ゲート電極)102中のボロンがシリコン酸化膜(ゲート絶縁膜)101を突き抜けてシリコン基板(チャネル)100中に拡散する。また、ポリシリコン膜102のエッジ部には、ゲートバーズビークが形成され、実効的なゲート絶縁膜を厚くする。このような事態が生じると、MOSFETの閾値などの素子特性がばらつくことになる。
【0020】本発明は、上記欠点を解決すべくなされたもので、その目的は、ポリメタル構造のゲート電極を有するMOSFETのサイドウォールを形成するに当たって、シリコン基板に大きなダメージを与えることがなく、かつ、ボロンの突き抜けやゲートバーズビークの形成による素子特性のばらつきがなくなるような製造方法を提供することである。」

イ 発明の実施の形態
「【0028】
【発明の実施の形態】以下、図面を参照しながら、本発明の半導体装置の製造方法について詳細に説明する。
【0029】図1乃至図9は、本発明の半導体装置の製造方法の各工程を示している。
【0030】本例は、高融点金属とポリシリコンの積層構造(W/W_(x)N_(y)Si_(z)/Si)からなるポリメタル構造のゲート電極を有するMISFETの製造方法に関する。
【0031】まず、周知の技術を用いて、シリコン基板中にN型又はP型のウエル領域を形成し、さらに、シリコン基板上にLOCOS又はSTI構造からなる素子分離絶縁膜を形成する。
【0032】次に、図1に示すように、熱酸化により、素子分離絶縁膜に取り囲まれた素子領域としてのシリコン基板10上に4nm程度のシリコン酸化膜(ゲート絶縁膜)1を形成する。また、CVD法により、シリコン酸化膜1上にポリシリコン膜2を100nm程度又はそれ以下(50?70nm)の厚さで形成する。この後、イオン注入法を用いて、Nチャネル型MOSFETを形成する領域においては、ポリシリコン膜2にリン(P)などのドナーを導入し、Pチャネル型MOSFETを形成する領域においては、ポリシリコン膜2にボロン(B)などのアクセプタを導入する。
【0033】次に、図2に示すように、スパッタ法を用いて、ポリシリコン膜2上に、約5nmの厚さを有する窒化タングステン膜3及び約40nmの厚さを有するタングステン膜4を形成し、また、CVD法を用いて、タングステン膜4上に約180nmの厚さを有するシリコン窒化膜5を形成し、シリコン窒化膜/タングステン膜/窒化タングステン膜/ポリシリコン膜からなる積層膜を形成する。
【0034】次に、図3に示すように、フォトリソグラフィにより、シリコン窒化膜5上にレジストパターンを形成し、このレジストパターンをマスクにしてRIEによりシリコン窒化膜5をエッチングする。この後、レジストパターンは、除去される。
【0035】次に、図4に示すように、シリコン窒化膜5をマスクにして、RIEにより、タングステン膜4、窒化タングステン膜3及びポリシリコン膜2を順次エッチングし、ポリメタル構造のゲート電極を形成する。この時、シリコン窒化膜5に覆われてない領域のシリコン酸化膜1もエッチングされる(実際には、非常に薄いシリコン酸化膜1が残存する)。
【0036】この後、水素と水の分圧をコントロールすることにより、タングステンを酸化させることなく、シリコンだけを選択的に酸化させる選択酸化を800℃程度の温度で行う。そして、剥き出しになったシリコン基板1上及びポリシリコン膜2の側面に、選択的に約3nmのシリコン酸化膜(後酸化膜)6を形成する。
【0037】この選択酸化の目的は、ゲート電極の加工時に用いるRIEによるシリコン基板1のダメージを回復し、また、必要に応じて、ポリシリコン膜2のエッジを丸め、エッジ部での電界集中をなくし、ゲート絶縁膜の高信頼性を確保する点にある。また、選択酸化の温度を800℃程度にし、シリコン酸化膜6の厚さを3nm程度にすることで、Pチャネル型MOSFETでのボロンの突き抜けやゲートバーズビークの形成を防止できる。
【0038】また、シリコン酸化膜6の形成に当たり、選択酸化を用いることによって、タングステン膜4を異常酸化させることなく、シリコン酸化膜6を形成できる。
【0039】次に、図5に示すように、イオン注入法により、ゲート電極をマスクにして不純物をシリコン基板10中に自己整合的に注入する。ここで、Nチャネル型MOSFETを形成する領域においては、不純物として、リン(P)などN型不純物を注入し、Pチャネル型MOSFETを形成する領域においては、不純物として、ボロン(B)などのP型不純物を注入する。その結果、シリコン基板10中には、浅い不純物領域、即ち、エクステンション領域11が形成される。
【0040】この後、CVD法を用いて、シリコン基板10上の全面にゲート電極を完全に覆う約10nmの厚さを有するシリコン窒化膜7を堆積する。
【0041】ここで、シリコン窒化膜7の厚さは、従来は、ソース/ドレイン領域の形成時にスペーサとなることを考慮して決定されていたが、本例では、主としてタングステン膜4を酸化から保護できることを考慮して決定され、具体的には、従来(図14参照)の半分程度に設定される。
【0042】次に、図6に示すように、RIEによりシリコン窒化膜7をエッチングし、このシリコン窒化膜7をゲート電極の側面、具体的には、シリコン窒化膜5、タングステン膜4、窒化タングステン膜3及びポリシリコン膜2の側面のみに残存させる。その結果、ゲート電極の側面には、シリコン窒化膜7からなる第1のサイドウォールが形成される。
【0043】第1のサイドウォールを形成する際のRIEは、シリコン基板10をエッチングストッパとする条件により行われる。その理由は、シリコン酸化膜6を3nm程度に薄く設定しているためである。よって、シリコン酸化膜6をエッチングストッパとして用いる場合に生じる基板掘れ(図17参照)を防止できる。
【0044】また、本例では、シリコン窒化膜7の厚さを従来の半分程度(約10nm)に設定しているため、第1のサイドウォールを形成する際のRIEにおいて、オーバーエッチング時間を従来よりも短くできる。よって、シリコン基板10をエッチングストッパとして用いた場合にも、素子特性上、基板ダメージを問題ないレベルに抑えることができる。
【0045】次に、図7に示すように、熱酸化、例えば、温度1050℃程度のRTO(rapid thermal oxidation)を行い、シリコン基板10(エクステンション領域11)上に厚さ約6nmのシリコン酸化膜8を形成する。シリコン酸化膜8は、少なくともシリコン酸化膜6よりも厚く形成される。その理由は、このシリコン酸化膜8を、後述する第2のサイドウォール形成時のRIEのエッチングストッパとして用いるためである。
【0046】ここで、シリコン酸化膜8は、上述のように、選択酸化以外の酸化方法(RTOなど)により形成することができる。その理由は、タングステン膜4がシリコン窒化膜5,7により覆われ、タングステン膜4が酸化されない状態にあるためである。この結果、選択酸化時における雰囲気中の水素の存在に起因するポリシリコン膜2からシリコン基板10側へのボロンの突き抜け現象(図18参照)を回避でき、また、ゲートバーズビークの形成も併せて防止できる。
【0047】次に、図8に示すように、CVD法を用いて、シリコン基板10上の全面にゲート電極を完全に覆う約20nmの厚さを有するシリコン窒化膜9を堆積する。このシリコン窒化膜9の厚さは、ソース/ドレイン領域の形成時にスペーサとなること、具体的には、熱拡散によるソース/ドレイン領域の拡散長を考慮して決定される。
【0048】次に、図9に示すように、RIEによりシリコン窒化膜9をエッチングし、このシリコン窒化膜9をゲート電極の側面、具体的には、シリコン窒化膜5、タングステン膜4、窒化タングステン膜3及びポリシリコン膜2の側面のみに残存させる。その結果、ゲート電極の側面には、シリコン窒化膜9からなる第2のサイドウォールが形成される。
【0049】第2のサイドウォールを形成する際のRIEでは、シリコン酸化膜8をエッチングストッパとして用いている。その理由は、シリコン酸化膜8を6nm程度に十分に厚く設定しているためである。よって、RIE時に、十分なオーバーエッチングを行うことができると共に、シリコン酸化膜8は全てエッチングされることがなく、シリコン基板10に基板ダメージを生じさせることもない。
【0050】この後、イオン注入法により、ゲート電極並びに第1及び第2のサイドウォールをマスクにして不純物をシリコン基板10中に自己整合的に注入する。ここで、Nチャネル型MOSFETを形成する領域においては、不純物として、リン(P)、ヒ素(As)などN型不純物を注入し、Pチャネル型MOSFETを形成する領域においては、不純物として、ボロン(B)などのP型不純物を注入する。その結果、シリコン基板10中には、エクステンション領域11よりも高濃度で深いソース/ドレイン領域12が形成される。
【0051】以上の一連の工程により、ポリメタル構造のゲート電極を有するMOSFETが完成する。」

(2-2-2)引用発明2
上記ア及びイによれば、引用例2には、次の発明が記載されているといえる(以下、この発明を「引用発明2」という。)。

「シリコン基板10上にシリコン酸化膜(ゲート絶縁膜)1を形成し、ゲート電極を形成する工程と、
次に、イオン注入法により、ゲート電極をマスクにして不純物をシリコン基板10中に自己整合的に注入し、シリコン基板10中に、浅い不純物領域、即ち、エクステンション領域11を形成する工程と、
次に、熱酸化を行い、シリコン基板10(エクステンション領域11)上にシリコン酸化膜8を形成する工程と、
シリコン基板10上の全面にゲート電極を完全に覆うシリコン窒化膜9を堆積する工程と、
次に、シリコン窒化膜9をエッチングし、ゲート電極の側面に、シリコン窒化膜9からなる第2のサイドウォールを形成する工程を含む、半導体装置の製造方法。」

(2-3)対比
(2-3-1)本願補正発明と引用発明2とを対比すると、
ア 引用発明2の、「シリコン基板」、「シリコン酸化膜(ゲート絶縁膜)1」、「ゲート電極」、及び「シリコン窒化膜9」は、それぞれ、本願補正発明の、「半導体基板」、「ゲート絶縁膜」、「ゲート」及び「窒化膜」に相当する。
イ 引用発明2において、「イオン注入法により、ゲート電極をマスクにして不純物をシリコン基板10中に自己整合的に注入」していることから、ゲートの両側から不純物イオンを注入していることは明らかである。
ウ 引用発明2において、「熱酸化を行い、シリコン基板10(エクステンション領域11)上にシリコン酸化膜8を形成する」ことは、当該熱酸化の以前に、「イオン注入法により、ゲート電極をマスクにして不純物をシリコン基板10中に自己整合的に注入」されていることから、本願補正発明の「前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して」「前記半導体基板の表面上に酸化物からなる」「膜を形成する」ことに相当する。
エ 引用発明2において、「シリコン基板10」上に「シリコン酸化膜8」を形成した後に、「シリコン窒化膜9」を堆積し、「シリコン窒化膜9をエッチング」し、「ゲート電極の側面に、シリコン窒化膜9からなる第2のサイドウォールが形成」されることから、本願補正発明のように、底面がシリコン酸化膜8と接する窒化膜スペーサをゲートの両側壁に形成していることは明らかである。さらに、「シリコン酸化膜8」が、「シリコン基板10」と「シリコン窒化膜9」との間に介在することと、「シリコン酸化膜8」、「シリコン基板10」、「シリコン窒化膜9」の3者の構成材料からみて、「シリコン酸化膜8」が、緩衝膜として作用することは、前記第2の3(1-4)で前述のとおり、明らかである。

(2-3-2)したがって、本願補正発明と引用発明2との一致点及び相違点は、次のとおりとなる。

〈一致点〉
「上部にゲート絶縁膜及びゲートが順次的に形成された半導体基板を準備するステップと、
前記ゲートの両側から前記半導体基板に不純物イオンを注入するステップと、
前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して、
前記半導体基板の表面上に酸化物からなる緩衝膜を形成するステップと、
前記緩衝膜の形成が完了した全体構造上に窒化膜を形成するステップと、
前記窒化膜を全面エッチングしてその底面が前記緩衝膜と接する窒化膜スペーサを前記ゲートの両側壁に形成するステップとを含むことを特徴とする半導体素子の製造方法。」

〈相違点〉
本願補正発明は、不純物イオンが注入された半導体基板を酸素雰囲気下で熱処理し、前記半導体基板の表面上に酸化物からなる緩衝膜を形成すると同時に、「不純物イオンを活性化させソース/ドレイン領域を形成」しているのに対し、引用発明2は、そのような構成を備えていない点

(2-4)相違点についての検討
半導体素子の製造方法において、酸素雰囲気下での熱処理により、半導体基板の表面上に酸化物を形成すると同時に、不純物イオンを活性化させソース/ドレイン領域を形成することは、以下の周知例3、4の記載のとおり本願の優先権主張の日前の周知技術である。
また、一般に、半導体素子の製造方法において、製造プロセスの簡素化は当業者であれば、当然想起し得るものである。
したがって、引用発明2の半導体素子の製造方法において、製造プロセスの簡素化のために、酸素雰囲気下での熱処理により、半導体基板の表面上に酸化物を形成すると同時に、不純物イオンを活性化させソース/ドレイン領域を形成する周知技術を採用することは、当業者が容易になし得たものである。

(周知例3:特開昭63-289960号公報)
上記周知例3には、第1図とともに、次の記載がある(第3頁左下欄第16行?同頁右下欄第2行)。

「このゲート電極3をマスクとして、n型不純物となるAs^(+)をイオン注入し、酸化性雰囲気下で熱処理して活性化してソース領域4とドレイン領域5を形成した。なお、この工程でソース領域4、ドレイン領域5およびゲート電極3の表面が酸化され、熱酸化膜7が形成される。」

(周知例4:特開平4-57337号公報)
上記周知例4には、図1(j)とともに、次の記載がある(第4頁左下欄第20行?同頁右下欄第14行)。

「例えば酸化性雰囲気中にて、導入不純物の活性化アニールを行う。該アニールの条件の一例としては、例えば温度950[℃]程度、処理時間60分程度が挙げられる。
この時、シリコンが露出している箇所は酸化され、図中に示す如く酸化膜40が形成される。そして、該アニールが終了することにより、nチャネル型MOSFETのヒ素をドナーとした高不純物濃度のn^(+)型ソース/ドレイン領域38A、及びLDD構造を実現するリンをドナーとした低不純物濃度のn^(-)型領域24Aが形成される。」

(2-5)小括
以上検討したとおり、本願補正発明と引用発明2との相違点は、周知技術を勘案することにより、当業者が容易に想到し得たものであるから、本願補正発明は、引用発明2に基づいて当業者が容易に発明することができたものである。

(3) 独立特許要件についてのまとめと補正却下の結び
以上のとおり、本願補正発明は、引用発明1と同一であるから、特許法29条1項第3号に該当し、同項柱書きの規定により、特許を受けることができないものであり、また、引用発明2に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許を受けることができない。

よって、本願補正発明は、特許出願の際独立して特許を受けることができるものではないから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定に違反するので、同法159条1項において読み替えて準用する同法53条1項の規定により却下すべきものである。


第3 本願発明
1 以上のとおり、本件補正は却下されたので、本願の請求項1に係る発明(以下「本願発明」という。)は、特許請求の範囲の請求項1に記載された、次のとおりのものである。

「【請求項1】
上部にゲート絶縁膜及びゲートが順次的に形成された半導体基板を準備するステップと、
前記ゲートの両側から前記半導体基板に不純物イオンを注入するステップと、
前記不純物イオンが注入された前記半導体基板を酸素雰囲気下で熱処理して前記不純物イオンを活性化させソース/ドレイン領域を形成すると同時に、
前記半導体基板の表面上に酸化膜を形成するステップと、
前記酸化膜の形成が完了した全体構造上に窒化膜を形成するステップと、
前記窒化膜を全面エッチングしてその底面が前記酸化膜と接する窒化膜スペーサを形成するステップとを含むことを特徴とする半導体素子の製造方法。」

2 引用例の記載と引用発明
(1)新規性について
(1-1)引用例1の記載と引用発明1
引用例1の記載と引用発明1については、前記第2の3(1-2)で認定したとおりである。

(1-2)対比・判断
前記第2の1及び2で検討したように、本願補正発明は、補正前の請求項1の記載をより技術的に限定するものである。したがって、逆に言えば、本願発明(補正前の請求項1に係る発明)は、本願補正発明から、このような限定をなくしたものである。
そうすると、本願発明も当然に、前記第2の3(1)で検討したとおり、引用発明1と同一である。

(2)進歩性について
(2-1)引用例2の記載と引用発明2
引用例2の記載と引用発明2については、前記第2の3(2-2)で認定したとおりである。

(2-2)対比・判断
前記第3の(1-2)と同様に、本願発明(補正前の請求項1に係る発明)は、本願補正発明から、このような限定をなくしたものである。
そうすると、本願発明も当然に、前記第2の3(2)で検討したとおり、引用発明2に基づいて当業者が容易に発明をすることができたものである。

第4 結言
以上のとおり、本願発明は、引用発明と同一であるから、特許法29条1項第3号に該当し、同項柱書きの規定により、特許を受けることができないものであり、また、引用発明2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。

よって、結論のとおり審決する。
 
審理終結日 2010-11-05 
結審通知日 2010-11-09 
審決日 2010-11-26 
出願番号 特願2002-114653(P2002-114653)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 113- Z (H01L)
最終処分 不成立  
前審関与審査官 松嶋 秀忠  
特許庁審判長 相田 義明
特許庁審判官 松田 成正
近藤 幸浩

発明の名称 半導体素子の製造方法  
代理人 長谷 照一  
代理人 神谷 牧  

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