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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1236065
審判番号 不服2008-13779  
総通号数 138 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-06-24 
種別 拒絶査定不服の審決 
審判請求日 2008-06-02 
確定日 2011-04-27 
事件の表示 平成10年特許願第525742号「クロックバーニヤ調整」拒絶査定不服審判事件〔平成10年 6月11日国際公開、WO98/25345、平成13年 4月24日国内公表、特表2001-505693〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯・本願発明
本願は、平成9年12月3日(パリ条約による優先権主張、1996年12月3日)を国際出願日とする出願であって、平成20年2月22日付けで拒絶査定がされ(発送日:同年3月4日)、これに対して同年6月2日に審判請求がされるとともに、同年6月25日付けで手続補正がなされたものである。そして、本願の請求項1に係る発明は、平成20年6月25日付けの手続補正書の特許請求の範囲の請求項1に記載された事項により特定される以下のとおりのものである(以下、「本願発明」という。)。

「【請求項1】
入力クロック信号を受信し、立ち上がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち上がりエッジクロック信号を提供し、立ち下がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち下がりエッジクロック信号を提供するバーニアクロック調整回路であって、該立ち上がりエッジ遅延の遅延と該立ち下がりエッジの遅延の遅延とは、互いに独立している、バーニヤクロック調整回路と、
データと該立ち上がりエッジクロック信号と該立ち下がりエッジクロック信号とを受信するエッジトリガー回路であって、該立ち上がりエッジクロック信号の立ち上がりエッジおよび該立ち下がりエッジクロック信号の立ち下がりエッジにおいてデータを格納するように動作可能であるエッジトリガー回路と、
を含む、集積回路。」

2 引用刊行物記載の発明
これに対して、原査定の拒絶の理由に引用された、本願の優先日前である1990年5月に発行された「Pulse Combining Network,IBM Technical Disclosure Bulletin,米国,1990年5月,Vol.32、No.12,p.149-151」(以下「引用例」という。)には、次の事項が記載されている(下線は当審にて付与。訳文は当審訳。)。

(1) 「PULSE COMBINING NETWORK
A circuit is shown for generating true and complement phase of a signal with negligible skew using edge-triggered latches.

Prior art true and complement circuit outputs have appreciable skew. By utilizing the circuit shown in block diagram form in Fig. 1, with a multiplicity of input signals shown in Fig. 2, true and complement output waveforms are provided with no appreciable skew between the two outputs. The circuit has a number of different possible applications, i.e., frequency divider, frequency multiplier, and waveform shaping.

The signal PRESET resets one edge-trigger latch to zero and sets the other latch to one. Each clock chopper circuit outputs a pulse on the rising (or falling) edge of its input signal. Pulses from any number of clock choppers are ORed together, such that each pulse clocks the edge-triggered latches, causing them to toggle. The latches are identical in every way except that they are initialized to complementary states. They are designed such that the delay in clocking a data value of one is the same as the delay for clocking a zero. Thus, the problem of skew is avoided.

The PRESET pulse shown in the timing diagram (Fig. 2) sets the TRUE output to one and the COMPLEMENT output to a zero. An INPUT change from 0 to 1 generates a pulse which causes the output to change. One advantage of the circuit is its ability to provide a waveform "shaping" function. When INPUT 2 is just the complement of INPUT 1, the output waveforms are the same as the inputs. However, if inputs are each delayed by adjustable amount, as shown in Fig. 3, the duty cycle of the output can be adjusted. This example shows a duty cycle of 50%. The circuit can also be used as a frequency doubler, as shown in Fig. 4. where the output frequency is twice the frequency of any of the inputs.

By replacing the edge-triggered latches (Fig. 1) with level-sensitive shift register latches, as shown in Fig. 5, the circuit may be used within the circuits that are designed according to level-sensitive scan design (LSSD) rules [*], e.g., with TESTA = 0 and TESTB = TESTC = 1, the circuit operates as previously outlined. however, for LSSD operation, signals TESTA, TESTB, and TESTC can be operated as LSSD A, B, and C clocks, respectively,as described in [*]. If the LSSD B and C clocks cannot be tied high for normal operation,then a TEST signal may be ORed with the LSSD B and C clocks to form TESTB and TESTC, respectively. The TEST signal must be held at 1 for operation, at 0 for LSSD testing.

Reference
[*] E. B. Eichelberger and T. W. Williams, "A Logic Design Structure for LSI Testability," Proc. 14th Design Auto. Conf., 462-468 (June 1977)」(149ページ1行-151ページ最下行)
(「パルス組合せネットワーク」
エッジ・トリガー式ラッチを用いて、スキュー歪みが無視できるような、真値(true)と補数(complement)の位相の信号を生成するための回路を示す。

先行技術における真値と補数の回路出力には、大きなスキュー歪みがある。図1にブロックダイヤグラム形式で示した回路に、図2に示した多数の入力信号を、用いることによって、真値と補数の出力波形が、2出力間に大きなスキュー歪みなく提供される。本回路には、多くの異なる可能な用途(つまり、周波数分割器、周波数逓倍器、波形整形)がある。

PRESET(プリセット)信号は、一方のエッジ・トリガー式ラッチを0にリセットし、他方のラッチを1にセットする。各クロック・チョッパー回路は、入力信号の立ち上がり(または立ち下がり)エッジでパルスを出力する。任意の数のクロック・チョッパーからのパルスは、一緒に論理和(OR)が求められ、それにより、各パルスは、エッジ・トリガー式ラッチにクロックを与え、その結果、それらに、0と1の往復(toggle)をさせる。それらが相補的(complementaly)な状態に初期化されるという点を除けば、各ラッチはすべての点で同じである。それらは、データ値「1」をクロックする際の遅延が、「0」をクロックするための遅延と同じになるように設計される。これにより、スキュー歪みが問題は回避される。

タイミング・ダイアグラム(図2)に示すPRESETパルスは、TRUE(真値)出力を1にセットし、COMPLEMENT(補数)出力を0にセットする。「0」から「1」へのINPUTの変化で、パルスが生成され、これにより出力を変化させる。本回路の利点の一つは、波形「成形」機能を与える能力である。INPUT 2が、単にINPUT 1の補数である場合、出力波形は入力に等しい。しかし、図3に示すように、入力が各々調整可能な量だけ遅延される場合には、出力のデューティ比(訳注:信号のオン時間とオフ時間の比率)を調節できる。この例は、50%のデューティ比を示す。図4に示すように、本回路は、周波数2倍器としても使用でき、ここで、出力周波数はいずれかの入力の周波数の2倍である。

(図1の)エッジ・トリガー式ラッチ(edge-triggered latches)を、図5に示すレベル感応式シフト・レジスタ・ラッチ(level-sensitive shift register latches)に置き換えることによって、本回路を、レベル感応走査設計(LSSD)規則[*]に準拠して設計された回路で使用できる。例えば、TEST A=0およびTEST B=TEST C(訳注:図5中に「INPUT C」とあるのは、「TEST C」の誤記と認める。)=1の場合、回路は、上で概説したと同様に動作する。しかし、LSSD動作については、[*]に述べるように、TEST A、TEST BおよびTEST Cは、それぞれ、LSSDA、BおよびCクロックとして操作できる。通常動作に対して、LSSD B及びCクロックを、高(High)状態に結合できない場合、TEST信号と、LSSD B及びCクロックとの論理和(OR)を、それぞれ求めることにより、TEST BとTEST Cとを形成できる。そのTEST信号は、動作時は「1」、LSSDテスト時は「0」に保持されねばならない。

参考文献
[*] E. B. Eichelberger、T. W. Williams,”LSIテスト可能性のための論理設計構造,” 第14回設計自動化会議予稿集、p.462-468(1977年6月))

(2) 引用例の図1のブロック・ダイアグラムには、2つのエッジ・トリガー式ラッチの「DATA」に、「TRUE」と「COMPLEMENT」とをそれぞれ接続することが記載されていると認められる。

(3) 引用例の図2のタイミング・ダイアグラムには、一方(上側)のクロック・チョッパー回路が、「INPUT 1」の立ち上がりエッジでパルスを出力すること(図2の信号「A」)、他方(下側)のクロック・チョッパー回路が、「INPUT 2」の立ち上がりエッジでパルスを出力すること(図2の信号「B」)、これら2つのパルス出力の論理和をとったパルス(図2の信号「C」)が出力されるタイミングで、「TRUE」と「COMPLEMENT」が、それぞれ、0と1を往復(toggle)することが記載されていると認められる。

(4) 引用例の図3上部のブロック・ダイアグラムには、「開示された回路(DISCLOESED CIRCUIT)」の入力側に、さらに、「INPUT」を2分岐して、その一方をdelay 1を介して、「INPUT 1」に入力し、他方を「N」回路と、delay 2とを介して、「INPUT 2」に入力する回路を設けた構成が記載されていると認められる。

(5) 引用例の図3下部のタイミング・ダイアグラムには、「INPUT」と、「INPUT」を遅延した信号である「INPUT 1」と、「INPUT」を反転してさらに遅延した信号である「INPUT 2」とが記載されていると認められる。
ここで、「INPUT 2」は、「INPUT」と、正負が反転しているから、図3の上部の回路における「N」回路は、「論理否定(NOT)回路」を表すと解される。

これらの引用例の記載(特に図1及び図3上部の回路の構成)の記載から、次の発明(以下、「引用発明」という。)が認定できる。
「図1にブロックダイヤグラム形式で示した回路であって、
各クロック・チョッパー回路は、入力信号の立ち上がり(または立ち下がり)エッジでパルスを出力するものであって、
ここで、一方のクロック・チョッパー回路は、INPUT 1の立ち上がりエッジでパルスを出力し、他方のクロック・チョッパー回路は、INPUT 2の立ち上がりエッジでパルスを出力しており、
任意の数のクロック・チョッパーからのパルスは、一緒に論理和(OR)が求められ、それにより、各パルスは、エッジ・トリガー式ラッチにクロックを与え、その結果、それらに、0と1の往復(toggle)をさせる回路であって、
ここで、2つのエッジ・トリガー式ラッチの「DATA」に、「TRUE」と「COMPLEMENT」とをそれぞれ接続しており、
本回路は、INPUT 2が、単にINPUT 1の補数である場合、出力波形は入力に等しいが、次に示すように、入力が各々調整可能な量だけ遅延される場合には、出力のデューティ比を調節でき、例えば、50%のデューティ比を示すものであり、
ここで、本回路の入力側に、さらに、「INPUT」を2分岐して、その一方をdelay 1を介して、「INPUT 1」に入力し、他方を論理否定(NOT)回路と、delay 2とを介して、「INPUT 2」に入力する回路を設けている、
回路。」

3 対比
(1) 本願発明の「バーニアクロック調整回路」と、引用発明の「delay 1」、「論理否定(NOT)回路」と「delay 2」について
引用発明の「INPUT(入力)」は、2分岐されてから、「クロック・チョッパー回路」などを経由して、2つのエッジ・トリガー式ラッチの「クロック」信号となるから、本願発明の「入力クロック信号」に相当する。
引用発明の「INPUT 1」は、delay 1による遅延の分だけ遅延された「INPUT」信号である。そして、この遅延された「INPUT 1」の「立ち上がりエッジ」で、一方のクロック・チョッパー回路がパルスを出力し、このパルス出力が、論理和(OR)回路を介して、2つのエッジ・トリガー式ラッチのクロック信号となるから、「INPUT」を遅延して「INPUT 1」とすることは、INPUTの「立ち上がりエッジ」を遅延することであるといえる。
よって、引用発明の「INPUT 1」は、本願発明の「立ち上がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち上がりエッジクロック信号」に相当する。
同様に、引用発明の「INPUT 2」は、論理否定(NOT)回路で反転され、delay 2で遅延されたINPUT信号である。そして、この反転して遅延された「INPUT 2」の「立ち上がりエッジ」で、他方のクロック・チョッパー回路がパルスを出力し、このパルス出力がラッチのクロック信号となることから、引用発明の「INPUT 2」と、本願発明の「立ち下がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち下がりエッジクロック信号」とは、「エッジ遅延の分だけ遅延された該入力クロック信号を表す、エッジクロック信号」である点で一致する。
引用発明の「delay 1」と「delay 2」は、「入力が各々調整可能な量だけ遅延される場合には、出力のデューティ比を調節でき」、例えば、「50%のデューティ比」、すなわち、オン時間とオフ時間の比が等しくなるように、各々の遅延量を調整できるものであるから、遅延量の「微調整」すなわち「バーニア調整」が可能と認められる。
よって、引用発明において、図3で付加された部分である、「delay 1」、「論理否定(NOT)回路」と「delay 2」からなる回路と、本願発明の「入力クロック信号を受信し、立ち上がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち上がりエッジクロック信号を提供し、立ち下がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち下がりエッジクロック信号を提供するバーニアクロック調整回路であって、該立ち上がりエッジ遅延の遅延と該立ち下がりエッジの遅延の遅延とは、互いに独立している、バーニヤクロック調整回路」とは、「入力クロック信号を受信し、立ち上がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち上がりエッジクロック信号を提供し、エッジ遅延の分だけ遅延された該入力クロック信号を表すエッジクロック信号を提供するバーニアクロック調整回路」である点で一致する。

(2) 本願発明の「エッジトリガー回路」と、引用発明の「開示された回路(DISCLOESED CIRCUIT)」(図1に示された回路)について
引用発明において、図3では「開示された回路(DISCLOESED CIRCUIT)」と記載される、図1に示された回路は、2つの「エッジ・トリガー式ラッチ」を備える回路であるから、本願発明の「エッジトリガー回路」に相当する。
上記(1)記載のとおり、引用発明の「INPUT 1」は、本願発明の「立ち上がりエッジクロック信号」に相当する。また、引用発明の「INPUT 2」と、本願発明の「立ち下がりエッジクロック信号」とは、「エッジクロック信号」である点で一致する。
引用発明の2つの「エッジ・トリガー式ラッチ」には、「DATA」として、それぞれ「TRUE(真値)」と「COMPLEMENT(補数)」とが入力されており、「エッジ・トリガー式ラッチ」に「DATA」として入力された信号が、クロックに応じて、ラッチ回路により「ラッチ」すなわち「格納」されることは明らかであるから、引用発明の「TRUE(真値)」と「COMPLEMENT(補数)」とは、本願発明のエッジトリガー回路が受信して格納する「データ」に相当する。

したがって、両者の一致点、相違点は以下のとおりである。

[一致点]
「入力クロック信号を受信し、立ち上がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち上がりエッジクロック信号を提供し、エッジ遅延の分だけ遅延された該入力クロック信号を表す、エッジクロック信号を提供するバーニアクロック調整回路と、
データと該立ち上がりエッジクロック信号と該エッジクロック信号とを受信するエッジトリガー回路であって、該立ち上がりエッジクロック信号の立ち上がりエッジおよび該エッジクロック信号のエッジにおいてデータを格納するように動作可能であるエッジトリガー回路と、
を含む、回路。」

[相違点1]
本願発明では、「バーニアクロック調整回路」が、「立ち下がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち下がりエッジクロック信号」を提供するものであって、これに伴い、「エッジトリガー回路」が、「該立ち下がりエッジクロック信号」を受信して、「該立ち下がりエッジクロック信号の立ち下がりエッジにおいて」データを格納するのに対して、引用発明では、「論理否定(NOT)回路」と「delay 2」が、「INPUT」を反転してから遅延した「INPUT 2」を提供するものであって、また、この「INPUT 2」の「立ち上がり」エッジにおいて、クロック・チョッパーがパルスを出力して、これをエッジ・トリガー式ラッチにクロックとして与えるものである点。

[相違点2]
本願発明の「バーニヤクロック調整回路」は、「該立ち上がりエッジ遅延の遅延と該立ち下がりエッジの遅延の遅延とは、互いに独立している」ものであるのに対して、引用発明では、「delay 1」による遅延と、「delay 2」による遅延とが、「互いに独立している」ことは、明記がない点。

[相違点3]
本願発明では、回路が「集積回路」であるのに対して、引用発明の回路は、「集積回路」であることは、明記がない点。

4 当審の判断
[相違点1について]
引用発明は「論理否定(NOT)回路」と「delay 2」により、INPUT信号を反転して遅延した「INPUT 2」を生成し、その「立ち上がりエッジ」のタイミングで、パルスを出力して、エッジ・トリガー式ラッチにクロックとして与えるものである。
論理回路において、反転後の信号の「立ち上がりエッジ」は、反転前の信号の「立ち下がりエッジ」に対応するから、引用発明において、「INPUT」が反転されて遅延された「INPUT 2」の「立ち上がりエッジ」でパルスを出力することは、「INPUT」が遅延された信号の「立ち下がりエッジ」でパルスを出力していることに外ならない。
よって、引用発明において、反転されて遅延された信号の「立ち上がりエッジ」を用いることに替えて、遅延された信号の「立ち下がりエッジ」を用いることにより、「立ち下がりエッジ遅延の分だけ遅延された該入力クロック信号を表す立ち下がりエッジクロック信号」を提供して、「該立ち下がりエッジクロック信号」を受信して、「該立ち下がりエッジクロック信号の立ち下がりエッジ」においてデータを格納するように構成することは、当業者が容易に推考し得ることである。

[相違点2について]
引用発明は、「入力が各々調整可能な量だけ遅延される場合には、出力のデューティ比を調節できる」ために、図3上部に記載されるとおり、INPUTを2分岐して、その一方をdelay 1を介して、INPUT 1とし、他方を論理反転(NOT)回路とdelay 2とを介して、INPUT 2とする回路の構成を採用したものであって、INPUTを2分岐した後の、「delay 1」による「INPUT 1」の遅延量と、「delay 2」による「INPUT 2」の遅延量とは、「互いに独立している」と認められる。
よって、引用発明において、「delay 1」による遅延と、「delay 2」による遅延とが、「互いに独立している」ように構成することは、当業者が容易に推考し得ることである。

(なお、図3下部には、各信号のタイミング・チャートが記載されると共に、さらに、タイミング・チャート中に、「delay2」の2つの矢印による図示があるが、この「delay2」の図示は、INPUT 1の「立ち上がり」と、INPUT 2の「立ち上がり」とを両端とするため、図3上部に記載された、INPUTを2分岐して「delay 1」と「delay 2」で独立に遅延させる回路構成と整合せず、また、図3の説明である、「入力が各々調整可能な量だけ遅延される場合には、出力のデューティ比を調節できる」旨の引用例本文の記載とも整合しないから、誤記と解するのが自然である。)

[相違点3について]
一般に、論理回路を「集積回路」として構成することは、慣用技術である。
また、引用例には、「本回路を、レベル感応走査設計(LSSD)規則[*]に準拠して設計された回路で使用できる。」と記載され、参考文献[*]の名称は「LSIテスト可能性のための論理設計構造」であるから、引用例の回路を、「LSI(大規模集積回路)」に適用する示唆があると認められる。
よって、引用発明の回路を「集積回路」とすることは、当業者が容易に推考し得ることである。

そして、本願発明のように構成したことによる効果も引用発明及び各周知技術から予測できる程度のものである。

5 むすび
したがって,本願発明は、引用発明、並びに周知技術に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、本願は、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2010-11-24 
結審通知日 2010-11-30 
審決日 2010-12-13 
出願番号 特願平10-525742
審決分類 P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 梅景 篤  
特許庁審判長 江口 能弘
特許庁審判官 稲葉 和生
佐藤 匡
発明の名称 クロックバーニヤ調整  
代理人 大菅 義之  
代理人 野村 泰久  

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