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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1237268
審判番号 不服2008-17843  
総通号数 139 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-07-29 
種別 拒絶査定不服の審決 
審判請求日 2008-07-11 
確定日 2011-05-19 
事件の表示 特願2002-112182「半導体装置」拒絶査定不服審判事件〔平成15年10月31日出願公開、特開2003-309188〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成14年4月15日の出願であって、平成20年6月5日付けで拒絶査定がされ、それに対して、同年7月11日に審判が請求されるとともに、同日に手続補正書が提出され、平成22年6月11日付けで審尋がされ、同年7月9日に回答書が提出された。その後、平成22年12月17日付けで当審により拒絶理由(以下「当審拒絶理由」という。)が通知され、これに対して、平成23年2月4日に意見書及び手続補正書が提出されたものである。


第2 本願発明
請求項1?4に係る発明のうち、請求項1に係る発明(以下「本願発明」という。)は、次のとおりである。

「【請求項1】 第一の高誘電率絶縁材料からなる第一の絶縁膜を含み、且つ第一の電気的膜厚を有する第一の絶縁膜構造体を第一のゲート絶縁膜とする第一のトランジスタと、
前記第一の絶縁膜と、前記第一の高誘電率絶縁材料と異なる第二の高誘電率絶縁材料からなる第二の絶縁膜との積層体であって、且つ前記第一の電気的膜厚と異なる第二の電気的膜厚を有する第二の絶縁膜構造体を第二のゲート絶縁膜とする第二のトランジスタとを少なくとも含み、
前記第一の絶縁膜と前記第二の絶縁膜とは、互いに含有される構成元素の組成比が異なる高誘電率絶縁材料からなり、
該積層体の下部領域が前記第一の絶縁膜で構成され、
前記第一絶縁膜構造体及び第二の絶縁膜構造体は、同一の半導体基板上に形成され、
前記半導体基板はシリコン基板であり、
前記第一の絶縁膜構造体あるいは前記第二の絶縁膜構造体の少なくとも一方において、
前記第一の絶縁膜あるいは前記第二の絶縁膜と該シリコン基板との界面に、熱酸化膜からなるシリコン酸化膜からなる層が存在することを特徴とする半導体装置。」

第3 引用例の記載と引用発明
1 引用例1とその記載内容
当審拒絶理由で引用した、本願の出願日前に日本国内において頒布された刊行物である特開平10-189966号公報(以下「引用例1」という。)には、「半導体装置及びその製造方法」(発明の名称)について、次の記載がある(下線は当審で付加。以下同じ。)。

(1)発明の属する技術分野等
「【0001】
【発明の属する技術分野】本発明は、半導体装置及びその製造方法に関する。
【0002】
【従来の技術】シリコン酸化膜(SiO_(2 ))をゲート酸化膜として用いるMOSトランジスタにおいて、ゲート酸化膜の薄膜化はトランジスタの高性能化を進める上で重要な役割を果たしている。しかし、ダイレクト・トンネリングが起こる膜厚よりゲート酸化膜を薄く(例えば3nm程度以下の膜厚)することは、トランジスタの実用上問題であると考えられている。この問題に対する解決策の一つとして、Ta_(2 )O_(5 )膜などのいわゆる「高誘電体膜」をゲート絶縁膜として用い、ゲート電極と基板間やゲート電極とソース/ドレイン間のリーク電流(ダイレクト・トンネリング)を抑えつつ酸化膜換算膜厚を小さくする方法が提案されている。」
(2)発明の実施の形態
「【0061】次に、本発明の第6実施形態について説明する。
【0062】図8は、第6実施形態について、強誘電体メモリを説明するための断面図(a)とそれをメモリチップに構成した時のチップイメージを説明するための図(b)である。
【0063】本実施形態は、第1実施形態等で説明した高誘電体膜をゲート絶縁膜に用いたトランジスタと、これと同様の素子構造でゲート絶縁膜に強誘電体膜を用いた強誘電体メモリとを同一のチップに形成するものである。図8(b)に示すように、メモリセル部21には図8(a)の強誘電体メモリを用い、メモリセルを制御するコントロール回路部(周辺トランジスタ部)やロジック回路部には、図1に示したような高誘電体膜をゲート絶縁膜に用いたトランジスタを用いている。すなわち、メモリ部分とそのコントロール部分やロジック部などでゲート絶縁膜の種類を変えて、mそれぞれの領域で最適な膜厚や材料を使用することができる。次に、図9(a)?図10(d)を参照して、本実施形態の製造工程について説明する。なお、図2等に示した構成要素と対応する構成要素には同一番号を付している。
【0064】まず、図9(a)に示すように、メモリセル部と周辺トランジスタ部とを、第1実施形態における図2(b)の工程と同じようにして、全面CMPを行ない、ダミーゲートパターン4の表面を露出させる。ここでは、チャネルイオン注入層8a及び8b(チャネルイオン注入層8a及び8bは、メモリセル部と周辺トランジスタ部のしきい値(Vth)がそれぞれ最適になるように、それぞれイオン注入条件が最適化されている。)をソース/ドレイン領域6の形成よりも先に行なう第3実施形態(図5参照)の方法を採用している。もちろん、第1実施形態のように、チャネルイオン注入をソース/ドレイン領域の形成後に行っても良い。その場合は、メモリセル部或いは周辺トランジスタ部のゲート絶縁膜やメタル電極を形成してから、例えばRTA法などにより、800℃、10秒程度でイオン注入層の活性化アニールを行うことになる。
【0065】次に、図9(b)に示すように、メモリセル部の露出したダミーゲートパターン4(Si_(3 )N_(4 )膜)をレジスト膜(図示せず)をマスクとして、例えばホットリン酸のエッチング液を用いて選択的に除去し、後の工程でゲート電極が形成される溝を形成する。この時、周辺トランジスタ部はレジスト膜(図示せず)に覆われているため、露出したダミーゲートパターン4(Si_(3) N_(4 )膜)は保護されている。
【0066】次に、SiO_(2 )膜3を除去してSi基板1表面を露出させ、例えば誘電体膜9aを介して強誘電体膜9bを堆積する。誘電体膜9aは、Si基板1表面に強誘電体膜9bを安定して形成するためのものであり、例えば膜厚1nm程度のSi_(3) N_(4) 膜や膜厚2nm程度の高誘電体膜であるTa_(2 )O_(5 )膜等を用いることができる。また、強誘電体膜9bとしては、例えば、Bi_(4) Ti_(3) O_(12)、PZT、PLZT、BiSr_(2) Ta_(2) O_(9 )、BaMgF_(4) 等や、1nm程度の膜厚のエピタキシャル成長させた酸化セリウム(CeO_(2 ))の上に形成するエピタキシャル成長させた膜厚20nm程度の(Ba、Sr)TiO_(3) 膜を用いることができる。次に、全面にゲート電極10aとして、例えばPt、Ru、Au、TiN、W、TiWなど、或いは貴金属(Pd、Ir、Rh、Os等)などの金属材料を堆積する。
【0067】次に、図10(c)に示すように、メタル膜10aと誘電体膜9a及び9bのCMPを行ない、メモリセル部にゲート電極を形成する。続いて、周辺トランジスタ部の露出したダミーゲートパターン4(Si_(3) N_(4) 膜)を、必要であればレジスト膜(図示せず)をマスクとして、例えばホットリン酸のエッチング液を用いて選択的に除去し、後の工程でゲート電極が形成される溝を形成する。続いて、SiO_(2 )膜3を除去してSi基板1表面を露出させ、全面にゲート絶縁膜9cとして例えば高誘電体膜のTa_(2) O_(5) 膜を膜厚20nm程度堆積する。この時、Si基板1界面との間にいわゆる界面準位等ができにくいように、前処理を行なうとか、或いは、界面に薄い(例えば1nm程度)SiO_(2 )膜やSi_(3 )N_(4) 膜などを介して高誘電体膜(Ta_(2) O_(5 )膜や(Ba、Sr)TiO_(3 )膜など)を堆積しても良い。その後、ゲート電極として、例えばメタル膜10b(Pt膜、Ru膜、TiW膜、WNx 膜、TiN膜、W膜等やこれらの積層膜)を全面に堆積する。
【0068】次に、図10(d)に示すように、メタル膜10bと誘電体膜9cのCMPを行ない、周辺トランジスタ部のゲート電極を形成する。次に、全面に層間絶縁膜(図示せず)としてSiO_(2 )膜を約200nm程度の膜厚で堆積し、ソース、ドレイン及びゲート電極に対するコンタクトを開口し、Al層の堆積及びパターニングにより配線(図示せず)を形成する。さらに、全面にパシベーシヨン膜(図示せず)を堆積し、メモリチップの基本構造が完成する。
【0069】本実施形態によれば、メモリセル部と周辺トランジスタ部とで、それぞれ最適なゲート絶縁膜の材料及び膜厚を選択することができる。また、強誘電体膜を用いた1トランジスタメモリと高誘電体膜をゲート絶縁膜として用いた高性能トランジスタ(周辺回路用)を集積化したチップを、少ない工程数で素子性能を劣化させることなく実現することができる。
【0070】なお、ここではメモリセル部と周辺トランジスタ部について説明したが、この他にロジック回路部が同一チップ内に混在していてもよい。」

2 引用発明
上記(1)及び(2)によれば、引用例1には、次の発明が記載されているといえる(以下、この発明を「引用発明」という。)。

「高誘電体膜をゲート絶縁膜に用いた周辺トランジスタ部のトランジスタと、これと同様の素子構造でゲート絶縁膜に強誘電体膜を用いたメモリセル部のメモリ強誘電体メモリとを同一のチップに形成する半導体装置であって、周辺トランジスタ部のSi基板1表面に、ゲート絶縁膜9cとして高誘電体膜のTa_(2) O_(5) 膜を、Si基板1界面との間に界面準位等ができにくいように、SiO_(2 )膜を介して堆積し、メモリセル部のSi基板1表面に、高誘電体膜であるTa_(2 )O_(5 )膜を用いる誘電体膜9aを介して、BiSr_(2) Ta_(2) O_(9 )膜を用いる強誘電体膜9bを堆積した半導体装置。」

3 引用例2とその記載内容
当審拒絶理由で引用した、本願の出願日前に日本国内において頒布された刊行物である特開平8-55918号公報(以下「引用例2」という。)には、「電界効果型半導体メモリ装置の構造およびその製造方法」(発明の名称)について、次の記載がある。

「【0001】
【産業上の利用分野】本発明は、半導体装置、特に、強誘電体容量素子を有する半導体メモリ装置およびその製造方法に関する。」
「【0023】低誘電率層105は、前述したようにソース・ドレイン間のバイアスで強誘電体にかかる横方向の電界を弱めるためのものである。よって、Si酸化膜をSi窒化膜にすることも、また、強誘電体より比較して誘電率の小さいTa_(2) O_(5 )等の材料でも可能である。
【0024】強誘電体としてBi_(4 )Ti_(3) O_(12)を用いたが、PZT,PLAZT,BiSr_(2) Ta_(2) O_(9) 等でも良い。」

上記引用例2の記載から、「Ta_(2) O_(5 )」は、強誘電体である「BiSr_(2) Ta_(2) O_(9 )」より誘電率が小さいことが分かる。

第4 対比
1 本願発明と引用発明とを対比すると、
ア 引用発明の「周辺トランジスタ部のトランジスタ」、「メモリセル部の強誘電体メモリ」は、それぞれ、本願発明の「第一のトランジスタ」、「第二のトランジスタ」に相当する。
イ 引用発明の「周辺トランジスタ部のトランジスタ」における「ゲート絶縁膜9c」は、本願発明の「第一のゲート絶縁膜」に相当する。そして、該「ゲート絶縁膜9c」は、「高誘電体膜であるTa_(2 )O_(5) 膜」を堆積したものであるから、「高誘電率絶縁材料」からなる「絶縁膜」であり、且つ、実効的な膜厚すなわち電気的膜厚を有する「絶縁膜構造体」と認められる。
そうすると、引用発明の「周辺トランジスタ部のトランジスタ」における「高誘電体膜であるTa_(2 )O_(5) 膜を堆積」した「ゲート絶縁膜9c」は、本願発明の「第一の高誘電率絶縁材料からなる第一の絶縁膜を含み、且つ第一の電気的膜厚を有する第一の絶縁膜構造体」である「第一のゲート絶縁膜」に相当することは、当業者にとって明らかである。
ウ 引用発明の「メモリセル部の強誘電体メモリ」における「ゲート絶縁膜」は、本願発明の「第二のゲート絶縁膜」に相当する。そして、該「ゲート絶縁膜」は、「高誘電体膜であるTa_(2 )O_(5 )膜を用いる誘電体膜9aを介して、BiSr_(2) Ta_(2) O_(9 )膜を用いる強誘電体膜9bを堆積」している構造、すなわち、「Ta_(2 )O_(5 )膜」と「BiSr_(2 )Ta_(2) O_(9) 膜」との「積層体」であって、且つ、実効的な膜厚すなわち電気的膜厚を有する「絶縁膜構造体」と認められる。
ここで、上記イのとおり、引用発明の「Ta_(2 )O_(5)」を「第一の高誘電絶縁材料」とすると、引用発明の「BiSr_(2) Ta_(2 )O_(9) 」は、前記3からも明らかなとおり、Ta_(2 )O_(5)より高い誘電率を有しているので、前記「第一の高誘電絶縁材料」とは異なる材料、すなわち、「第二の高誘電率絶縁材料」といえる。
そうすると、引用発明の「高誘電体膜であるTa_(2 )O_(5 )膜を用いる誘電体膜9aを介して、BiSr_(2) Ta_(2) O_(9 )膜を用いる強誘電体膜9bを堆積」した「ゲート絶縁膜」は、本願発明の「第一の高誘電率絶縁材料からなる第一の絶縁膜」と、「前記第一の高誘電率絶縁材料と異なる第二の高誘電率絶縁材料からなる第二の絶縁膜との積層体」であって、「第二の絶縁膜構造体」でもある「第二のゲート絶縁膜」に相当するとともに、「積層体の下部領域が前記第一の絶縁膜で構成」されていることも明らかである。
エ 引用発明の絶縁材料である「Ta_(2) O_(5) 」と「BiSr_(2) Ta_(2 )O_(9)」とを比較すると、含有される構成元素のTa及びOの組成比が、異なることは当業者にとって明らかである。
オ 引用発明の「半導体装置」において、「高誘電体膜をゲート絶縁膜に用いた周辺トランジスタ部のトランジスタと、これと同様の素子構造でゲート絶縁膜に強誘電体膜を用いたメモリセル部のメモリ強誘電体メモリとを同一のチップに形成」され、当該チップは「Si基板」、すなわち、「シリコン基板」から形成されている。また、上記イ及びウのとおり、「周辺トランジスタ部のトランジスタ」と「メモリセル部の強誘電体メモリ」は、それぞれ、ゲート絶縁膜を構成する「第一の絶縁膜構造体」、「第二の絶縁膜構造体」を有している。
そうすると、「周辺回路部のトランジスタ」と「メモリセル部のトランジスタ」の各「絶縁膜構造体」は、同一のシリコン基板上に形成されているものと認められる。
カ 引用発明の「SiO_(2 )膜」は、本願発明の「シリコン酸化膜」に相当し、層を形成することは明らかである。

2 したがって、本願発明と引用発明との一致点及び相違点は、次のとおりとなる。

〈一致点〉
「第一の高誘電率絶縁材料からなる第一の絶縁膜を含み、且つ第一の電気的膜厚を有する第一の絶縁膜構造体を第一のゲート絶縁膜とする第一のトランジスタと、前記第一の絶縁膜と、前記第一の高誘電率絶縁材料と異なる第二の高誘電率絶縁材料からなる第二の絶縁膜との積層体であって、電気的膜厚を有する第二の絶縁膜構造体を第二のゲート絶縁膜とする第二のトランジスタとを少なくとも含み、前記第一の絶縁膜と前記第二の絶縁膜とは、互いに含有される構成元素の組成比が異なる高誘電率絶縁材料からなり、該積層体の下部領域が前記第一の絶縁膜で構成され、前記第一絶縁膜構造体及び第二の絶縁膜構造体は、同一の半導体基板上に形成され、前記半導体基板はシリコン基板であり、前記第一の絶縁膜構造体において、前記第一の絶縁膜と該シリコン基板との界面に、シリコン酸化膜からなる層が存在することを特徴とする半導体装置。」

〈相違点〉
相違点1
本願発明では、「第二の絶縁膜構造体」の電気的膜厚が、「第一の電気的膜厚と異なる第二の電気的膜厚」であるのに対し、引用発明では、両者が異なるか否か不明である点。

相違点2
「シリコン酸化膜からなる層」について、本願発明では、「熱酸化膜からなる」のに対し、引用発明では、熱酸化膜か否か教示されていない点。


第5 相違点についての検討
(1)相違点1について
引用発明の、メモリセル部と周辺トランジスタ部のゲート絶縁膜の電気的膜厚は、等しいか異なるかのいずれかであるところ、引用例1の段落【0069】の「本実施形態によれば、メモリセル部と周辺トランジスタ部とで、それぞれ最適なゲート絶縁膜の材料及び膜厚を選択することができる。」とあるように、個々に膜厚を最適化することが示唆されている。
したがって、引用発明の「周辺トランジスタ部のトランジスタ」のゲート絶縁膜である「Ta_(2) O_(5) 膜」の電気的膜厚と、「メモリセル部の強誘電体メモリ」のゲート絶縁膜である「Ta_(2 )O_(5) 膜」及び「BiSr_(2 )Ta_(2 )O_(9) 膜」の積層体と電気的膜厚は、それぞれ、ゲート絶縁膜として要求される電気的特性に合わせて、堆積する膜厚等を調整することによって、当業者が適宜選択し得る技術上の設計事項といえる。

(2)相違点2について
引用発明は、「周辺トランジスタ部のSi基板1表面に、ゲート絶縁膜9cとして高誘電体膜のTa_(2) O_(5) 膜を堆積し、Si基板1界面との間に界面準位等ができにくいように、SiO_(2 )膜を介して」いることから、界面特性を良好にすることが引用発明において重要であることが分かる。
そして、一般に、ゲート絶縁膜と基板との界面特性を良好とするために「熱酸化膜」から成るSiO_(2)膜を介在させることは、以下の周知例1?3に記載されているように、本願出願前の周知技術である。
そうすると、引用発明において、界面特性を改善するために、SiO_(2) 膜として、上記周知技術である「熱酸化膜」から成るSiO_(2)膜を採用することは、当業者にとって容易であったといえる。

(周知例1:特開平5-315608号公報)
上記周知例1には、次の記載がある。
「【0001】
【産業上の利用分野】本発明は、半導体装置に係り、とくに超高速動作の可能な半導体装置に関する。」
「【0026】(第2の実施例)図6は、本発明の第2の実施例を示すものである。
【0027】図6(a)は本実施例に係る半導体装置の断面図を示す。p型シリコン基板201と第1のゲート絶縁膜であるTa_(2)O_(5)膜202との間に、基板Siを酸化して形成したSi酸化膜203が挿入されている。
【0028】Si酸化膜203の形成は、300℃の酸素雰囲気で行った。続いて金属Taをバイアススパッタ法で成膜し、真空を破ることなく連続的に直接酸化を行ってTa_(2)O_(5)を形成した。真空を破ることなく連続的に直接酸化を行うことによって、非常に高品質なTa_(2)O_(5)が形成可能となった。その他の部分は第1の実施例と同じなので説明を省略する。
【0029】Si基板とゲート絶縁体の界面は、電流が流れるチャネル部分にあたるため、その界面特性は、半導体装置のデバイス特性に影響を与える。例えば、界面準位密度が大きいとチャネル中のキャリアは散乱を受けてしまい、移動度が減少する。移動度の減少は、電流駆動能力の低下につながる。したがって、界面準位密度はできるだけ小さく抑えなければならない。 【0030】図6(b)は、Si酸化膜203の有無による界面準位密度の差異を示している。Si酸化膜無しの場合は界面準位密度が大きく、ばらつきも大きいが、Si酸化膜付の場合は界面準位密度が小さく(?5×10^(10)cm^(-2))、かつ、ばらつきも小さくなっている。」

(周知例2:特開2001-111046号公報)
上記周知例2には、従来技術として次の記載がある。
「【0001】
【発明の属する技術分野】本発明は半導体装置及びその製造方法に関するものであり、特に、MISトランジスタ、MISキャパシタなどのMIS型半導体素子のゲート絶縁膜、キャパシタ絶縁膜として用いられる酸窒化膜膜及びその形成方法に関するものである。
【0002】
【従来の技術】従来,MIS型トランジスタのゲート絶縁膜としてはシリコン酸化膜(SiO_(2)、以下単に酸化膜とも記す)が一般に用いられている。トランジスタの微細化に伴い、ゲート酸化膜の薄膜化が必要になっているが、薄膜化に伴ってシリコン基板とゲート電極との間の電子のダイレクトトンネリング現象によるリーク電流の増加が問題になって来ている。この対策として、ゲート絶縁膜としてシリコン酸化膜よりも誘電率の高い材料を用いてゲート絶縁膜を形成する方法が試みられている。誘電率が酸化膜よりも高い材料を用いた膜の場合、酸化膜換算膜厚(Teff、同一の容量を酸化膜で得ようとした場合の酸化膜厚)よりも物理膜厚(実際の膜厚)が大きくなる。ダイレクトトンネリングによるリーク電流は膜厚の減少に伴って顕著に増大するものであるから、酸化膜よりも誘電率の高い膜を用いることによりダイレクトトンネリングによるリーク電流を削減することが出来る。このような酸化膜よりも誘電率の高い材料としてはシリコン窒化膜(Si_(3)N_(4)、以下単に窒化膜とも記す)が良く知られている。」
「【0013】ところで,MIS構造の絶縁膜として酸化タンタル(Ta_(2)O_(5))、酸化チタン(TiO_(2))などの高誘電体材料を用いる構造も検討されている。これらの材料は誘電率が大きいため、容易に高誘電率を得られるはずであるが、実際にはシリコン基板上への良好な膜質の高誘電体膜の成膜は簡単では無く、シリコン基板と高誘電体膜の反応をおさえて良好な界面特性を保つために界面層として熱酸化膜を用いることが多い。出来あがった絶縁膜の膜厚は界面層として用いる熱酸化膜とその上の高誘電体膜との膜厚の和
となる。高誘電体膜を絶縁膜に用いる目的は酸化膜換算膜厚を削減することであるが、界面熱酸化膜を用いた場合には酸化膜換算膜厚が充分に削減できないという問題があった。また、界面熱酸化膜を用いない場合には、高誘電体材料とシリコン基板との反応が防止できずリーク電流が増加してしまうと
いう問題があった。」

(周知例3:特開2001-217415号公報)
上記周知例3には、従来技術として次の記載がある。
「【0001】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、特に、タンタル酸化膜を含む積層構造のゲート絶縁膜を有するMISFET(metal insulator semiconductor fieldeffect transistor)の製造方法に関する。
【0002】
【従来の技術】近年、ロジックデバイスに対して、動作の高速化と低消費電力化とが強く要望されている。高速化を実現するためには、デバイスを構成するMISFETやMOSFETのゲート絶縁膜の容量を大きくして、キャリアのドリフト速度とドレイン電流とを増加させる必要がある。」
「【0004】そこで、第2の方法として、ゲート絶縁膜を薄膜化せずにゲート容量値を増大させるために、ゲート絶縁膜に高誘電体膜であるタンタル酸化膜を用いる試みがなされている。タンタル酸化膜が持つ高い比誘電率を利用すれば、ゲート絶縁膜の膜厚を厚くしてもゲート容量値が減少しないからである。
【0005】ところが、タンタル酸化膜は、スパッタ法や化学気相堆積(CVD)法等の堆積方法によらず、堆積直後にはリーク電流が流れやすい。特に、低温で堆積した堆積膜はアモルファス状態にあり、また酸素の組成も化学量論的組成よりも欠乏状態にあるため、リーク電流も大きい。このため、堆積後のタンタル酸化膜を酸素雰囲気中で熱処理して結晶化すると共に酸素の補給をも行なう必要がある。
【0006】さらに、シリコンからなる基板上に直接にタンタル酸化膜を堆積した場合には、基板とタンタル酸化膜との界面に未結合ボンドができやすく、この未結合ボンドは界面準位を形成してキャリアに対するトラップとなり、キャリアの移動度を低下させてしまう。従って、界面準位密度を低減するためには、基板とタンタル酸化膜との界面にシリコン酸化膜を形成することが考えられる。
【0007】以下、論文「Y. Momiyama et. al., VLSI Tech. Digest. p135. 1997」にも開示されている、シリコン酸化膜とタンタル酸化膜とを積層した従来のゲート絶縁膜の製造方法について図面を参照しながら説明する。
【0008】図3(a)?図3(c)は従来のゲート絶縁膜の製造方法の工程順の断面構成を示している。まず、図3(a)に示すように、シリコンからなる基板101の主面を熱酸化することにより、基板101の主面上にシリコン酸化膜102を形成する。続いて、シリコン酸化膜102の上にタンタル酸化膜103Aを堆積する。
【0009】次に、図3(b)に示すように、タンタル酸化膜103Aを堆積した基板101に対して、酸素、二窒化酸素、一窒化酸素等の酸化雰囲気中で熱処理を行なうことにより、タンタル酸化膜103Aに対して酸素を供給しながら、結晶化したタンタル酸化膜103Bを形成する。これにより、タンタル酸化膜103Bのリーク電流密度が低下する。」

以上検討したとおり、本願発明は、周知技術を勘案することにより、引用発明と引用例2に記載された発明に基づいて、当業者が容易に想到し得たものであるから、特許法第29条第2項の規定により特許を受けることができない。


第6 結言
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。

よって、結論のとおり審決する。
 
審理終結日 2011-03-04 
結審通知日 2011-03-08 
審決日 2011-04-05 
出願番号 特願2002-112182(P2002-112182)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 安田 雅彦  
特許庁審判長 相田 義明
特許庁審判官 松田 成正
近藤 幸浩
発明の名称 半導体装置  
代理人 天城 聡  
代理人 速水 進治  
代理人 野本 可奈  

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