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| 審決分類 |
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1237818 |
| 審判番号 | 不服2008-21420 |
| 総通号数 | 139 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-07-29 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-08-21 |
| 確定日 | 2011-06-01 |
| 事件の表示 | 平成11年特許願第 84394号「合併したバイポーラ回路およびCMOS回路とその製造法」拒絶査定不服審判事件〔平成11年11月 9日出願公開、特開平11-312746〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成11年3月26日(パリ条約による優先権主張1998年3月26日、米国)の出願であって、平成20年5月20日付けで拒絶査定がなされ、それに対して、同年8月21日に審判請求がなされるともに、同日付けで手続補正がなされ、その後当審において、平成22年6月11日付けで審尋がなされ、同年9月15日付けで回答書が提出されたものである。 2.平成20年8月21日付けの手続補正について 【補正の却下の決定の結論】 平成20年8月21日付けの手続補正を却下する。 【理由】 (1)補正の内容 平成20年8月21日付けの手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1及び2を、補正後の特許請求の範囲の請求項1に補正するものであり、補正前後の請求項は、以下のとおりである。 (補正前) 「【請求項1】 バイポーラ・トランジスタのベース領域とNチヤンネルMOSトランジスタのP形ウエルとを1つの注入段階で作成する段階と、 バイポーラ・トランジスタのコレクタ接触体ウエルとPチヤンネルMOSトランジスタのN形ウエルとを1つの注入段階で作成する段階と、 を有する、BiCMOS集積回路を製造する方法。 【請求項2】 少量の不純物が添加された半導体基板の中に第1添加不純物分布を有するコレクタ領域と、 前記コレクタ領域と前記半導体基板の表面との間に配置され、前記コレクタ領域に隣接しおよび前記表面にまで延長して配置された、ベース領域と、 前記ベース領域に隣接しおよび前記表面にまで延長して配置されたエミッタ領域と、 前記コレクタ領域と前記ベース領域とに隣接しおよび前記表面にまで延長して配置され、前記第1添加不純物分布の添加不純物濃度よりも小さな添加不純物濃度により特徴付けられる添加不純物分布を有する、ウエル領域と、 を有するバイポーラ・トランジスタ。」 (補正後) 「【請求項1】 埋込みコレクタ型バイポーラ・トランジスタのベース領域とNチヤンネルMOSトランジスタのP形ウエルとを1つの注入段階で作成する段階と、前記埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエルとPチヤンネルMOSトランジスタのN形ウエルとを1つの注入段階で作成する段階と、を有する、BiCMOS集積回路を製造する方法。」 (2)補正事項の整理 (補正事項a)補正前の請求項1の「バイポーラ・トランジスタのベース領域」及び「バイポーラ・トランジスタのコレクタ接触体ウエル」を、各々「埋込みコレクタ型バイポーラ・トランジスタのベース領域」及び「前記埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエル」と補正すること。 (補正事項b)補正前の請求項2を、削除すること。 (3)新規事項追加の有無及び補正の目的の適否についての検討 (3-1)補正事項aについて 補正事項aは、補正前の請求項1に係る発明の発明特定事項である「バイポーラトランジスタ」について、「埋込みコレクタ型バイポーラトランジスタ」と限定的に減縮する事項を付加する補正である。 そして、この補正は、本願の願書に最初に添付した明細書の【0011】段落ないし【0025】段落及び図4ないし15の記載に基づく補正である。 したがって、補正事項aは、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)に規定された新規事項の追加禁止の要件を満たしており、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げられた特許請求の範囲の減縮を目的とするものである。 (3-2)補正事項bについて 補正事項bは、特許法第17条の2第4項第1号に掲げられた請求項の削除を目的とするものである。 (4)独立特許要件について (4-1)はじめに 上記(3)において検討したとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下「特許法第17条の2第5項」という。)において準用する同法第126条第5項の規定に適合するか否かについて、検討する。 (4-2)補正後の請求項1に係る発明 本件補正による補正後の請求項1に係る発明(以下「補正後の発明」という。)は、上記2.(1)において、補正後の請求項1として記載したとおりのものである。 (4-3)刊行物に記載された発明 (4-3-1)刊行物1:特開昭61-245563号公報 原査定の拒絶の理由に引用され、本願の出願前である昭和61年10月31日に日本国内で頒布された刊行物1には、図1ないし4とともに、以下の記載がある。(なお、下線は、当合議体が付した。以下同じ。) 「〔技術分野〕 本発明はアナログ・デジタル共存用のBi(バイポーラ)-CMOSICにおける高耐圧化,高集積化ならびにラッチアップ防止技術に関する。 〔背景技術〕 これまでに発表されているBi-CMOS構造の一つの例として第4図に示すように、ｐ^(-)型半導体基板1の上にn^(+)型の埋込み層2を介してエピタキシャルn^(-)型層3を形成し、このn^(-)型層3をアイソレーションｐ型層4により分離された一つの島にnｐnトランジスタを形成し、他の一つの島ではｐチャネルMOSFETとｐ^(-)型ウェル内にnチャネルMOSFETを形成することが知られている。」(第1頁右下欄第3?16行) 「〔実施例〕 第1図乃至第3図は本発明の一実施例を示すものである。このうち、第1図はバイポーラCMOSICを模型化した断面図であり、第2図、第3図はその一部プロセスを示す工程断面図である。 第1図において、11は共通のｐ^(-)型Si基板、12はn^(+)型埋込層、13はエピタキシャルn^(-)型Si層である。14はアイソレーションｐ型拡散層、15はn型ウェル、16はｐ型ウェルである。 高耐圧nｐnトランジスタ(A)は高比抵抗のn^(-)型Si層13表面に形成され、n型コレクタ17、ｐ型ベース18及びn^(+)型エミッタ19により構成される。 高耐圧を必要としないいわば低耐圧トランジスタ(B)はn型ウェル15表面に形成されるn型コレクタ20,ｐ型ベース21及びn^(+)エミッタ22により構成される。 ｐチャネルMOSFET(C)はn型ウェル15表面に形成され、ｐ型ソース・ドレイン23,絶縁ゲート24より構成される。nチャネルMOSFET(D)はｐ型ウェル16表面に形成され、n型ソース・ドレイン25,絶縁ゲート26により構成される。 第2図は第1図で示したバイポーラCMOSICのプロセスにおけるn型ウェル形成工程を示す。 すなわち、ｐ^(-)型Si基板11上にn^(-)型Si層13をエピタキシャル成長した後、2次酸化により形成した酸化膜27をマスクにして、たとえばリンを深くイオン打込みし、引伸し拡散することにより、低耐圧トランジスタ(B)のためのn型ウェル15a及びｐチャネルMOSFET(C)のためのn型ウェル15bを形成する。このn型ウェル形成時に高耐圧nｐnトランジスタ(A)のコレクタ取出しのためにn型層17を同時に形成することができる。 第3図は同じくｐ型ウェル形成工程を示す。この場合、新たに生成した酸化膜28をマスクとしてボロン・イオン打込みを深く行い、引伸し拡散することによって、nチャネルMOSFET(D)のためのｐ型ウェル16を形成する。このｐ型ウェルの形成は、アイソレーション用ｐ型層の一部形成を兼ねることができる。 〔発明の効果〕 以上実施例で述べた本発明によれば、下記のように効果が得られる。 (1) 高耐圧nｐnトランジスタ(A)は高比抵抗のエピタキシャルn^(-)型Si層13に形成するものであるから、高い耐圧を充分に確保しうる。 (2) 高耐圧を必要としない、いわば低耐圧のnｐnトランジスタ(B)はn型ウェル15内に形成されることにより、たとえばベースｐ型層に逆バイアス電圧がかかった場合にも、空乏層の伸びが小さいことから、アイソレーションｐ型層との間隔Wに余裕を生じ、Wを小さくすることによって素子寸法を低減できる。低耐圧用のトランジスタは高耐圧の場合と異なってリニア回路の広いスペースを占めるものであるから、素子寸法の低減によって回路全体の集積度を向上できる。又、n型ウェル内にトランジスタを形成することにより、コレクタ抵抗が小さくなり、消費電力の節減が可能である。 (3) ｐチャネルMOSFET(C)はn型ウェル内に形成され、nチャネルMOSFET(D)はｐ型ウェル内に形成されることにより、各絶縁ゲート下におけるしきい電圧V_(ｔh)の制御ができる。又、ｐチャネルMOSFETにおいて、n型ウェルをn^(+)型埋込層に達するまで深く形成することにより、寄生トランジスタ動作がなく、ラッチアップ防止の有効な手段となる。 (4) バイポーラ部の一部高耐圧化に対し、MOS部は従来の耐圧を設定し、C-MOS部定電圧源(レギュレータ)をチップ上に内蔵するようにすれば特に複雑なプロセスを必要としない。 (5) n型ウェル,ｐ型ウェルの形成はバイポーラ素子とMOS素子とを共用して行えばプロセスにおいて特に工程が増加することなく実現できる。」(第2頁左下欄第6行?第3頁左下欄第2行) 以上から、刊行物1には、 「高比抵抗のn^(-)型Si層13表面に形成され、n型コレクタ17、ｐ型ベース18及びn^(+)型エミッタ19により構成される高耐圧nｐnトランジスタ(A)、n型ウェル15表面に形成されるn型コレクタ20,ｐ型ベース21及びn^(+)エミッタ22により構成される低耐圧nｐnトランジスタ(B)、n型ウェル15表面に形成され、ｐ型ソース・ドレイン23,絶縁ゲート24より構成されるｐチャネルMOSFET(C)、及びｐ型ウェル16表面に形成され、n型ソース・ドレイン25,絶縁ゲート26により構成されるnチャネルMOSFET(D)からなるバイポーラCMOSICのプロセスであって、 ｐ^(-)型Si基板11上にn^(+)型埋込層12を介してn^(-)型Si層13をエピタキシャル成長した後、低耐圧nｐnトランジスタ(B)のためのn型ウェル15a、ｐチャネルMOSFET(C)のためのn型ウェル15b及び高耐圧nｐnトランジスタ(A)のコレクタ取出しのためにn型層17を同時に形成する工程と、 nチャネルMOSFET(D)のためのｐ型ウェル16を形成する工程と、 を有するバイポーラCMOSICのプロセス。」(以下「引用発明」という。)が記載されているものと認められる。 (4-3-2)刊行物2:特開昭58-165368号公報 原査定の拒絶の理由に引用され、本願出願前である昭和58年9月30日に日本国内において頒布された刊行物2には、第1図とともに、以下の記載がある。 「本発明は半導体装置の製造法に関し、特にバイポーラ・CMOS半導体装置を対象とする。」(第1頁右下欄第13?14行) 「以下、本発明をバイポーラCMOSICのプロセスにそつて詳細に説明する。 第1図(a)?(h)はP^(-)Si基板上にNPNバイポーラトランジスタとC・MOSFETを形成する場合の実施例をそのプロセスにそつて各工程の形態を示すものである。 (a) P^(-)Si基板1(1.0×10^(16),Atoms cm^(-3),1?2Ωcm)を用意し、その表面の一部にN^(+)埋込層2をつくるためのSb(アンチモン)を拡散した後、公知のエピタキシャル成長法により、N^(-)エピタキシャル層3(1.2×10^(15),Atoms cm^(-3),4Ω,深さ11μm)を形成する。 (b) エピタキシャル層3表面に選択拡散のためのマスクとなる酸化膜(SiO_(2)膜)4を熱生成し、この上に写真処理によりホトレジストマスク5を形成する。 (c) 上記ホトレジストマスクを使用して酸化膜4の選択エッチを行い、NPNトランジスタのベース(6),アイソレーション(7)及びウエル領域(8)を形成するためのボロン拡散用マスクを形成する。 (d) 上記マスクを通して通常のウエル形成時よりも高濃度にエピタキシャル層表面に不純物ボロン9を導入する。このボロン導入はデポジション又はイオン打込み法により表面不純物濃度は2?5×10^(13)atoms cm^(-3)乃至2?10^(14)atoms cm^(-3)程度とする。 (e) 全面に例えばCVD(気相化学析出)法等によりSi(シリコン),SiO_(2)膜あるいはシリコンナイトライド膜10を0.5μm厚に形成した後、ウエル部の上のCVD膜をエッチしてエピタキシャル層の一部を露出させ、その表面をエッチして高濃度にボロンの導入された表面層を除去する。 (f) このあとウエット雰囲気で拡散のための熱処理を行ない、エピタキシャル層表面のボロン不純物を内部へ深く引伸し拡散し、一方でN^(+)埋込層2に達するPベース層6が形成され、他方でP^(-)基板に接続するPアイソレーション7及びPウエル8が形成される。この引伸し拡散はウエット雰囲気中で行われるため、エピタキシャル層3の露出するウエル部分では拡散と同時に厚いSiO_(2)膜4aが生成され、このSiO_(2)膜4aによってウエル部のボロンがSiO_(2)中にさらに吸収されて低不純物濃度となり、一方ではCVD膜10で覆われた部分のSiO_(2)膜 はそれほど成長せず、表面の高濃度ボロンの吸収が少なく高不純物濃度を保持する。 (g) この後、PチャネルMOSFETのソースドレイン拡散のための酸化膜のホトエッチを行ない、2回目の高濃度のボロン導入を行なう。このボロンをエピタキシャル層に拡散することにより、P^(+)ソース11,P^(+)ドレイン12を得ると同時に又はその後にアイソレーション部の表面にアイソレーションストッパ13,Pベースの一部にP^(+)ベースコンタクト部14を形成する。 (h) 次いでNチャネルMOSFETのソースドレイン拡散のための酸化膜のホトエッチを行ない、リン又はヒ素の導入を1回又は2回行なう。このリン等をエピタキシャル層に拡散することにより、Pウエルの一部にN^(+)ソース15,N^(+)ドレイン16を得ると同時にバイポーラ領域にN^(+)エミッタ17及びN^(+)コレクタ取出し部18を形成する。この後、図示されないがゲート部エッチ、ゲート酸化、コンタクトホトエッチ、電極形成の各工程を経てバイポーラCMOSICを完成する。」(第2頁左下欄第1行?第3頁右上欄第5行) (4-4)対比・判断 (4-4-1)はじめに 引用発明の「バイポーラCMOSIC」には、「高耐圧nｐnトランジスタ(A)」及び「低耐圧nｐnトランジスタ(B)」の2つのバイポーラトランジスタが含まれているので、それぞれのバイポーラトランジスタに着目した場合に分けて、補正後の発明との対比・判断を行う。 (4-4-2)「高耐圧nｐnトランジスタ(A)」に着目した場合 (4-4-2-1)対比 引用発明の「高耐圧nｐnトランジスタ(A)」下方の「n^(+)型埋込層12」は、「高耐圧nｐnトランジスタ(A)」の埋込コレクタに相当するから、「高耐圧nｐnトランジスタ(A)」は、「埋込コレクタ型バイポーラ・トランジスタ」であることは明らかである。 引用発明の「高耐圧nｐnトランジスタ(A)の」「n型コレクタ17」(「コレクタ取出しのため」の「n型層17」)は、補正後の発明の「コレクタ接触体ウエル」に相当し、引用発明の「ｐチャネルMOSFET(C)のためのn型ウェル15b」は、補正後の発明の「PチヤンネルMOSトランジスタのN形ウエル」に相当する。 したがって、引用発明の「ｐチャネルMOSFET(C)のためのn型ウェル15b及び高耐圧nｐnトランジスタ(A)のコレクタ取出しのためにn型層17を同時に形成する工程」は、補正後の発明の「埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエルとPチヤンネルMOSトランジスタのN形ウエルとを1つの注入段階で作成する段階」に相当する。 引用発明の「nチャネルMOSFET(D)のためのｐ型ウェル16」は、補正後の発明の「NチヤンネルMOSトランジスタのP形ウエル」に相当する。 したがって、引用発明の「nチャネルMOSFET(D)のためのｐ型ウェル16を形成する工程」は、補正後の発明の「NチヤンネルMOSトランジスタのP形ウエル」「を」「作成する段階」に相当する。 (4-4-2-2)一致点及び相違点 そうすると、補正後の発明と引用発明とは、 「NチヤンネルMOSトランジスタのP形ウエルを作成する段階と、埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエルとPチヤンネルMOSトランジスタのN形ウエルとを1つの注入段階で作成する段階と、を有する、BiCMOS集積回路を製造する方法。」である点で一致し、次の点で相違する。 (相違点1) 補正後の発明では、「埋込みコレクタ型バイポーラ・トランジスタのベース領域とNチヤンネルMOSトランジスタのP形ウエルとを1つの注入段階で作成する」のに対し、引用発明では、「高耐圧nｐnトランジスタ(A)」の「ｐ型ベース18」と「nチャネルMOSFET(D)のためのｐ型ウェル16」とを1つの注入段階で作成していない点。 (4-4-2-3)相違点1についての検討 一般に、集積回路の製造方法において、同じ導電型の不純物領域を1つの注入工程で同時に形成することは、製造工程数を低減する観点から、適宜行われることであるが、BiCMOS集積回路の製造工程において、NPNトランジスタのPベース層とNチャネルMOSFETのPウエルとを1つの注入工程で形成することは、刊行物2に記載されている。 したがって、引用発明に刊行物2に記載されている上記公知の技術を適用して、引用発明の「高耐圧nｐnトランジスタ(A)」の「ｐ型ベース18」と「nチャネルMOSFET(D)のためのｐ型ウェル16」とを1つの注入段階で作成することにより、補正後の発明のように、「埋込みコレクタ型バイポーラ・トランジスタのベース領域とNチヤンネルMOSトランジスタのP形ウエルとを1つの注入段階で作成する」ことは、当業者が必要に応じて適宜なし得たことである。 よって、上記相違点1は、当業者が容易に想到し得たものである。 なお、請求人は、審判請求書において、 「また、nチャネルCMOSFET(D)のｐ型ウエル(16)の深さのほうを、n-エピタキシャル層が存在するような高耐圧nｐnトランジスタ(A)のｐ型ベース領域(18)の深さに適合させるという、引用文献2(当審注:上記刊行物2である特開昭58-165368号公報)の技術の組み合わせ方もあるかもしれません。しかし、そのような深さにnチャネルCMOSFET(D)のｐ型ウエル(16)を設定すると、ｐ型ウエル(16)と埋込みn層(12)の間に高比抵抗のn-エピタキシャル層が存在することになってしまいます。引用文献3(当審注:上記刊行物1である特開昭61-245563号公報)に記載された技術は、「n型ウエルをn+型埋込層に達するまで深く形成することにより、寄生トランジスタ動作がなく、ラッチアップ防止の有効な手段」(引用文献3第3頁右上欄第12行)との記載のように、n型ウエル(15)、埋込みn層(12)およびｐ型ウエル(16)のような低抵抗な領域により電流路を形成することにより、ラッチアップを防止するものです。ところが、上述の高比抵抗のn-エピタキシャル層が、ラッチアップ防止のための低抵抗なｐ型ウエル(16)や埋込みn層(12)の間の電流路に入り込むと、ラッチアップを引き起こしやすくしてしまいます。したがって、ｐ型ウエル(16)の深さの方をｐ型ベース領域(18)の深さに適合させるという、引用文献3と引用文献2の技術の組み合わせ方も阻害要因を有しているといえます。」と主張している。 しかしながら、上記引用文献3には、「ｐチャネルMOSFETにおいて、n型ウェルをn^(+)型埋込層に達するまで深く形成することにより、寄生トランジスタ動作がなく、ラッチアップ防止の有効な手段となる。」(第3頁右上欄第11?15行)と記載されているものの、「nチャネルCMOSFET(D)のｐ型ウエル(16)」については、「n^(+)型埋込層に達するまで深く形成する」とはされていないから、引用発明(引用文献3に記載された発明)において、「nチャネルMOSFET(D)のためのｐ型ウェル16」の深さを「高耐圧nｐnトランジスタ(A)」の「ｐ型ベース18」の深さに適合させることについて、阻害要因があるとはいえない。 よって、請求人の上記主張は、首肯できない。 (4-4-3)「低耐圧nｐnトランジスタ(B)」に着目した場合 (4-4-3-1)対比 引用発明の「低耐圧nｐnトランジスタ(B)」下方の「n^(+)型埋込層12」は、「低耐圧nｐnトランジスタ(B)」の埋込コレクタに相当するから、「低耐圧nｐnトランジスタ(B)」は、「埋込コレクタ型バイポーラ・トランジスタ」であることは明らかである。 引用発明の「低耐圧nｐnトランジスタ(B)のためのn型ウェル15a」は、補正後の発明の「コレクタ接触体ウエル」に相当し、引用発明の「ｐチャネルMOSFET(C)のためのn型ウェル15b」は、補正後の発明の「PチヤンネルMOSトランジスタのN形ウエル」に相当する。 したがって、引用発明の「低耐圧nｐnトランジスタ(B)のためのn型ウェル15a、ｐチャネルMOSFET(C)のためのn型ウェル15b」「を同時に形成する工程」は、補正後の発明の「埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエルとPチヤンネルMOSトランジスタのN形ウエルとを1つの注入段階で作成する段階」に相当する。 引用発明の「nチャネルMOSFET(D)のためのｐ型ウェル16」は、補正後の発明の「NチヤンネルMOSトランジスタのP形ウエル」に相当する。 したがって、引用発明の「nチャネルMOSFET(D)のためのｐ型ウェル16を形成する工程」は、補正後の発明の「NチヤンネルMOSトランジスタのP形ウエル」「を」「作成する段階」に相当する。 (4-4-3-2)一致点及び相違点 そうすると、補正後の発明と引用発明とは、 「NチヤンネルMOSトランジスタのP形ウエルを作成する段階と、埋込みコレクタ型バイポーラ・トランジスタのコレクタ接触体ウエルとPチヤンネルMOSトランジスタのN形ウエルとを1つの注入段階で作成する段階と、を有する、BiCMOS集積回路を製造する方法。」である点で一致し、次の点で相違する。 (相違点2) 補正後の発明では、「埋込みコレクタ型バイポーラ・トランジスタのベース領域とNチヤンネルMOSトランジスタのP形ウエルとを1つの注入段階で作成する」のに対し、引用発明では、「低耐圧nｐnトランジスタ(B)」の「ｐ型ベース21」と「nチャネルMOSFET(D)のためのｐ型ウェル16」とを1つの注入段階で作成していない点。 (4-4-3-3)相違点2についての検討 上記(4-4-2-3)において述べたように、一般に、集積回路の製造方法において、同じ導電型の不純物領域を1つの注入工程で同時に形成することは、製造工程数を低減する観点から、適宜行われることであるが、BiCMOS集積回路の製造工程において、NPNトランジスタのPベース層とNチャネルMOSFETのPウエルとを1つの注入工程で形成することは、刊行物2に記載されている。 したがって、引用発明に刊行物2に記載されている上記公知の技術を適用して、「低耐圧nｐnトランジスタ(B)」の「ｐ型ベース21」と「nチャネルMOSFET(D)のためのｐ型ウェル16」とを1つの注入段階で作成することにより、補正後の発明のように、「埋込みコレクタ型バイポーラ・トランジスタのベース領域とNチヤンネルMOSトランジスタのP形ウエルとを1つの注入段階で作成する」ことは、当業者が必要に応じて適宜なし得たことである。 よって、上記相違点2は、当業者が容易に想到し得たものである。 (4-5)独立特許要件についてのまとめ 以上、検討したとおり、いずれにしても、補正後の発明と引用発明との相違点は、当業者が容易に想到し得たものであり、補正後の発明は、刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。 (5)補正の却下についてのむすび 以上のとおり、補正後の発明は、特許出願の際、独立して特許を受けることができないから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。 したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3.本願発明 平成20年8月21日付けの手続補正は上記のとおり却下されたので、本願の請求項1及び2に係る発明は、最初に添付した明細書及び図面の記載からみて、その特許請求の範囲の請求項1及び2に記載された事項により特定されるとおりのものであって、そのうちの請求項1に係る発明(以下「本願発明」という。)は、上記2.(1)において、補正前の請求項1として記載したとおりのものである。 4.刊行物に記載された発明 これに対して、原査定の拒絶の理由に引用された刊行物1及び2には、上において検討したとおり、上記2.(4-3-1)及び(4-3-2)に摘示したとおりの事項及び発明(引用発明)が記載されているものと認められる。 5.対比・判断 上記2.(3)において検討したとおり、補正後の発明は、本願発明を限定的に減縮したものである。逆に言えば、補正前の発明(本願発明)は、補正後の発明からこのような限定をなくしたものである。 そうすると、上記2.(4)において検討したように、補正後の発明が、刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものといえる。 したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-12-28 |
| 結審通知日 | 2011-01-04 |
| 審決日 | 2011-01-20 |
| 出願番号 | 特願平11-84394 |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
P 1 8・ 113- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 河口 雅英、瀧内 健夫 |
| 特許庁審判長 |
相田 義明 |
| 特許庁審判官 |
松田 成正 小野田 誠 |
| 発明の名称 | 合併したバイポーラ回路およびCMOS回路とその製造法 |
| 代理人 | 林 鉐三 |
| 代理人 | 清水 邦明 |
| 代理人 | 浅村 皓 |
| 代理人 | 浅村 肇 |