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審決分類 |
審判 査定不服 2項進歩性 取り消して特許、登録 G06F |
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管理番号 | 1237947 |
審判番号 | 不服2009-12260 |
総通号数 | 139 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2011-07-29 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2009-07-06 |
確定日 | 2011-06-28 |
事件の表示 | 平成11年特許願第363702号「マルチプロセッサ」拒絶査定不服審判事件〔平成13年 6月29日出願公開、特開2001-175619、請求項の数(5)〕について、次のとおり審決する。 |
結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
理由 |
その1.手続の経緯 本願は、平成11年12月22日の出願であって、平成18年4月25日付けで審査請求がなされ、平成19年5月31日付けで手続補正がなされ、平成20年1月24日付けで審査官により拒絶理由が通知され、同年3月31日付けで意見書が提出されるとともに手続補正がなされ、同年9月8日付けで審査官により拒絶理由が通知され、同年11月17日付けで意見書が提出されるとともに手続補正がなされたが、平成21年3月31日付けで審査官により拒絶査定がなされ、同年7月6日付けで審判請求がなされるとともに手続補正がなされ、同年8月31日付けで審査官により前置報告がなされ、平成22年11月30日付けで当審により審尋がなされ、平成23年2月7日付けで回答書の提出があったものである。 その2.本願発明 本願に係る発明は、平成21年7月6日付けの手続補正により補正された、特許請求の範囲、請求項1乃至5に記載された次のとおりのものであると認める。 「 【請求項1】 CPUと、前記CPUに接続されているネットワークインタフェースと、コンパイラによりスタティックスケジューリングされたプログラムの実行時に転送されるデータを格納し、他のプロセッシングエレメントからアクセス可能な分散共有メモリと、当該プロセッシングエレメントだけからアクセス可能なローカルデータメモリと、を備える複数のプロセッシングエレメントと、 前記各プロセッシングエレメントに接続され、前記各プロセッシングエレメントによって共有され、コンパイラによりダイナミックスケジューリングされたプログラムの実行時に使用されるデータを格納する集中共有メモリと、を備えるマルチプロセッサであって、 前記集中共有メモリは、前記各プロセッシングエレメントと同じチップに設けられたオンチップの第1集中共有メモリと、前記いずれのプロセッシングエレメントとも異なるチップに設けられたオフチップの第2集中共有メモリとを含み、 前記分散共有メモリは、スタティックスケジューリングされたプログラムの実行時に、プロセシングエレメント間のデータ転送に使用され、 前記ローカルデータメモリは、当該プロセッシングエレメントに割り当てられたタスクにおいて使用されるローカルデータを保持するために使用され、 前記各プロセッシングエレメントに割り当てられたタスク間で共通に使用されるデータが、前記各タスクで必要とされるとき以前に、データの消費先の前記プロセッシングエレメントの前記分散共有メモリへ転送され、 前記集中共有メモリは、粗粒度並列処理において条件分岐に対応するために使用されるダイナミックスケジューリングにおいて、プログラムの実行時までどのCPUにより使用されるかが決まっていないデータを格納することを特徴とするマルチプロセッサ。 【請求項2】 前記マルチプロセッサは、前記分散共有メモリに接続されるデータ転送コントローラを備え、 前記データ転送コントローラは、前記ローカルデータメモリから転送指示を読み出し、前記分散共有メモリからデータを読み出して、前記データの消費先のプロセッシングエレメントの分散共有メモリへ転送することを特徴とする請求項1に記載のマルチプロセッサ。 【請求項3】 前記分散共有メモリは、デュアルポートメモリで構成され、 前記データ転送コントローラは、前記分散共有メモリの一つのポートに接続されることを特徴とする請求項2に記載のマルチプロセッサ。 【請求項4】 前記第1集中共有メモリは、粗粒度並列処理において条件分岐に対応するために使用され、ダイナミックスケジューリングされたプログラムの実行時にタスク間の共有データを格納する集中共有メモリであり、 前記第2集中共有メモリは、大容量の集中共有メモリであることを特徴とする請求項1から3のいずれか一つに記載のマルチプロセッサ。 【請求項5】 前記分散共有メモリには、送信側の前記CPUの指示によって転送されるデータ及び同期フラグが書き込まれることを特徴とする請求項1から4のいずれか一つに記載のマルチプロセッサ。」 その3.引用刊行物に記載の発明 一方、原審が拒絶の理由に引用した、特開平02-244253号公報(平成2年9月28日公開、以下、「引用刊行物1」という)、特開平06-266683号公報(平成6年9月22日公開、以下、「引用刊行物2」という)、特開平04-232549号公報(平成4年8月20日公開、以下、「引用刊行物3」という)、特開平10-243004号公報(平成10年9月11日公開、以下、「引用刊行物4」という)、特開平04-333955号公報(平成4年11月20日公開、以下、「引用刊行物5」という)、特開平10-187533号公報(平成10年7月21日公開、以下、「引用刊行物6」という)、及び、特開平10-091591号公報(平成10年4月10日公開、以下、「引用刊行物7」という)には、それぞれ、次の発明が記載されているものと認める。 その3の1.引用刊行物1に記載の発明 少なくともプロセッサとメモリ装置と該メモリ装置へのアクセスを管理するためのメモリ管理装置とを有する命令処理手段の複数個を通信バスで接続して構成されるマルチプロセッサシステムであって、各命令処理手段内のメモリ装置のそれぞれは、マルチプロセッサシステム全体の物理アドレス空間の相異なる部分を割当てることで、マルチプロセッサシステムにおける分散共有メモリを構成し、前記各命令処理手段は、更に、他の命令処理手段内のメモリ装置のデータの一部をコピーとして有する第1のキャッシュ記憶装置と、自メモリ装置のデータの一部をコピーとして有する第2のキャッシュ記憶装置とを有し、前記各命令処理手段内のメモリ装置は、更に、前記メモリ装置が含まれる命令処理手段からのみ参照可能な局所領域と、他の命令処理手段から通信バスを介して参照可能な共通領域と、マルチプロセッサシステム内の全ての命令処理手段内のメモリ装置において、同一の値を有するように制御される同一領域との3つの領域もしくは該3つの領域の内の2つの領域に分割されることを特徴とする、マルチプロセッサシステム (引用刊行物1の請求項1、2、6参照、以下、これを「引用発明1」という) その3の2.引用刊行物2に記載の発明 (1)複数台の処理装置と分散共有メモリとそれらの間の情報転送路を持つ並列処理装置であって、第1の処理装置は第2の処理装置からの要求を受けることなく第2の処理装置がどの自保有データを必要としているかを認識するためにデータ依存関係を解析する解析手段を有し、第2の処理装置は他の処理装置からデータを転送してもらうための領域として分散共有メモリ上にデータ領域を有し、かつ同じシンボルデータに対して多重化されたデータ領域を用意し、第1の処理装置は他の処理装置のデータ領域に順番に巡回的にデータを書き込む書き込み手段を有することを特徴とする並列処理装置(【請求項1】より引用、以下、これを「引用発明2の1」という) (2)複数の処理装置からなる並列計算機であって、プログラムをコンパイルするときに、実際に実行する処理装置に関しない部分については他のモジュールと結合可能なオブジェクトまでコンパイルし、依存する部分については中間コードを生成すると共に、該プログラムを実行する処理装置に当該中間コードをロードし、それぞれの処理装置において、実際に用いる処理装置に関する情報を用いて、中間コードを最適コードにコンパイルすることを特徴とするコンパイル方式(【請求項3】より引用、以下、これを「引用発明2の2」という) その3の3.引用刊行物3に記載の発明 中央処理ユニット又はマルチプロセッサ処理素子とメモリ間をインターフェースするキャッシュメモリであって、前記キャッシュメモリは、先取りバッファと、ユースバッファと、ヘッドバッファとを含み、前記先取りバッファは、参照すべき予定の命令を先取りすることを特徴とする、キャッシュメモリ(段落【0003】、【0016】参照、以下、これを「引用発明3」という) その3の4.引用刊行物4に記載の発明 複数の車載装置間を伝送線路に接続して構成される車両用ネットワークシステムであって、各車載装置はCPUとRAMとデュアルポートRAM(以下、DPRAM)と各種プログラムを格納したROMとを備え、前記DPRAMは、各々ノード間通信データ領域と、分散共有メモリ用データ領域とを有し、前記分散共有メモリ用データ領域は、車両の共有データを記憶する分散共有メモリを構成しており、該分散共有メモリの記憶領域を各車載装置のCPUからアクセス可能としている、車両用ネットワークシステム(【請求項1】、段落【0032】、【0034】参照、以下、これを「引用発明4」という) その3の5.引用刊行物5に記載の発明 マルチプロセッサ11であって、前記マルチプロセッサは、複数のクラスタ14a-14jを有し、前記複数のクラスタは各々、1個または複数個のプロセッサ12aa-12ij、第1レベルのキャッシュ・メモリ16aa-16ij、ローカル・ホストバス15a-15j、及び、RAMモジュール20a-20iとコントローラ21a-21iからなる第2レベルのキャッシュ・メモリ19a-19i、並びに、裁定手段35a-35iとを有し、前記プロセッサの各々が、前記第1レベルのキャッシュ・メモリによって、ローカル・ホストバスに結合され、各ローカル・ホストバスは、第2レベルのキャッシュ・メモリを介して、グローバル・バス26に接続されることで、各クラスタが、前記グローバル・バスを介して接続されるよう構成された、マルチプロセッサにおいて、更に、前記マルチプロセッサは、前記各クラスタのグローバス・バスへの接続を裁定する裁定手段26、コントローラ25を介して、前記グローバル・バスに接続された、グローバルなメイン・メモリ13を有しており、前記各プロセッサの前記ローカル・ホストバスへのアクセスを、前記裁定手段35a-35iが裁定し、前記各クラスタのグローバス・バスへのアクセスを、前記裁定手段26が裁定するように構成されたマルチプロセッサ(【要約】、段落【0013】、【0017】、【0025】、【図1】参照、以下、これを「引用発明5」という) その3の6.引用刊行物6に記載の発明 メモリと、該メモリに対するアクセスを制御する制御回路とを含み、前記制御回路は前記メモリの第1部分はキャッシュメモリとしてアクセスされメモリの第2部分はスクラッチパッドとしてアクセスされることを特徴とするキャッシュメモリ(【請求項1】より引用、以下、これを「引用発明6」という) その3の7.引用刊行物7に記載の発明 内側ループと外側ループとから構成される手続内ループの処理を複数のタスクに分割し、個々のタスクを、それぞれが複数のプロセッサから構成されるクラスタを相互結合網によって複数台接続した階層型マルチプロセッサを構成する個々のプロセッサで実行する並列処理方法であって、全クラスタから参照更新可能なクラスタ間通信レジスタに外側ループのループ変数の始点を設定し、各クラスタ内の複数のプロセッサのうちの特定の一つのプロセッサが前記クラスタ間通信レジスタを排他的に参照更新して自クラスタで実行すべき外側ループのループ変数を取得して、自クラスタ内の全プロセッサから参照可能なクラスタ内共有領域を設定すると共に、自クラスタ内の全プロセッサから参照更新可能なクラスタ内通信レジスタに内側ループのループ変数の始点を設定し、各クラスタ内の各プロセッサが自クラスタ内の前記クラスタ内通信レジスタを排他的に参照更新して自クラスタで実行すべき内側ループのループ変数を取得し、この取得した内側ループのループ変数と前記クラスタ内共有領域に設定された外側ループのループ変数とで定まる手続内ループの処理部分を1つのタスクとして実行することを特徴とする階層型マルチプロセッサにおける並列処理方法(【請求項1】より引用、以下、これを「引用発明7」という) その4.対比及び当審の判断 (1)本願明細書の特許請求の範囲の請求項1にかかる発明(以下、「本願発明1」という)と、各引用発明との対比及び判断 引用発明1における「プロセッサ」、「分散共有メモリ」及び「命令処理手段」が、それぞれ、本願発明1における「CPU」、「分散共有メモリ」及び「プロセッシングエレメント」に相当し、 引用発明1における「第2のキャッシュ装置」も、本願発明1における「ローカルデータメモリ」も、当該「第2のキャッシュ装置」を含む「命令処理手段」或いは、当該「ローカルデータメモリ」を含む「プロセッシングエレメント」のみから“アクセスが可能”である点で共通するものの、 引用刊行物1に記載の内容を全て加味しても、引用発明1は、本願発明1における、前記「分散共有メモリ」に、「コンパイラによりスタティックスケジューリングされたプログラムの実行時に転送されるデータを格納する」処理に相当する処理は行っておらず(以下、「相違点1」という)、 引用発明1においては、本願発明1における「オンチップの第1集中共有メモリ」および「オフチップの第2集中共有メモリ」に相当する構成はなく(以下、「相違点2」という)、そのため、前記「集中共有メモリ」に“コンパイラによりダイナミックスケジューリングされたプログラム実行時に使用されるデータであって、粗粒度並列処理において条件分岐に対応するために使用されるダイナミックスケジューリングにおいて、プログラムの実行時までどのCPUにより使用されるかが決まっていないデータを格納する”処理に相当する処理は行っていない(以下、「相違点3」という)。 引用発明2の1、引用発明3乃至引用発明5、及び、引用発明7は、共に、マルチプロセッサ、或いは、並列処理装置に関する発明であって、 引用発明2の1の「複数台の処理装置」、「分散共有メモリ」、引用発明4の「複数の車載装置」、「分散共有メモリ」が、それぞれ、本願発明1における「プロセッシングエレメント」、「分散共有メモリ」に、一応、相当すると解されるものの、 引用刊行物2乃至5、及び、引用刊行物7に記載の内容を全て加味しても、引用発明2の1、引用発明3乃至5、及び、引用発明7のいずれにおいても、 「分散共有メモリ」に、「コンパイラによりスタティックスケジューリングされたプログラムの実行時に転送されるデータを格納する」こと、 2種類の「集中共有メモリ」、即ち、「オンチップの第1集中共有メモリ」、「オフチップの第2集中共有メモリ」を設けること、 該「集中共有メモリ」に、“コンパイラによりダイナミックスケジューリングされたプログラム実行時に使用されるデータであって、粗粒度並列処理において条件分岐に対応するために使用されるダイナミックスケジューリングにおいて、プログラムの実行時までどのCPUにより使用されるかが決まっていないデータを格納する”こと、 は行っていない。 また、引用発明2の2にあるように、“プログラムをコンパイルするときに、実際に実行する処理装置に依存する部分については中間コードを生成し、該プログラムを実行する処理装置に当該中間コードをロードし、ロード先の処理装置において、実際に用いる処理装置に関する情報を用いて、中間コードを最適コードにコンパイルすること”、 引用発明3にあるように、“参照すべき予定の命令を先取りしてキャッシュに格納すること、” 引用発明6にあるように、“メモリを、メモリとキャッシュとに分割して用いること”、 が、本願出願時点において周知であるとしても、 引用発明1乃至引用発明7を、どのように組み合わせても、上記指摘の各相違点にかかる構成とはならず、 また、上記指摘の各相違点にかかる構成が、当業者にとって自明のものとも認められない。 以上のとおりであるから、本願発明1は、原審の拒絶の理由に引用した、引用刊行物1乃至7に記載の発明から、当業者が容易に導き出せるものではなく、また、当業者にとって自明のものでもない。 (2)本願明細書の特許請求の範囲の請求項2乃至5に記載の発明と、引用発明との対比及び判断 本願明細書の特許請求の範囲の請求項2乃至5(以下、「本願の請求項2乃至5」という)は、同請求項1を直接・間接に引用するものであるから、本願の請求項2乃至5に記載の発明は、同請求項1に記載の発明の構成を全て内包している。 よって、上記その4.(1)で検討したように、引用発明1乃至引用発明7より、当業者が容易に構築し得るものではなく、また、当業者にとって自明の事項でもない。 その5.むすび 以上のとおりであるから、本願明細書の特許請求の範囲の請求項1乃至請求項5にかかる発明は、原審が拒絶の理由に引用した、引用刊行物1乃至引用刊行物7に記載の発明から、当業者が容易に構築し得るものではなく、更に、本願明細書の特許請求の範囲の請求項1乃至請求項5にかかる発明は、当業者にとって自明のものでもないから、 本願発明は、特許法第29条第2項に該当し、特許を受けることができないとした原審の判断は妥当でない。 また、他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。 |
審決日 | 2011-06-16 |
出願番号 | 特願平11-363702 |
審決分類 |
P
1
8・
121-
WY
(G06F)
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最終処分 | 成立 |
前審関与審査官 | 久保 正典 |
特許庁審判長 |
鈴木 匡明 |
特許庁審判官 |
石井 茂和 清木 泰 |
発明の名称 | マルチプロセッサ |
代理人 | 藤井 正弘 |
代理人 | 後藤 政喜 |