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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1238744
審判番号 不服2008-13373  
総通号数 140 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-08-26 
種別 拒絶査定不服の審決 
審判請求日 2008-05-26 
確定日 2011-06-15 
事件の表示 特願2000- 2321「デュアルゲートMOSトランジスタの製造方法。」拒絶査定不服審判事件〔平成12年 7月28日出願公開、特開2000-208642〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成12年1月11日の出願(パリ条約に基づく優先権主張:1999年1月12日、 大韓民国)であって、平成19年12月25日に手続補正書が提出され、平成20年2月20日付けで拒絶査定がされ、それに対して、同年5月26日に審判が請求されるとともに、手続補正書が提出され、その後、平成22年7月7日付けで審尋がされ、同年10月8日に回答書が提出されたものである。


第2 平成20年5月26日に提出された手続補正書による補正(以下「本件補正」という。)についての補正の却下の決定

【補正の却下の決定の結論】

本件補正を却下する。

【理由】
1 補正の内容
本件補正のうち、特許請求の範囲についてする補正は、次のとおりである。
ア 請求項1について、同項中に、「前記第1及び第2導電型不純物をそれぞれ注入した後、O_(2)ガス雰囲気で1次熱処理した後、窒素ガス雰囲気で2次熱処理して不純物を拡散させる段階」とあるのを、「前記第1及び第2導電型不純物をそれぞれ注入した後、600?800℃の温度でO_(2)ガス雰囲気で1次熱処理した後、900?1100℃の温度で窒素ガス雰囲気で2次熱処理して不純物を拡散させる段階」と限定すること。
イ 補正後の請求項2は、補正後の請求項1を引用するものであり、上記アの補正に伴って補正されるものである。
ウ 補正前の請求項3を削除すること。
エ 補正前の請求項4を補正後の請求項3に繰り上げるとともに、補正後の請求項3は、補正後の請求項1を引用するものであり、上記アの補正に伴って補正されるものである。

2 補正の目的の適否
上記補正ア、イ、エは、いずれも、補正前の請求項に規定されている技術的事項をより限定するものであるから、平成18年法律55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当し、また、上記補正ウは、同法第17条の2第4項第1号に掲げる請求項の削除に該当するから、同特許法第17条の2第4項柱書きに規定する目的要件を満たす。

以上のとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲の請求項1に係る発明(以下「本願補正発明」という。)が、独立特許要件を満たすものであるか否かについて、更に検討する。

3 独立特許要件(進歩性)についての検討
(1)本願補正発明
本件補正による補正後の請求項1?3に係る発明のうち、請求項1に係る発明(以下「本願補正発明」という。)は、次のとおりである。

「【請求項1】 隔離領域及び活性領域が形成された半導体基板に、それぞれ第1導電型ウェル及び第2導電型ウェルを形成する段階と、
前記第1導電型ウェルおよび第2導電型ウェルが形成された前記半導体基板の全面にゲート酸化膜を形成し、前記ゲート酸化膜の上に660℃?700℃の温度でポリシリコンを蒸着する段階と、
前記ポリシリコン及びゲート酸化膜を選択的に除去して前記各ウェル上にそれぞれゲート電極を形成する段階と、
前記各ウェルの露出された表面にそれぞれ反対導電型の不純物イオンを注入して低濃度不純物領域を形成する段階と、
前記各ゲート電極の側面に絶縁膜側壁を形成する段階と、
前記露出された第1導電型ウェルの表面及び第1導電型ウェル上に形成されたゲート電極に、高濃度の第2導電型不純物イオンを注入する段階と、
前記露出された第2導電型ウェルの表面及び第2導電型ウェル上に形成されたゲート電極に高濃度の第1導電型不純物イオンを注入する段階と、
前記第1及び第2導電型不純物をそれぞれ注入した後、600?800℃の温度でO_(2)ガス雰囲気で1次熱処理した後、900?1100℃の温度で窒素ガス雰囲気で2次熱処理して不純物を拡散させる段階とを備えることを特徴とするデュアルゲートMOSトランジスタの製造方法。」

(2)引用例の記載と引用発明
(2-1)引用例1とその記載内容
原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平9-17883号公報(以下「引用例1」という。)には、「表面チャネル型MOSトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法」(発明の名称)について、図2?3とともに、次の記載がある(下線は当審で付加。以下同じ。)。

ア 発明の属する技術分野
「【0001】
【発明の属する技術分野】この発明は、表面チャネル型MOSトランジスタ、相補型電界効果トランジスタ及びそれらの製造方法に関し、より詳細には、表面チャネル型のPMOS(P-channnel Metal-Oxide-Semiconductor),NMOS(N-channnel Metal-Oxide-Semiconductor)又はこれらPMOS及びNMOSを有する双対ゲート(Dual Gate)構造CMOS(Complementaly Metal-Oxide-Semiconductor)及びそれらの製造方法に関する。」
イ 課題を解決するための手段等
「【0017】
【課題を解決するための手段】本発明によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極が少なくとも不純物がほぼ均一にドーピングされた膜厚100?200nmのポリシリコンからなり、かつ前記半導体基板内に形成されたソース/ドレイン領域が前記ゲート電極に対して自己整合的に前記不純物と同一の不純物を含有してなる表面チャネル型MOSトランジスタが提供される。
【0018】また、上記構成を有するPMOS・FETとNMOS・FETとが同一基板上に組み合わされてなる相補型電界効果トランジスタが提供される。さらに、本発明の製造方法によれば、(i) 半導体基板上にゲート絶縁膜を形成し、膜厚100?200nmの真性ポリシリコンを積層し、所望の形状にパターニングしてゲート電極を形成し、(ii)前記ゲート電極上から不純物を注入することにより、前記ゲート電極に不純物をドーピングすると同時に、前記ゲート電極に対して自己整合的にソース/ドレイン領域を形成する表面チャネル型MOSトランジスタの製造方法、又はこれらの方法を含んでなるCMOSの製造方法が提供される。」
「【0030】さらに、本発明の製造方法によれば、上記工程(ii)におけるソース/ドレイン領域の形成前に、ゲート電極及びソース/ドレイン領域となる領域に予め^(28)Si^(+)、^(31)P^(+)、^(75)As^(+)、^(122)Sb^(+)等のイオンを20?50keV程度の加速エネルギー、3×10^(14)?1×10^(15)cm^(-2)程度のドーズ量でイオン注入することにより、それら領域等に非晶質層を形成することが好ましい。特にPMOSの場合には、ゲート電極及びそれら領域を非晶質層とすることにより、ボロンのチャネリング等によるゲート絶縁膜及びその直下のチャネル領域へのボロンの打ち込みを抑制するとともに、浅いソース/ドレイン領域を得ることができる。」
ウ 発明の実施の形態等
「【0038】実施例2
図2に本発明のMOSを含む双対ゲート型CMOSの別の実施例を示す。但し、図2にはCMOS中のPMOSのみを示す。この双対ゲート型CMOSにおいては、p^(-)LDD領域8直下であって、かつp^(+)ソース/ドレイン領域11のチャネル側端部の側部に、少なくともNウェル3よりも濃度が高いn型高濃度領域14が形成されていること以外は実施例1の双対ゲート型CMOSと同様の構成である。
【0039】このように、LDD領域の直下であって、ソース/ドレイン領域のチャネル側端部の側部に、ソース/ドレイン領域の導電型と異なる導電型の高濃度領域、つまり、n型高濃度領域14を有しているので、チャネル不純物濃度の増大による伝達コンダクタンス、サブスレッショルド特性の劣化、及びソース/ドレイン接合付近の不純物濃度の増大による接合容量、接合リーク電流の増大を引き起こすことなく、ソース/ドレイン近傍の空乏層の伸びを抑制でき、従って短チャネル効果をより制限することができる。
【0040】以下、図2に示した双対ゲート型CMOSの形成方法を説明する。まず、図3(a)に示すように、通常の工程によりシリコン基板1に、不純物濃度1×10^(16)?1×10^(18)cm^(-3)程度のPウェル2、不純物濃度1×10^(16)?1×10^(18)cm^(-3)程度のNウェル3及びフィールド絶縁膜4を形成した。その後、膜厚3?8nm程度のゲート絶縁膜5及び膜厚100?200nm程度の真性ポリシリコン・ゲート電極6を形成した。ゲート絶縁膜5は、通常の酸化膜の他、N_(2) Oを用いた低窒素濃度の窒化酸化膜でも良い。
【0041】次に、図3(b)に示すように、リソグラフィー工程を用いてNウェル3を覆う所望の形状のレジスト(図示せず)を形成し、このレジストをマスクとして、^(31)P^(+)を10?30keV、10^(13)?10^(14)cm^(-2)又は^(75)As^(+)を20?50keV、10^(13)?10^(14)cm^(-2)でイオン注入し、不純物濃度1×10^(18)?5×10^(19)cm^(-3)程度のn^(-)LDD領域7を形成した。続いて、リソグラフィー工程を用いてPウェル2を覆う所望の形状のレジスト(図示せず)を形成し、このレジストをマスクとして、^(49)BF_(2)^(+)を10?40keV、10^(13)?10^(14)cm^(-2)でイオン注入し、不純物濃度1×10^(18)?5×10^(19)cm^(-3)程度のp^(-)LDD領域8を形成した。次いで、ポリシリコン・ゲート電極6を含むシリコン基板1上全面にCVD法により膜厚30?250nmのSiO_(2 )を堆積し、異方性エッチングによりサイドウォールスペーサ9を形成した。
【0042】さらに、図3(c)に示すように、リソグラフィー工程を用いてNウェル3を覆う所望の形状のレジスト(図示せず)を形成し、このレジスト、ゲート電極6及びサイドウォールスペーサ9をマスクとして、^(75)As^(+)を40?100keV、1?7×10^(15)cm^(-2)でイオン注入し、ポリシリコン・ゲート電極6へのドーピングを行うとともにn^(+)ソース/ドレイン領域10を形成した。続いて、リソグラフィー工程を用いてPウェル2を覆う所望の形状のレジスト(図示せず)を形成し、このレジスト、ゲート電極6及びサイドウォールスペーサ9をマスクとして、^(28)Si^(+)又は^(31)P^(+)を10?40keV、3×10^(14)?1×10^(15)cm^(-2)でイオン注入してポリシリコン・ゲート電極6を非晶質層とした後、^(11)B^(+)を10?20keV、1?7×10^(15)cm^(-2)でイオン注入することによりポリシリコン・ゲート電極6へのドーピングを行うとともにP^(+)ソース/ドレイン領域11を形成した。p^(+)ソース/ドレイン領域11形成のためのイオン注入に先立って、非晶質化を行うことにより、Bのチャネリングを抑制でき、浅いp^(+)ソース/ドレイン領域11を得ることができるとともに、ゲート絶縁膜5及びその直下のチャネル領域にBが多量に打ち込まれることを防止できる。従ってゲート絶縁膜の固定電荷の発生、絶縁耐圧の劣化あるいはチャネル不純物濃度の変動によるしきい値電圧の変動を抑制することができる。特に、ポリシリコン・ゲート電極6が柱状晶である場合に、本効果が著しい。
【0043】その後、必要に応じてソース/ドレイン領域10、11及びポリシリコン・ゲート電極6a,6bの活性化アニールを行う。この際の条件は、アルゴン、窒素等の雰囲気下、電気炉を用いる場合には750?900℃程度の温度範囲で、10?30分間程度、ランプ・アニーラーを用いる場合には900?1000℃程度の温度範囲で、10?30秒間程度が好ましく、これらを組み合わせて行ってもよい。さらに、スパッタリング等により、Ti等の高融点金属を膜厚10?50nm程度で堆積し、選択シリサイド化のための熱処理工程を600?700℃、10?30秒間程度行い、ウェット・エッチングによる未反応高融点金属を除去することにより、ソース/ドレイン領域10、11上及びゲート電極6a、6b上にTiSi_(2)等のシリサイド12、12aを形成する。」

(2-2)引用発明
上記ア、イ及びウによれば、引用例1には、次の発明が記載されているといえる(以下「引用発明」という。)。

「シリコン基板1に、Pウェル2、Nウェル3及びフィールド絶縁膜4を形成し、酸化膜からなるゲート絶縁膜5、真性ポリシリコン・ゲート電極6を形成し、Nウェル3を覆うレジストをマスクとして、^(31)P^(+)又は^(75)As^(+)をイオン注入してn^(-)LDD領域7を形成し、Pウェル2を覆うレジストをマスクとして、^(49)BF_(2)^(+)をイオン注入してp^(-)LDD領域8を形成し、ポリシリコン・ゲート電極6を含むシリコン基板1上全面にSiO_(2 )を堆積し、異方性エッチングによりサイドウォールスペーサ9を形成し、Nウェル3を覆うレジスト、ゲート電極6及びサイドウォールスペーサ9をマスクとして、^(75)As^(+)をイオン注入してポリシリコン・ゲート電極6へのドーピングを行うとともにn^(+)ソース/ドレイン領域10を形成し、Pウェル2を覆うレジストレジスト、ゲート電極6及びサイドウォールスペーサ9をマスクとして、ポリシリコン・ゲート電極6を非晶質層とした後、^(11)B^(+)をイオン注入することによりポリシリコン・ゲート電極6へのドーピングを行うとともにP^(+)ソース/ドレイン領域11を形成し、窒素等の雰囲気下、900?1000℃程度の温度範囲で、ソース/ドレイン領域10、11及びポリシリコン・ゲート電極6a,6bの活性化アニールを行う、双対ゲート型CMOSの形成方法。」

(2-3)引用例2とその記載内容
原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平6-77474号公報(以下「引用例2」という。)には、「半導体装置の製造方法及び製造装置」(発明の名称)について、次の記載がある。

ア 産業上の利用分野等
「【0001】
【産業上の利用分野】本発明は半導体装置、とりわけMOSデバイスにおけるゲート酸化膜をはじめとする酸化膜形成方法における半導体装置の製造方法および半導体製造装置に関するものである。」
イ 作用等
「【0028】
【作用】上記本発明の構成によれば、熱処理シーケンスに沿って熱処理を行なうことにより、半導体基板表面にその後行なう酸化工程によって成長させる酸化膜に悪影響を及ぼすことがない。半導体基板表面に不純物拡散を防止する薄い酸化膜を成長させることによって、高濃度不純物層からの自己拡散を防止することができる。また半導体基板の直径方向に、半導体基板間にプロセスガスが流れる構造を持つガスインジェクタを設けた熱処理装置を使用することにより、半導体基板の表面および裏面の高濃度不純物層より外方拡散した不純物は、半導体基板間にとどまることができず、プロセスガスとともに運びさられる。このため自己拡散を防止することができる。もちろん、これらの方法は単独で用いても併用してもよく、併用した場合、確実な効果が期待できるものである。」
ウ 実施例等
「【0042】図3はDDD構造を有するMOSトランジスタへの実施例を示したものである。
【0043】図3において、P型シリコン基板121にP型ウェル領域122とN型ウェル領域123を形成する。P型ウェル領域122とN型ウェル領域123との境界領域に両者を電気的に分離する分離領域124を形成する。それぞれのウェル領域122,123のシリコン基板121上にゲート酸化膜125を介してゲート電極が形成される。ゲート電極は、N型ウェル領域123にPチャネルトランジスタゲートN^(+)型多結晶シリコン膜126で、他方はNチャネルトランジスタゲートN^(+)型多結晶シリコン膜127で形成されている。
【0044】次にN型ウェル領域123をフォトレジスト128を用いてマスクする。その後、リンイオン129の注入を行なう。このリン注入によってDDD領域130を形成する。次に、シリコン基板121に所定のアニールおよび酸化を行なって酸化膜131を形成する。この時、DDD領域130で挟まれたゲート電極直下がチャネル領域133となる。さらにフォトレジストをマスクにイオン注入によってPウェル領域122にN^(+)型ソース/ドレイン領域134を、Nウェル領域123にP^(+)型ソース/ドレイン領域135を形成する。
【0045】ここで、LDD構造の場合と同じく、DDD領域130へ低濃度のリンイオン129を注入後の工程であるアニールおよび、酸化の初期の段階において、ゲート電極に含まれた高濃度の不純物が外方拡散し、DDD領域130にまで拡散される。これを防止するため、これらの熱処理の初期の段階において、図4に示す熱処理シーケンスに従って処理する。まず温度を800℃に保持し状態で、酸素ガスを15リットル/分フローさせる。この酸素雰囲気中に、30分かけてシリコン基板121を投入する。シリコン基板121の投入が完了するとその状態で20分間放置し、炉内の温度の安定化を行う。次に、温度安定化後、酸素ガスのフローを止め、窒素ガスを毎分15リットル炉内にフローさせる。これと同時に1分間に4℃の割合で昇温を行い、25分後に900℃の温度にする。その後、窒素雰囲気の状態で30分間アニールを行う。このように熱処理の初期の段階に高濃度不純物を含有する多結晶シリコン膜126,127表面およびDDD領域表面に薄い酸化膜128を形成し、不純物の外方拡散の抑制および外方拡散した不純物のDDD領域130への拡散を抑制することができる(図3(b))。
【0046】その後、窒素ガスを遮断し、酸素ガスを毎分15リットルと水素ガスを毎分15リットルを炉内にフローさせる。この状態で16分間放置し、シリコン基板121を酸化する。ここで重要なのは熱処理の最も初期の段階に拡散源である多結晶シリコン膜126,127の表面およびDDD領域130の表面に薄い酸化膜128を形成することである。ここに示す実施例ではシリコン基板投入は800℃の低温で投入することで、外方拡散されることも少ない。酸化後は、酸素ガスと水素ガスのフローを遮断し、窒素ガスを毎分15リットルフローさせる。この窒素雰囲気で、毎分4℃の割合で降温し、25分後に800℃にする。さらにこの状態で、30分間でシリコン基板121の取り出しを行う。
【0047】投入時の温度を800℃にしているのは、投入時における不純物のリンの拡散を小さくし、かつ高濃度の不純物拡散層からの外方拡散する不純物量を少なくするためである。また、この時酸素雰囲気にしているのは、温度が800℃であるので酸素分圧が100体積%であっても、20分間で成長する酸化膜の膜厚は4.5nmとなり、この膜厚で不純物が拡散するのを防止できるためである。その後、昇温時に窒素ガスを流しているのは、すでに前の工程で不純物の拡散のバリアとなる酸化膜が形成されているので、酸素ガスをここではフローさせる必要がない。」

上記ア?ウの記載から、引用例2には、以下の技術が開示されている。

800℃に保持したO_(2)ガス雰囲気で熱処理し、高濃度不純物を含むゲート電極表面及び基板表面に不純物拡散を防止する薄い酸化膜を成長させることによって、イオン注入後の熱処理において、ゲート電極の高濃度不純物の外方拡散の防止、および外方拡散した不純物の基板表面への拡散を防止する技術。

(3)対比
(3-1)本願補正発明と引用発明とを対比すると、
ア 引用発明の「シリコン基板1」、「Pウェル2」及び「Nウェル3」は、本願補正発明の「半導体基板」、「第1導電型ウェル」及び「第2導電型ウェル」に、それぞれ相当し、また、引用発明の「シリコン基板1」のうち、「フィールド絶縁膜4」を形成している領域、「Pウェル2」及び「Nウェル3」を形成している領域は、それぞれ、本願補正発明の「隔離領域」、「活性領域」に相当することは明らかである。そうすると、引用発明の「シリコン基板1に、Pウェル2、Nウェル3及びフィールド絶縁膜4を形成」することは、本願補正発明の「隔離領域及び活性領域が形成された半導体基板に、それぞれ第1導電型ウェル及び第2導電型ウェルを形成する」ことに相当する。

イ 引用発明の「酸化膜からなるゲート絶縁膜5」及び「真性ポリシリコン・ゲート電極6」は、引用例1の発明の詳細な説明の欄の段落【0018】の「本発明の製造方法によれば、(i) 半導体基板上にゲート絶縁膜を形成し、膜厚100?200nmの真性ポリシリコンを積層し、所望の形状にパターニングしてゲート電極を形成」との記載及び図3(a)から、ウェルが形成された半導体基板の全面にゲート酸化膜を形成し、前記ゲート酸化膜の上にポリシリコンを積層し、前記ポリシリコンを所望の形状にパターニングすることにより形成されていることが分かる。

ウ 引用発明の「n^(-)LDD領域7」、「p^(-)LDD領域8」は、低濃度不純物領域であり、「^(31)P^(+)又は^(75)As^(+)」と「^(49)BF_(2)^(+)」とは、反対導電型である。そして、イオン注入の際にレジストでマスクとして覆われていないウェルの表面が、露出された表面に該当することから、引用発明の「Nウェル3を覆うレジストをマスクとして、^(31)P^(+)又は^(75)As^(+)をイオン注入してn^(-)LDD領域7を形成し、Pウェル2を覆うレジストをマスクとして、^(49)BF_(2)^(+)をイオン注入してp^(-)LDD領域8を形成」することは、本願補正発明の「各ウェルの露出された表面にそれぞれ反対導電型の不純物イオンを注入して低濃度不純物領域を形成」することに相当する。

エ 引用発明の「サイドウォールスペーサ9」は、「ポリシリコン・ゲート電極6を含むシリコン基板1上全面にSiO_(2 )を堆積し、異方性エッチング」することにより形成されているから、各ゲート電極の側面に形成されていることは明らかである。

オ 上記アより、引用発明の「Nウェル3」は、本願発明の「第2導電型ウェル」に対応し、引用発明の「^(75)As^(+)」は、N型であるから「第2導電型」であり、イオン注入に際して、「Nウェル3を覆うレジスト、ゲート電極6及びサイドウォールスペーサ9をマスクとして」いることから、「露出された第1導電型ウェルの表面及び第1導電型ウェル上に形成されたゲート電極」に、イオン注入している。そして、「n^(+)ソース/ドレイン領域10」を形成する「^(75)As^(+)」は、高濃度であることが分かる。
そうすると、引用発明の「Nウェル3を覆うレジスト、ゲート電極6及びサイドウォールスペーサ9をマスクとして、^(75)As^(+)をイオン注入してポリシリコン・ゲート電極6へのドーピングを行うとともにn^(+)ソース/ドレイン領域10を形成」することは、本願補正発明の「露出された第1導電型ウェルの表面及び第1導電型ウェル上に形成されたゲート電極に、高濃度の第2導電型不純物イオンを注入する」ことに相当する。

カ 上記オと同様な理由で、引用発明の「Pウェル2を覆うレジストレジスト、ゲート電極6及びサイドウォールスペーサ9をマスクとして、^(11)B^(+)をイオン注入することによりポリシリコン・ゲート電極6へのドーピングを行うとともにP^(+)ソース/ドレイン領域11を形成」することは、本願補正発明の「露出された第2導電型ウェルの表面及び第2導電型ウェル上に形成されたゲート電極に高濃度の第1導電型不純物イオンを注入する」ことに相当する。

キ 引用発明の「窒素等の雰囲気下、900?1000℃程度の温度範囲で、ソース/ドレイン領域10、11及びポリシリコン・ゲート電極6a,6bの活性化アニールを行う」ことは、本願補正発明の「900?1100℃の温度で窒素ガス雰囲気で2次熱処理して不純物を拡散させる段階」に相当する。

(3-2)したがって、本願補正発明と引用発明との一致点及び相違点は、次のとおりとなる。

〈一致点〉
「隔離領域及び活性領域が形成された半導体基板に、それぞれ第1導電型ウェル及び第2導電型ウェルを形成する段階と、前記第1導電型ウェルおよび第2導電型ウェルが形成された前記半導体基板の全面にゲート酸化膜を形成し、前記ゲート酸化膜の上にポリシリコンを蒸着する段階と、前記ポリシリコンを選択的に除去して前記各ウェル上にそれぞれゲート電極を形成する段階と、前記各ウェルの露出された表面にそれぞれ反対導電型の不純物イオンを注入して低濃度不純物領域を形成する段階と、前記各ゲート電極の側面に絶縁膜側壁を形成する段階と、前記露出された第1導電型ウェルの表面及び第1導電型ウェル上に形成されたゲート電極に、高濃度の第2導電型不純物イオンを注入する段階と、前記露出された第2導電型ウェルの表面及び第2導電型ウェル上に形成されたゲート電極に高濃度の第1導電型不純物イオンを注入する段階と、前記第1及び第2導電型不純物をそれぞれ注入した後、900?1100℃の温度で窒素ガス雰囲気で2次熱処理して不純物を拡散させる段階とを備えることを特徴とするデュアルゲートMOSトランジスタの製造方法。」

〈相違点〉
相違点1
本願補正発明では、「660℃?700℃の温度」でポリシリコンを蒸着し、「ポリシリコン及びゲート酸化膜を選択的に除去」しているのに対し、引用発明では、ポリシリコンを蒸着する際の温度についての言及がなく、また、ゲート電極を形成する段階において、ゲート酸化膜を選択的に除去していない点

相違点2
本願補正発明では、「600?800℃の温度でO_(2)ガス雰囲気で1次熱処理した後」に、2次熱処理して不純物を拡散させるのに対し、引用発明では、不純物を拡散させる熱処理の前に、600?800℃の温度でO_(2)ガス雰囲気で1次熱処理する構成がない点

(4)相違点についての検討
(4-1)相違点1について
引用例1の段落【0030】の、「ソース/ドレイン領域の形成前に、ゲート電極及びソース/ドレイン領域となる領域に予め^(28)Si^(+)、^(31)P^(+)、^(75)As^(+)、^(122)Sb^(+)等のイオンを20?50keV程度の加速エネルギー、3×10^(14)?1×10^(15)cm^(-2)程度のドーズ量でイオン注入することにより、それら領域等に非晶質層を形成することが好ましい。特にPMOSの場合には、ゲート電極及びそれら領域を非晶質層とすることにより、ボロンのチャネリング等によるゲート絶縁膜及びその直下のチャネル領域へのボロンの打ち込みを抑制する」との記載から明らかなように、引用発明は、チャネリング防止を技術課題とするものである。そして、以下の周知例1及び2にも記載されているように、ゲート酸化膜の上に、イオン注入時の基板へのチャネリング防止のための結晶粒子が重畳するポリシリコンを蒸着することは、本願の優先権主張の日前の周知技術である。
したがって、引用発明のMOSトランジスタの製造方法において、イオン注入時の基板へのチャネリング防止のために、上記周知技術である結晶粒子が重畳するポリシリコンを蒸着する技術を採用することは、当業者が容易になし得ることである。そして、ポリシリコンの蒸着温度は、通常600?700℃程度であるから、ポリシリコンの蒸着時の温度を660?700℃に設定することは、設計事項である。
また、ゲート電極を形成する段階において、ゲート酸化膜を選択的に除去することは、周知例1及び2に記載されているように、当業者が適宜なし得ることである。

(周知例1:特開平3-3365号公報、原査定の拒絶の理由で引用。)
上記周知例1には、第1図及び第3図とともに、次の記載がある(第1頁左下欄第12行?右下欄第13行、第2頁左上欄第8行?左下欄第1行)。
「(ロ) 従来の技術
例えば半導体メモリに用いられるMOSトランジスタにあっては、電極として多結晶シリコンが、しばしば用いられる。斯るMOSトランジスタの典型的構造を第3図に示し、これを、その製造過程と共に説明するに、先ず、シリコン基板(1)上全面に、熱酸化膜及び多結晶シリコン膜を順次堆積した後、パターニングによりゲート酸化膜(2)及びゲート電極(3)の重畳体を残す、この後、イオン注入法による不純物拡散を行うと、ゲート電極(3)に不純物が添加されると共に、ゲート電極(3)がマスクとなって、ドレイン(4)及びソース(5)が自己整合的に形成される。上記構造における問題点は、ゲート電極へのイオン注入時に、チャネリング効果により注入イオンがゲート電極(3)下の基板(1)に侵入し、トランジスタ特性を低下させる危険性のあることである。そこで、特開昭63-48865号公報に記載の如く、ゲート電極を構成する多結晶シリコンの結晶粒径を小さくすることにより、注入イオンの基板への侵入を阻止する構成が提案された。斯る構造は、注入イオンの阻止において効果を有する半面、ゲート電極の抵抗率を高くする傾向をもつ、なぜなら、多結晶シリコンの抵抗率は、その結晶粒径が小さくなるに従い大きくなるからである。」
「(ホ)作用
本発明にあっては、その電極の裏面側における結晶粒径の小さい部分が注入イオンの基板への侵入を阻止し、一方、電極の表面側における結晶粒径の大きい部分が電極の抵抗率を小さい値にする。
(へ) 実施例
以下、本発明の一実施例を第1図を参照して説明する。
シリコン基板(10)に、熱酸化法により、酸化膜(11)を300Å形成する。続いてこの上に多結晶シリコン膜(12)をSiH_(4)の熱分解により減圧CVD法にて3000Å堆積させる(第1図A)、堆積温度は620℃から560℃まで漸次下降せしめ、圧力0.5Torr、SiH_(4)流量120cc/minとする。堆積温度がおよそ575℃を境にして低温側では堆積されたシリコンはアモルファス状態であり、高温側では多結晶化している。第1図Aにおいて、番号(12a)はアモルファス部分を又、番号(12b)は多結晶部分を夫々示している。
次いで、600℃、10時間のアニールが行われる。このアニールの結果、第1図Aにおけるアモルファス部分(12a)は多結晶化し、第2図Bに示す如く、多結晶化部分(12c)となる、アニール後の結晶粒径は、当初アモルファス状態であるか多結晶状態であるかに拘らず、前記CVD法堆積時の堆積温度に依存したものとなり、斯る依存特性が第2図に示されている。同図から判る様に、堆積温度が低いほど、結晶粒径は大きくなる。
従って、今の場合、多結晶シリコン膜(12)の裏面側(即ち基板側)から表面側に向けて、膜(12)を構成する結晶粒径が順次大となる。
その後、パターニングによりゲート酸化膜(13)及びゲート電極(14)の重畳体を残す。」

(周知例2:特開昭63-48865号公報、原査定の拒絶の理由で引用。)
上記周知例2には、第1図とともに、次の記載がある(第2頁右上欄第1行?左下欄第14行)。
「〔発明の構成〕
(問題点を解決するための手段)
本発明は多結晶のゲート電極の結晶粒径の大きさをゲート膜厚より小さくし、イオンチャンネリングを防ぎ、MOSFETの特性劣化を防ぐことを特徴とするものである。
(作 用)
イオン注入したイオンのゲート電極へのチャンネリングによるMOSFETの特性劣化は、多結晶ゲート電極の結晶粒径に強く依存する。結晶粒径が大きくなるとゲート電極中のイオンの侵入は起きやすくなり、ある確率でゲート下の基板が基板と反対の電導性拡散層となる、-方、結晶粒径の最大の大きさのものをゲート膜厚の半分以下に抑えるとこの現象を防ぐことができる。
(実施例)
以下本発明の実施例について詳細に説明する。
第1図は本発明による半導体装置の製造手順を示している。P型半導体基板1の上にゲート酸化膜を第1図(1-1)に示すようにCVD法でn型不純物(ヒ素又はリン)を第1図(1-2)に示すように、ドープされた多結晶シリコン3,1を4000Å蒸着させ、これをゲート電極として利用する。n型不純物がドープされているので低抵抗化されており、多結晶シリコンへのリン拡散をする必要がない。 よって結晶粒径は小さく0.1μm以下である。このゲート材料をレジストをマスクとしてエツチングしゲート電極3を形成する。
例えば、第1図(1-3)に示すように、ソース・ドレイン拡散層4はゲート電極マスクにイオン注入で形成するが、ゲート電極の多結晶シリコンの結晶粒径が最大で0.1μm以下なのでゲート電極中に入ったイオンはチャンネリングを起こさず、途中で止まり、基板に達することはない。」

(4-2)相違点2について
引用発明のMOSトランジスタの製造方法は、ゲート電極に高濃度の不純物イオンを注入した後に、熱処理する段階を有することから、ゲート電極の高濃度不純物の外方拡散の問題が生じることは、引用発明に接した当業者が容易に認識することである。
そして、引用例2には、MOSトランジスタの製造方法において、ゲート電極の高濃度不純物の外方拡散の防止のために、熱処理の前に、800℃に保持したO_(2)ガス雰囲気で熱処理を行う技術が開示されているのであるから、引用発明がこの技術を採用して、相違点2に係る構成とすることは、当業者が容易になし得るものである。

(5)小括
以上検討したとおり、本願補正発明と引用発明との相違点は、引用例2に記載の発明、周知技術を勘案することにより、当業者が容易に想到し得たものであるから、本願補正発明は、引用発明、引用例2に記載の発明に基づいて当業者が容易に発明することができたものである。

(6)独立特許要件についてのまとめと補正却下の結び
以上のとおり、本願補正発明は、引用発明、引用例2に記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許を受けることができない。

よって、本願補正発明は、特許出願の際独立して特許を受けることができるものではないから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定に違反するので、同法159条1項において読み替えて準用する同法53条1項の規定により却下すべきものである。


第3 本願発明

1 以上のとおり、本件補正は却下されたので、本願の請求項1に係る発明(以下「本願発明」という。)は、平成19年12月25日に提出された手続補正書により補正された特許請求の範囲の請求項1に記載の次のとおりのものである。

「【請求項1】 隔離領域及び活性領域が形成された半導体基板に、それぞれ第1導電型ウェル及び第2導電型ウェルを形成する段階と、
前記第1導電型ウェルおよび第2導電型ウェルが形成された前記半導体基板の全面にゲート酸化膜を形成し、前記ゲート酸化膜の上に660℃?700℃の温度でポリシリコンを蒸着する段階と、
前記ポリシリコン及びゲート酸化膜を選択的に除去して前記各ウェル上にそれぞれゲート電極を形成する段階と、
前記各ウェルの露出された表面にそれぞれ反対導電型の不純物イオンを注入して低濃度不純物領域を形成する段階と、
前記各ゲート電極の側面に絶縁膜側壁を形成する段階と、
前記露出された第1導電型ウェルの表面及び第1導電型ウェル上に形成されたゲート電極に、高濃度の第2導電型不純物イオンを注入する段階と、
前記露出された第2導電型ウェルの表面及び第2導電型ウェル上に形成されたゲート電極に高濃度の第1導電型不純物イオンを注入する段階と、
前記第1及び第2導電型不純物をそれぞれ注入した後、O_(2)ガス雰囲気で1次熱処理した後、窒素ガス雰囲気で2次熱処理して不純物を拡散させる段階とを備えることを特徴とするデュアルゲートMOSトランジスタの製造方法。」

2 引用例の記載と引用発明
引用例の記載と引用発明については、前記第2の3(2)で認定したとおりである。

3 対比・判断
前記第2の1及び2で検討したように、本願補正発明は、補正前の請求項1の規定をより技術的に限定するものである。したがって、逆に言えば、本願発明(補正前の請求項1に係る発明)は、本願補正発明から、このような限定をなくしたものである。
そうすると、本願発明の構成要件をすべて含み、これより限定したものである本願補正発明が、前記第2の3で検討したとおり、引用発明1、引用例2に記載の発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明することができたということができる。

第4 結言

以上のとおり、本願発明は、引用発明、引用例2に記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。

よって、結論のとおり審決する。
 
審理終結日 2011-01-14 
結審通知日 2011-01-18 
審決日 2011-02-01 
出願番号 特願2000-2321(P2000-2321)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 宇多川 勉  
特許庁審判長 相田 義明
特許庁審判官 小野田 誠
松田 成正
発明の名称 デュアルゲートMOSトランジスタの製造方法。  
代理人 恩田 博宣  
代理人 本田 淳  
代理人 池上 美穂  
代理人 恩田 誠  

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