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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 G11C
管理番号 1238825
審判番号 不服2007-15618  
総通号数 140 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-08-26 
種別 拒絶査定不服の審決 
審判請求日 2007-06-04 
確定日 2011-06-27 
事件の表示 特願2002-268643「不揮発性メモリ回路」拒絶査定不服審判事件〔平成16年 4月 8日出願公開、特開2004-110883〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成14年9月13日の出願であって、平成18年12月12日付けで手続補正がなされ、平成19年3月15日付けで拒絶査定がなされ、これに対し、同年6月4日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされ、その後当審において、平成21年11月5日付けで審尋がなされ、回答書が提出されなかったものである。

第2 平成19年6月4日付けの手続補正について

[補正の却下の決定の結論]
平成19年6月4日付けの手続補正(以下「本件補正」という。)を却下する。

[理由]
1.本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1?10を、補正後の特許請求の範囲の請求項1?7と補正するとともに、発明の詳細な説明についての補正を行うものであり、補正前後の特許請求の範囲は、以下のとおりである。

(1)補正前の特許請求の範囲
「【特許請求の範囲】
【請求項1】
第1の端子、第2の端子および制御端子を有し、メモリセルアレイとは別に設けられた複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第1の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第2の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性メモリ回路。
【請求項2】
請求項1に記載の不揮発性メモリ回路において、前記複数の不揮発性メモリセルは、前記1つのレベルシフト回路に対して4つ設けられていることを特徴とする不揮発性メモリ回路。
【請求項3】
請求項1に記載の不揮発性メモリ回路において、前記レベルシフト回路は、高電位電源線の電圧よりも高い高電圧の電源線と低電位電源線との間に接続されたCMOSインバータであることを特徴とする不揮発性メモリ回路。
【請求項4】
請求項3に記載の不揮発性メモリ回路において、さらに、
前記高電圧の電源線と前記レベルシフト回路の入力ノードとの間に接続されると共に、制御端子が前記低電位電源線に接続されたPチャネル型MOSトランジスタと、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルを一括して消去するための消去イネーブル信号が制御端子に入力された第1のNチャネル型MOSトランジスタとを備えることを特徴とする不揮発性メモリ回路。
【請求項5】
請求項4に記載の不揮発性メモリ回路において、さらに、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルをプログラムするためのプログラムイネーブル信号が制御端子に入力された第2のNチャネル型MOSトランジスタを備えることを特徴とする不揮発性メモリ回路。
【請求項6】
請求項5に記載の不揮発性メモリ回路において、前記各スイッチ用トランジスタは、それぞれ対応する不揮発性メモリセルを個別にプログラムするためのプログラムセル選択信号が制御端子に入力された第3のNチャネル型MOSトランジスタを備えることを特徴とする不揮発性メモリ回路。
【請求項7】
請求項1?6のいずれか1項に記載の不揮発性メモリ回路において、
前記不揮発性メモリセルをプログラムまたは消去する際は、前記第1の端子に前記所定レベルの電圧が印加され、かつ前記第2の端子は接地され、
前記不揮発性メモリセルからデータを出力する際は、前記第1端子に電圧が印加され、かつ前記第2の端子は接地されることを特徴とする不揮発性メモリ回路。
【請求項8】
請求項1?7のいずれか1項に記載の不揮発性メモリ回路において、前記不揮発性メモリ回路は、半導体記憶装置のメモリセルアレイにおける不良セルのアドレスおよび該不良セルに置き換える冗長セルのアドレスを記憶する冗長アドレス記憶回路であることを特徴とする不揮発性メモリ回路。
【請求項9】
複数のメモリセルを有するメモリセルアレイと、
外部からのアドレス信号に応じて前記メモリセルアレイの所定のメモリセルをアクセスするデコーダ回路と、
前記メモリセルアレイにおける不良セルのアドレスおよび該不良セルに置き換える冗長セルのアドレスを記憶する冗長アドレス記憶回路とを備える不揮発性半導体記憶装置であって、
前記冗長アドレス記憶回路は、
第1の端子、第2の端子および制御端子を有し、前記メモリセルアレイとは別に設けられた複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第1の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第2の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項10】
請求項9に記載の不揮発性半導体記憶装置において、前記冗長アドレス記憶回路の複数の不揮発性メモリセルは、前記メモリセルアレイを構成するメモリセルと同じものであることを特徴とする不揮発性半導体記憶装置。」

(2)補正後の特許請求の範囲
「【特許請求の範囲】
【請求項1】
第1の端子、第2の端子および制御端子を有し、メモリセルアレイとは別に設けられた複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第1の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第2の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備え、
前記不揮発性メモリセルをプログラムする際は、前記第1の端子に前記所定レベルの電圧が印加され、かつ前記第2の端子は接地され、
前記不揮発性メモリセルからデータを出力する際は、前記第1端子に前記所定レベルの電圧が印加され、かつ前記第2の端子は接地されることを特徴とする不揮発性メモリ回路。
【請求項2】
請求項1に記載の不揮発性メモリ回路において、前記複数の不揮発性メモリセルは、前記1つのレベルシフト回路に対して4つ設けられていることを特徴とする不揮発性メモリ回路。
【請求項3】
請求項1に記載の不揮発性メモリ回路において、前記レベルシフト回路は、高電位電源線の電圧よりも高い高電圧の電源線と低電位電源線との間に接続されたCMOSインバータであることを特徴とする不揮発性メモリ回路。
【請求項4】
請求項3に記載の不揮発性メモリ回路において、さらに、
前記高電圧の電源線と前記レベルシフト回路の入力ノードとの間に接続されると共に、制御端子が前記低電位電源線に接続されたPチャネル型MOSトランジスタと、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルを一括して消去するための消去イネーブル信号が制御端子に入力された第1のNチャネル型MOSトランジスタとを備えることを特徴とする不揮発性メモリ回路。
【請求項5】
請求項4に記載の不揮発性メモリ回路において、さらに、
前記レベルシフト回路の入力ノードと前記低電位電源線との間に接続され、前記複数の不揮発性メモリセルをプログラムするためのプログラムイネーブル信号が制御端子に入力された第2のNチャネル型MOSトランジスタを備えることを特徴とする不揮発性メモリ回路。
【請求項6】
請求項5に記載の不揮発性メモリ回路において、前記各スイッチ用トランジスタは、それぞれ対応する不揮発性メモリセルを個別にプログラムするためのプログラムセル選択信号が制御端子に入力された第3のNチャネル型MOSトランジスタを備えることを特徴とする不揮発性メモリ回路。
【請求項7】
請求項1?6のいずれか1項に記載の不揮発性メモリ回路において、前記不揮発性メモリ回路は、半導体記憶装置のメモリセルアレイにおける不良セルのアドレスおよび該不良セルに置き換える冗長セルのアドレスを記憶する冗長アドレス記憶回路であることを特徴とする不揮発性メモリ回路。」

2.補正事項の整理
本件補正の補正事項を整理すると、以下のとおりである。

(1)補正事項1
補正前の請求項1?6を削除すること。

(2)補正事項2
補正前の請求項7のうち、請求項1を引用するものを独立項に書き下して、補正後の請求項1とすること。

(3)補正事項3
補正前の請求項7のうち、請求項2?6を引用するものを、補正後の請求項2?6とすること。

(4)補正事項4
補正前の請求項8を、引用する請求項の番号を修正して補正後の請求項7とすること。

3.新規事項の追加の有無について
補正事項2による補正が、願書に最初に添付した明細書又は図面(以下、「当初明細書等」という。)に記載した事項の範囲内においてなされたものであるかを検討する。

(1)まず、補正事項2による補正後の請求項1の「前記不揮発性メモリセルからデータを出力する際は、前記第1端子に前記所定レベルの電圧が印加され、かつ前記第2の端子は接地され」が当初明細書等に記載されたものであるかを検討する。

明細書の0025段落には「すなわち、図3に示されるように、レベルシフト回路2はPMOSトランジスタ21およびNMOSトランジスタ22から成るCMOSインバータとして構成され、高電位電源電圧(通常の電源電圧:例えば、3V)よりも高い高電圧(例えば、5V)の電源線VPROGと低電位電源線Vss(例えば、0V)との間に接続されている。そして、レベルシフト回路2は、その入力ノードN1の信号レベルを反転すると共にレベルシフトして高電圧(例えば、5V)または低電位電源電圧(例えば、0V)を4つのCAMセル10?13の一端に対して共通に印加する。なお、各CAMセル10?13の他端は、それぞれ対応するスイッチ用トランジスタ40?43を介して低電位電源線Vssに接続されている。」と記載されている。
ここで、「レベルシフト回路2は、その入力ノードN1の信号レベルを反転すると共にレベルシフトして高電圧(例えば、5V)または低電位電源電圧(例えば、0V)を4つのCAMセル10?13の一端に対して共通に印加する」と記載されていることから、「前記第1端子に前記所定レベルの電圧が印加され」る可能性があること、及び、「各CAMセル10?13の他端は、それぞれ対応するスイッチ用トランジスタ40?43を介して低電位電源線Vssに接続されている」と記載されていることから、「前記第2の端子は接地され」る可能性があることは認められるが、0025段落では回路の接続関係について記載されるのみであり、そのような構成の回路の動作として、「前記不揮発性メモリセルからデータを出力する際」に「前記第1端子に前記所定レベルの電圧が印加され、かつ前記第2の端子は接地され」るように制御することが記載されているわけではない。

また、明細書の0031段落には「以上において、図3に示す実施例では、1つのレベルシフト回路2に対して4つのCAMセル10?13を設けるようになっているが、CAMセルの数は4つに限定されるものではない。ただし、CAMセルの数を多くすると、レベルシフト回路2におけるPMOSトランジスタ21のサイズ(ゲート幅W)を大きくしなければならないだけでなく、読み出し時のパフォーマンスを確保するためにレベルシフト回路2におけるNMOSトランジスタ22のサイズも大きくしなければならなくなる。」と記載されている。
ここで、「読み出し時のパフォーマンスを確保するためにレベルシフト回路2におけるNMOSトランジスタ22のサイズも大きくしなければならなくなる。」と記載されていることから、読み出し時(つまり、不揮発性メモリセルからデータを出力する際)に、NMOSトランジスタ22が動作することは示されているが、NMOSトランジスタ22が動作しているときは第1端子はNMOSトランジスタ22に接続されたVssが印加されるのであって、所定レベルの電圧VPROGが印加されることを示すものではない。
なお、0031段落に、「CAMセルの数を多くすると、レベルシフト回路2におけるPMOSトランジスタ21のサイズ(ゲート幅W)を大きくしなければならない」と記載され、所定レベルの電圧VPROGが接続されたPMOSトランジスタ21のサイズを大きくしなければならないことも記載されているが、PMOSトランジスタ21のサイズを大きくすることと、読み出し時のパフォーマンスを確保することとの関連性は記載されていない。さらに、0025段落に「レベルシフト回路2はPMOSトランジスタ21およびNMOSトランジスタ22から成るCMOSインバータとして構成され」と記載されているように、相補動作をするCMOSインバータの一方であるNMOSトランジスタ22が読み出し時に駆動されているとすると、そのときに他方のPMOSトランジスタ21が駆動されないことは明らかである。

そして、他の当初明細書等の記載を参照しても、「前記不揮発性メモリセルからデータを出力する際は、前記第1端子に前記所定レベルの電圧が印加され、かつ前記第2の端子は接地され」る点は記載されていない。
よって、「前記不揮発性メモリセルからデータを出力する際は、前記第1端子に前記所定レベルの電圧が印加され、かつ前記第2の端子は接地され」る点は、当初明細書等に記載されたものとは認められない。

(2)次に、「前記不揮発性メモリセルからデータを出力する際は、前記第1端子に前記所定レベルの電圧が印加され、かつ前記第2の端子は接地され」が当初明細書等の記載から当業者にとって自明であるか否かについて検討する。
具体的な接続関係が記載されている図3を参照すると、第2の端子であるCAMセル10?13とスイッチ用トランジスタ40?43の接続点は、OUT0?OUT3と記載されていることから、第2の端子はデータを出力する端子に相当するものと認められる。
これに対して、補正後の請求項1には、不揮発性メモリセルからデータを出力する際は、「第2の端子は接地され」るとしているが、図3において、不揮発性メモリセルからデータを出力する際に、第2の端子であるOUT0?OUT3が接地されていると、CAMセル10?13の記憶内容にかかわらずOUT0?OUT3は常に接地電位(Vss)となってしまい、記憶内容に応じたデータが出力されないことになる。
このような、「不揮発性メモリセルからデータを出力する際」であるにもかかわらず、不揮発性メモリセルの記憶内容を無視して出力端子である第2の端子を接地電位に固定するという動作をさせることは当業者にとって自明な事項ではない。
よって、「前記不揮発性メモリセルからデータを出力する際は、前記第1端子に前記所定レベルの電圧が印加され、かつ前記第2の端子は接地され」る点は、当初明細書等から自明な事項であるとは認められない。

(3)したがって、補正事項2についての補正を含む本件補正は、当初明細書のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術事項を導入しないものではなく、当初明細等に記載された事項の範囲内においてなされたものではないから、特許法17条の2第3項に規定する要件を満たしていない。

4.本件補正についてのむすび
以上検討したとおり、本件補正は、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
平成19年6月4日付けの手続補正は上記のとおり却下されたので、本願の請求項1?10に係る発明は、平成18年12月12日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?10に記載された事項により特定されるとおりのものであり、その内の請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載された事項により特定される以下のとおりのものと認める。

「【請求項1】
第1の端子、第2の端子および制御端子を有し、メモリセルアレイとは別に設けられた複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第1の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第2の端子にそれぞれ設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性メモリ回路。」

第4 引用刊行物に記載された発明
1.引用例1:特開平3-155667号公報
(1)原査定の拒絶の理由に引用された特開平3-155667号公報(平成3年7月3日出願公開、以下「引用例1」という。)には、第1,3,4図とともに、次の記載がある。

「本発明はメモリ装置に関するものであって、更に詳細には、フラッシュ消去EEFROMメモリに関するものである。」(第4頁右下欄第10?12行)

「第1図に示した如く、フラッシュ消去EEPROM回路100は、複数個の行ライン101-1乃至101-N及び複数個の列ライン即ち「ビットライン」102-1乃至102-Mを有している。フローティングゲートメモリセルトランジスタ105-1-1乃至105-N-Mの一つが行ラインとビットラインの各組合わせに関連している。各メモリセルトランジスタ105-1-1乃至105-N-Mへの制御ゲートは、それと関連する行ライン101-1乃至101-Nへ接続されている。各メモリセルトランジスタのドレインはそれと関連するビットラインへ接続されている。各メモリセルトランジスタのソースは、更に詳細に後述する如く、消去トランジスタ112のドレインへ共通接続されている。」(第5頁右上欄第7行?左下欄第2行)

「第4図を参照すると、メモリ装置400は、行ライン401-1乃至401-N、ビットライン402-1乃至402-M、列セレクトトランジスタ104-1乃至104-M及びメモリアレイトランジスタ405-1-1乃至405-N-Mを有している。」(第8頁右上欄第2?7行)

「選択したメモリアレイトランジスタの書込みは、非選択状態とした行ラインを0Vに保持したまま書込み電圧VPPを選択した行ラインへ印加し、且つトランジスタ443を介して書込み電圧VPPを全てのメモリアレイトランジスタのソースへ印加することによって実施される。選択した列は、それと関連する列セレクトトランジスタ及びブロックセレクトトランジスタ406及びトランジスタ421をターンオンさせることによって接地接続させる。これにより、選択したトランジスタのソースからフローテインクゲートヘエレクトロンがトンネル動作される。」(第9頁左下欄第6?17行)

(2)よって、引用例1には、以下の発明(以下「引用発明」という。)が記載されているものと認められる。

「ソース、ドレインおよび制御ゲートを有するメモリアレイトランジスタ405-1-1乃至405-N-Mと、
書込み電圧VPPを全てのメモリアレイトランジスタのソースへ印加するトランジスタ443と、
列セレクトトランジスタ104-1乃至104-Mとを備えるフラッシュ消去EEFROMメモリ。」

第5 本願発明と引用発明との対比
(1)引用発明の「ソース、ドレインおよび制御ゲートを有するメモリアレイトランジスタ405-1-1乃至405-N-M」は、本願発明の「第1の端子、第2の端子および制御端子を有し、メモリセルアレイとは別に設けられた複数の不揮発性メモリセル」と、「第1の端子、第2の端子および制御端子を有」する「複数の不揮発性メモリセル」である点で共通する。

(2)引用発明の「書込み電圧VPP」及び「メモリアレイトランジスタのソース」は、本願発明の「所定レベルの電圧」及び「不揮発性メモリセルの第1の端子」に相当する。
よって、引用発明の「書込み電圧VPPを全てのメモリアレイトランジスタのソースへ印加するトランジスタ443」は、本願発明の「該複数の不揮発性メモリセルの第1の端子に対して所定レベルの電圧を印加するレベルシフト回路」に相当する。

(3)引用例1の第4図を参照すると、メモリアレイトランジスタ405-1-1は一方の端子でトランジスタ443と接続し、他方の端子で列セレクトトランジスタ104-1と接続している。ここにおいて、メモリアレイトランジスタとトランジスタ443との接続点が、本願発明の「不揮発性メモリセルの第1の端子」に相当し、他方の接続点であるメモリアレイトランジスタと列セレクトトランジスタの接続点が、本願発明の「不揮発性メモリセルの第2の端子」に相当することが明らかであるから、引用発明の「列セレクトトランジスタ104-1乃至104-M」は、本願発明の「前記複数の不揮発性メモリセルの第2の端子にそれぞれ設けられた複数のスイッチ用トランジスタ」と、「前記複数の不揮発性メモリセルの第2の端子に」「設けられた複数のスイッチ用トランジスタ」である点で共通する。

(4)引用発明の「フラッシュ消去EEFROMメモリ」は、本願発明の「不揮発性メモリ回路」に相当する。

(5)以上のことをふまえると、本願発明と引用発明とは、
「第1の端子、第2の端子および制御端子を有し、複数の不揮発性メモリセルと、
該複数の不揮発性メモリセルの第1の端子に対して所定レベルの電圧を印加するレベルシフト回路と、
前記複数の不揮発性メモリセルの第2の端子に設けられた複数のスイッチ用トランジスタとを備えることを特徴とする不揮発性メモリ回路。」

である点で一致し、以下の点で相違する。

(相違点1)
本願発明では、「メモリセルアレイとは別に設けられた複数の不揮発性メモリセル」であるのに対して、引用発明の「メモリアレイトランジスタ405-1-1乃至405-N-M」はメモリセルアレイに設けられたものである点。

(相違点2)
本願発明では、「前記複数の不揮発性メモリセルの第2の端子」に「複数のスイッチ用トランジスタ」が「それぞれ設けられ」ているのに対して、引用発明は、複数の列のメモリアレイトランジスタ毎に「列セレクトトランジスタ104-1乃至104-M」がそれぞれ設けられている点。

第6 当審の判断
(1)相違点1について
不良アドレスを記憶する回路に不揮発性半導体メモリセルを用いることは、以下に示す周知例1及び周知例2に記載されるように周知の技術事項である。ここで、不良アドレスを記憶する回路は、アドレスによって選択されるメモリセルアレイとは別に設けられる回路であるから、引用発明に記載された不揮発性メモリセルの構成を、周知の不良アドレスを記憶する不揮発性メモリセルに適用して、本願発明のごとく、「メモリセルアレイとは別に設けられた複数の不揮発性メモリセル」とすることは、当業者が容易に想到し得た事項である。

周知例1:特開2001-184892号公報
特開2001-184892号公報(平成13年7月6日出願公開)には、図1とともに、次の記載がある。

「【0002】
【従来の技術】〔第1従来例〕不揮発性半導体メモリ装置では、歩留りを向上 させるために、不良ビット線,不良ワード線,不良メモリセルを各々正常なものと置換して使用する手法がある。これらの不揮発性半導体メモリ装置では、この不良ビット線,不良ワード線,不良メモリセルのアドレスを記憶しておく必要がある。
【0003】これを記憶するために、電気的に書換可能な不揮発性半導体メモリセルを用いる手法(特開平5-276018号公報参照)がある。この手法を、図1に示す回路図およびこの回路におけるアドレス1つ分を記憶する基本回路構成を示す図2を参照して説明する。例えば、この回路に、アドレス「101」を記憶する場合について述べる。図1に示した回路は、ETOXに代表されるチャネルホットエレクトロンを用いた書き込みを行うフラッシュメモリに適応したものである。図20に示すように、このタイプのフラッシュメモリでは、初期状態ではメモリセルM0,M1,M2のしきい値が、0.5V?2.5V付近にある。」

周知例2:特開平5-258595号公報
特開平5-258595号公報(平成5年10月8日出願公開)には、図1とともに、次の記載がある。

「【0016】図1は本発明の第1の実施例のブロック図である。
【0017】この実施例は、第1のアドレス信号(図1には示されていない)により選択され供給データの書込み及び記憶データの読出し(以下、書込み/読出しという)を行う複数のメモリセル(図1には示されていない)をそれぞれ含む複数のセルアレイブロック11a?11dから成るメモリセルアレイ1と、・・・情報書込み時以外の通常動作時、ソース電極及びコントロール電極が接地電位にドレイン電極が電源電位より所定の電位だけ低い電位にそれぞれ保たれフローティングゲートの電荷蓄積状態に従ってディプレッション型又はエンハンスメント型となる複数のメモリトランジスタ(図1には示されていない)を備え、情報書込み時、上記フローティングゲートの電荷蓄積状態を制御してリダンダンシセルアレイ2への置換の要否決定のための置換要否情報RA及び欠陥セルを含んだセルアレイブロックの識別のためのブロックアドレスBAから成る置換情報を記憶する置換情報記憶回路5と、・・・とを備える。」

(2)相違点2について
一般に、メモリアレイの行及び列の数は必要とされる記憶容量に応じて適宜選択し得る設計事項であるから、不良アドレスを記憶する不揮発性メモリ回路のような比較的小さい容量のメモリ回路に引用発明を適用するに当たり、メモリアレイの行の数を減らし、メモリアレイトランジスタ405-1-1?405-1-mの1行のみを備える構成とすることは当業者が容易に想到し得た事項である。
そして、引用発明において、メモリアレイトランジスタ405-1-1?405-1-mの1行のみを備える構成とは、m個のメモリアレイトランジスタ405-1-1?405-1-mに対して、m個の列セレクトトランジスタ104-1?104-mがそれぞれ設けられる構成にほかならない。よって、引用発明において、本願発明のごとく、「前記複数の不揮発性メモリセルの第2の端子にそれぞれ設けられた複数のスイッチ用トランジスタ」とすることは、メモリアレイトランジスタ405-1-1?405-1-mの1行のみを備える構成とすることと同様に、当業者が容易に想到し得た事項である。

(3)以上検討したとおり、本願発明は、従来周知の技術を勘案することにより、引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第7 むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2010-04-06 
結審通知日 2010-04-13 
審決日 2010-04-26 
出願番号 特願2002-268643(P2002-268643)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 561- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 加藤 俊哉
相田 義明
発明の名称 不揮発性メモリ回路  

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