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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1238933 |
| 審判番号 | 不服2008-21183 |
| 総通号数 | 140 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-08-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-08-18 |
| 確定日 | 2011-06-22 |
| 事件の表示 | 特願2002-568209「デジタル信号プロセッサ割込みアクセラレータ」拒絶査定不服審判事件〔平成14年 9月 6日国際公開、WO02/69154、平成16年12月24日国内公表、特表2004-538544〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、2002年2月18日(パリ条約による優先権主張2001年2月28日、米国)を国際出願日とする出願であって、平成19年7月18日付け拒絶理由通知に対し、平成19年10月24日付けで手続補正がされたが、平成20年5月14日付けで拒絶査定され、これに対し、同年8月18日に拒絶査定不服審判が請求されるとともに、同年8月28日に手続補正がされたものである。 第2 平成20年8月28日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成20年8月28日付けの手続補正(以下、「本件補正」という。)を却下する。 [理由] 1.本件補正前及び本件補正後の本願発明 本件補正は、特許請求の範囲についてするもので、補正前の請求項1に「前記割込みアクセラレータが、前記I/O割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答してサンプルを転送するようにも構成される」とあったところを、「前記割込みアクセラレータが、前記I/O割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答して前記DSPを休止したままでサンプルを転送するようにも構成される」(下線部は、補正箇所を示す。)と限定するものであるから、特許法第17条の2第4項第2号に掲げる事項を目的とするものである。 そこで、本件補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第5項に規定する要件を満たすか)否かを、請求項1に係る発明(以下、「本願補正発明」という。)について以下に検討する。 本願補正発明は、次のとおりのものである。 「【請求項1】 デジタル信号データを処理するデジタル信号プロセッサ(DSP)プログラムの実行において使用する回路装置であって、 サンプルを含むデジタル信号データを記憶するように構成されたデータメモリと、 前記データメモリと結合され、前記データメモリに記憶されたサンプルを処理するように構成されたDSPと、 I/O割込みを生成するように構成されたI/Oインターフェースと、 前記I/Oインターフェースからの前記I/O割込みを検出し、前記I/O割込みに応答して、前記I/Oインターフェースと前記データメモリとの間においてサンプルを転送し、所定数のサンプルが、前記I/Oインターフェースと前記データメモリとの間において転送された後に、前記DSPに割込むように構成された割込みアクセラレータと、 を有し、 前記I/OインターフェースがさらにI/Oレジスタを有し、前記I/Oインターフェースが外部I/O装置と前記I/Oレジスタとの間においてサンプルを転送するように構成され、 前記割込みアクセラレータが、前記I/Oレジスタと前記データメモリとの間においてサンプルを転送することにより、前記I/Oインターフェースと前記データメモリとの間においてサンプルを転送するように構成され、 前記割込みアクセラレータが、前記I/O割込みを、前記I/Oレジスタ、転送方向、及び前記I/O割込みに応答する前記データメモリにおけるサンプルバッファ内のメモリの位置と関連付けるように構成され、 前記DSPが、休止動作により、及び休止肯定応答信号を提供することにより休止信号に応答するように構成され、前記割込みアクセラレータが、前記I/O割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答して前記DSPを休止したままでサンプルを転送するようにも構成される、回路装置。」 2.引用例 原査定の拒絶の理由に引用された、本願の優先日前に頒布された刊行物である特開平7-175782号公報(以下、「引用例」という。)には、図面とともに以下の技術事項が記載されている。 (イ)「【請求項1】 ディジタル信号処理プロセッサ(DSP)であって、 DSPデータを格納するデータ・メモリにおける記憶場所、DSP命令を格納するプログラム・メモリにおける記憶場所、および前記DSPの外部の周辺装置とのインタフェースを与える複数のオンチップ周辺インタフェース、を含む複数のメモリ・マップされた資源;前記のデータ・メモリおよびプログラム・メモリに接続され、前記の格納されたDSP命令を実行するDSPコア;前記DSPをホスト・プロセッサに接続するためのホスト・プロセッサ・インタフェースを含み、前記メモリ・マップされた資源の指定されたものどうしの間のローカル・データ転送を実行するために、また、該ホスト・プロセッサと該メモリ・マップされた資源との間のホスト・データ転送を実行するために、前記データ・メモリ、前記プログラム・メモリ、前記DSPコアおよび前記オンチップ周辺インタフェースに接続された、DMAコントローラ;そして、 前記データ・メモリ、前記プログラム・メモリ、前記DSPコアおよび前記DMAコントローラに接続された複数のデータ/アドレス・バス対であって、該データ/アドレス・バス対の第一のものは、前記ホスト・プロセッサ、前記メモリおよび前記周辺装置間のデータ転送のために前記DMAコントローラにより制御されるデータ転送専用であり、該データ/アドレス・バス対の第二のものは、前記DSPコアとのデータ転送のために前記DSPコアにより制御されるデータ転送専用である、複数のデータ/アドレス・バス対;を備え、 前記DMAコントローラが、前記メモリ・マップされた資源間のローカル・データ転送のための第一の組のレジスタと、ホスト・データ転送のための前記ホスト・プロセッサ・インタフェースにおける第二の組のレジスタを有し、該第一の組のレジスタにはデータ転送レジスタ、アドレス転送元レジスタおよびアドレス転送先レジスタが含まれており、・・・(中略)・・・選択される;ディジタル信号処理プロセッサ。」(第1欄第2行?第2欄第15行) (ロ)「【0062】DMAC割込みコントローラ DMACによって調整される典型的なデータ転送は、オンチップ・データ・メモリおよびオンチップ命令メモリならびに外部メモリを含む高速メモリ間のものである。DMACは、外部システムのための比較的低速の周辺装置2300からシリアルI/Oインタフェースやシリアル通信インタフェースを介してデータ転送要求を処理しなければならない場合もいろいろある。図4Dおよび4Eにおいて、周辺装置インタフェースからの割込み信号は、3つまで別々に処理することができる。それらの周辺装置インタフェースは、それぞれ独自の出力エンプティ(アウトプット・エンプティ、Oｕｔｐｕｔ Emｐｔｙ)割込み(外向きのデータ転送用)および入力フル(インプット・フル、Inｐｕｔ Fｕll)割込み(内向きのデータ転送用)を有する。即ち、シリアルI/O周辺装置0 2302に対してはS0DOEおよびS0DIF、シリアルI/O周辺装置1 2304に対してはS1DOEおよびS1DIF、ならびにシリアル通信装置2306に対してはSCDOEおよびSCDIFを有する。シリアルI/O装置0および1は、符号/復号器(コーデック、CODEC)チップまたはシリアル・デジタル・データにアクセスするその他の装置でもよい。シリアル通信装置2306は、一般に、RS232Cポートを有する装置である。」(第22欄第39行?第23欄第12行) (ハ)「【0064】DMACは、専用のDMA割込みコントローラ3060を用いて、これらの周辺データ転送要求を割込みに基づいて処理する。これらの転送を許可するのは、図4B、4Dおよび6に示した専用の周辺割込み制御レジスタicｔｒ3022である。レジスタicｔｒ3022には、2つの可能な周辺割込みPIRQ0およびPIRQ1のそれぞれに対し4つの情報フィールドを設けてある。DSPコアは、割込みフラグ(PIRQ1、PIRQ0)自体を除く、icｔｒ3022の全フィールドのリード/ライト・アクセス権を有するが、割込みフラグに対してはリード・アクセス権のみを持つ。 【0065】割込み選択フィールド(PIRQ1の場合はS12、S11、S10、またPIRQ0の場合はS02、S01、S00)により、割込みの発信源である周辺装置(シリアルI/O装置0 2302、シリアルI/O装置1 2304またはシリアル通信I/O 2306の何れか)およびその周辺装置がリード(「Oｕｔｐｕｔ Emｐｔｙ」)またはライト(「Inｐｕｔ Fｕll」)の用意ができているかどうかを指定する。例えば、ビットS02、01、00=＜0,0,0＞ならば、シリアルI/O 0周辺装置からのInｐｕｔ Fｕll(即ち、受信データ)割込みに周辺割込み0が割り当てられる。 【0066】機能選択フィールド(PIRQ1の場合はF11、F10、またPIRQ0の場合はF01、F00)により、実行すべきデータ転送動作が指定される。図6に割込みのデータ転送機能を短縮形式で示す。ただし、図示した各データ転送機能は、実際には、前述のようにロードおよびストアの原始的な動作を別個に行う。なお、DSPコア3500が実行するソフトウェアは、周辺装置インタフェース2200がDMAC3000と共に行うべき周辺I/O動作がある場合、それらを指定するために、フィールドSj2、Sj1、Sj0、Fj1、Fj0に値をロードするので、注意を要する。 【0067】DMAC割込みフラグPIRQ0およびPIRQ1は、セットされている場合、DMACへの未処理のPIRQ0およびPIRQ1割込み示す。これらのフラグは、その割込みの受け付け時に、DMACによって解除される。最後に、DSP割込み優先度フラグPTE1PおよびPTE0Pがセットされている場合、DMACは、未処理のデータ転送が終了する(即ち、iｒc0またはiｒc1が1に等しい)と直ちに、DSPコアに割込みをかける。また、PTE0PまたはPTE1Pが0に等しい場合、DMACは、DSPコア3500に割込みを発しない。」(第23欄第20行?第24欄第14行) (ニ)「【0081】なお、実際には、バスPDは、XD1102、YD1104、およびDD1106の1つから並列アービタ2100によって選択され、且つバスPAは、XA1108、YA1110およびDA1112の1つから並列アービタによって選択される。図4Eに、その周辺バスに接続すべき内部バスを選択するマルチプレクサ回路を示す。周辺装置2300にアクセスするために、DSPコアまたはDMACは、まず、バス・イネーブル信号(例えば、XABUSE、YABISE、DTBUSE)を並列アービタ2100に供給し、メモリ・マップされた周辺装置のアドレスを対応するアドレス・バスに置くとともに、同じアドレスを並列アービタに与える。ここで、並列アービタ2100は、その周辺装置へのアクセス権を与える。アクセスの競合がある場合には、幾分遅れて与えられる。」(第26欄第45行?第27欄第9行) (ホ)「【0087】他のDMACデータ転送と同様に、ローカル・データ転送は、一連のロード/ストア動作からなる。ロード/ストア動作においては、データが、転送元アドレス(転送元(ソース)アドレス・レジスタaｓに格納されている)からデータ転送レジスタdｒに一時的にロードされ、さらに転送先アドレス(転送先(ディスティネーション)アドレス・レジスタadに格納されている)に書き込まれる。ローカル・データ転送は、すべて専用のバスDA1112およびDD1106を用いるので、バスDD1106にデータ・レジスタdｒが接続され、DA1112バスにアドレス・レジスタaｓおよびadが接続される。殆どの場合、DMACは、DSPコアの動作と並列にローカル・データ転送を実行することができる。しかし、DMAC(DMAアドレス・バス使用)とDSPコア(X、YまたはPCアドレス・バス使用)とが同時に同じメモリ装置をアクセスしようとすると、ローカル・データ転送が遅れることもある。前記のように、このようなアクセスの競合の解消は、並列アービタにより、DMACの動作を引き延ばしてDSPコアのアクセスを許可してから、DSPコアからサイクルを盗んでDMACのメモリ・アクセスを許可することによって、行われる。」(第29欄第10?31行) (ヘ)「【0106】最後に、DMACは、レジスタicｔｒのビット・フラグによってそれぞれ表される周辺割込み0(PIRQ0)、そして周辺割込み1(PIRQ1)を探す。これらの割込みの何れかが検出された場合、DMACは、割込み制御レジスタicｔｒ 3022において指定される機能を伴う「load dr 」および「storedr」コマンドを実行することにより、単一データ転送シーケンスを実行する。割込みPIRQ0およびPIRQ1には、転送先レジスタaid0/1、転送元レジスタaiｓ0/1および反復回数レジスタiｒc0/1がそれぞれ使用される。この転送の終了の後、DMACは、制御レジスタcｔｒのDTフラグを検査する。このフラグが設定されている場合、DMACは、中断した本来のデータ転送動作を再開する。DTが解除されている場合、DMACは、HALTモードにはいる。 【0107】図10は、DMACがシリアル・インタフェースの入力レジスタ(周辺装置インタフェース2200の一部)からメモリ・ブロックへとデータを転送する過程を示す。転送先アドレス・ポインタ(あるメモリ位置への)は、割込みの度にインクリメントする。このようにして、シリアル装置からの非同期信号を転送先メモリに順次書き込むことができる。これは、モデムまたはコーデックから内部または外部のメモリへのデータ転送のような単一転送元レジスタから複数のメモリ位置へのデータ転送の一例である。 【0108】DSPは、転送を始めるにあたり、最初に、選択された周辺装置、転送機能およびDSPの割込み要求モードを割込み制御レジスタicｔｒ 3022に書き込む。この場合、DSPは、＜S20,S10,S00＞を＜0,0,0＞と設定することにより、シリアル・インタフェース0の入力を周辺割込み0 PIRQ0として選ぶ。第2に、DSPは、＜F01,F00＞を＜0、1＞と設定する(これは、転送機能*aid++=*aiｓに相当する)ことにより、転送が単一の転送元(シリアル・インタフェース0のデータ受信レジスタ)から複数の転送先(メモリの1ブロック)へのものであることを指定する。第3に、DMACがデータ転送の終了後にDSPに割り込むか否かを決定するPTE0PフラグをDSPコアにより設定する。PTE0Pを0に設定することは、DSPコアに割込みが送られないことを意味する。PTE0Pを1に設定することにより、DMACが、割込み転送カウンタiｒc0が1に等しいときに、それぞれの割込みPTE0またはPTE1をDSPコアに送るようになる。 【0109】次に、DSPが、転送元および転送先のアドレスをaiｓ0 3032およびaid0 3028にそれぞれ設定する。この例では、aiｓ0が、シリアル・インタフェース0の受信データ・レジスタのアドレスを保持し、aid0が、前記のシリアル・データの書き込まれるメモリ・ブロックの開始アドレスを保持する。必要であれば、転送予定のデータ数を割込み反復回数レジスタdiｒc0に書き込む。 【0110】次に、DSPにより、シリアル・インタフェース0の制御レジスタｓcｔｒ03071のフラグRIE0を1に設定することによりシリアル・インタフェース割込みのマスクを解除する(図4Eおよび4G参照)。シリアル・インタフェース2202は、そのデータ読み込みレジスタｒdｒ0 3073(実施例においては24ビットのシフト入力パラレル出力レジスタ)を満たすデータを受信すると、状態レジスタｓｓｔｒ0 3072のRDRF0フラグをセットする。レジスタｓcｔｒ0のRIE0フラグを1に設定すると、シリアル受信データ・レジスタｒdｒ0が外部の装置2302から受信したデータで一杯になったときに、シリアル・インタフェース0 2202は、受信データ割込み信号をDMACまたはDSPの割込みコントローラの何れかに送ることが可能となる。ｓcｔｒ0レジスタ3071のIAD0(割込み要求アドレス)フラグが0に等しい場合、受信データ割込みは、DSPコア3500に送られる。IAD0フラグが1に等しい場合、受信データ割込みはDMACに送られる。RIE0が0に設定されている場合、受信されたデータ割込みは、DSP割込みコントローラにもDMACにも送られないので、データはDSPに全く受信されないことになる。 【0111】同様に、周辺装置へのデータの転送に対しては、周辺インタフェース2202が、転送されるべきデータが格納される送信データレジスタｔdｒ0(実施例においては24ビットパラレル入力シフト出力レジスタ)を有する。周辺インタフェース2202は、レジスタｔdｒ0のデータが周辺装置2302により総て受信されると、状態レジスタｓｓｔｒ0のビット・フラグTDRE0をセットした後、対応する「出力エンプティ」割込み要求信号を生成する。IDA0が1に等しい場合、この割込みは、DMAC3000へと経路選択されて送られ、次に、その周辺インタフェースに対する反復回数iｒc0が2以上の場合、DMACが、次のデータ・ワードを送信データレジスタｔdｒ0にロードする。 【0112】シリアル・インタフェース1 2204も同様のレジスタｓcｔｒ1、ｓｓｔｒ1、ｒdｒ1およびｔｒd1を備えている。 【0113】DMACの割込み動作は、シリアル・インタフェース0 2202からのシリアル入力データ・レジスタフル割込み信号S0DIFによって開始される。即ち、この割込み信号が、DSPの割込みコントローラ2600に送られ、そこで、icｔｒ 3022の割込みフラグPIRQ0が値1に設定される。さらに、これにより、シリアル・データのリードの用意のできたことが、DMACの割込みコントローラ3004に信号で通知される。DMACに到達する多数の周辺割込みが、表3で決定された優先度によって処理される。周辺のデータ転送が受け付けられると、一対のdｒロード動作およびdｒストア動作によって転送が実現される。前記のように、dｒロードおよびdｒストアの動作中に行われるメモリ・アクセスに対しては、競合の調停が行われる。DMACの割込みプログラムのdｒロード動作の直前に、DMACがPIRQ0フラグを解除して、DMACの割込みコントローラに次の割込みを受ける準備をさせる。dｒロード動作に続いて、DMACは、シリアル入力データレジスタフルフラグRDRF0を解除して、そのシリアル・インタフェースにさらにデータを受信する準備をさせる。フラグPIRQ0およびRDRF0の解除は別として、割込みデータ転送動作は、転送元および転送先のレジスタがaiｓ0およびaid0である点をのぞけば、前述のローカル・データ転送動作と正に同じである。 【0114】dｒロードおよびdｒストアの終了後、DMACは、反復カウンタiｒc0の内容を検査する。iｒc0=1(周辺転送が終了していることを意味する)、且つPTE0P=0(転送終了ののち直ちに、DSPコア3500が割込みを受けることを意味する)の場合、DMACは、割込みPTE0(周辺転送0終了)をDSPコア3500に発する。iｒc＞=2の場合、反復カウンタiｒc0を1だけデクリメントし、DMACが、次の周辺割込みを待つ。この時点で、フラグDT=1(割り込まれたDMACのデータ転送プロセスを意味する)の場合、DMACは、その中断したプロセスを再開する。フラグDT=0(割込みを受けた動作が無いことを意味する)の場合、DMACは、HALTとなる。 【0115】図11は、周辺データ転送動作のタイミングを示す。DMACの割込みが、割込みを受信し(フラグPIRQ0をセットするDSPを介して)、次のサイクルにおいて、優先度を解読する。競合する割込みの場合、優先度の低い割込みは無視する。次のサイクルで、DMACの割込みコントローラが、その割込みを承認(アクノリッジ)して、割込み処理プログラムをフェッチする(icｔｒにおいて指定される転送機能からPLA状態が生成される)。2つの連続した命令(ロードdｒおよびストアdｒ)がフェッチされる。2サイクルでそれらの命令が実行された後に、DMACの割込みコントローラにより、本来の転送ルーチンを再開する。なお、DMACは、既に実行中のローカル・データ転送が終了するまで、割込み処理プログラムの実行を延期する。つまり、前のデータ転送動作の実行が終わっていない場合、割込み動作をDMACの1動作周期だけ遅らせる。」(第33欄第14行?第36欄第14行) 上記引用例記載事項及び図面の記載を総合勘案すると、引用例には、次の発明(以下、「引用発明」という。)が記載されていると認められる(なお、引用例の記載には、同義語が多数用いられているため、以下では同義語を特定の用語に言い換えて、用語の統一を図っている。また、以下に認定した引用発明は、「IAD0フラグ」が1に等しい場合のものである。)。 「DSPデータを格納するデータ・メモリと、前記DSPの外部の周辺装置とのインタフェースを与える複数の周辺インタフェースと、前記データ・メモリおよびプログラム・メモリに接続され、該プログラム・メモリに格納されたDSP命令を実行するDSPコアと、前記データ・メモリ、前記プログラム・メモリ、前記DSPコアおよび前記周辺インタフェースに接続されたDMAコントローラ(DMAC)とを備えるディジタル信号処理プロセッサ(DSP)であって、 前記周辺装置は、コーデックチップを含むシリアルI/O装置であり、 前記周辺インタフェースは、それぞれ独自の外向きのデータ転送用割込み、および内向きのデータ転送用割込みを有し、 前記DMACは、周辺割込み制御レジスタicｔｒ3022の周辺割込み0(PIRQ0)および周辺割込み1(PIRQ1)により周辺割込みが検出された場合、これらの周辺割込みに基づいて周辺データ転送要求を処理するが、周辺割込み制御レジスタicｔｒ3022には、2つの可能な周辺割込み(PIRQ0およびPIRQ1)のそれぞれに対し4つの情報フィールドが設けられており、4つの情報フィールドは、割込み選択フィールド、機能選択フィールド、DMAC割込みフラグ、及びDSP割込み優先度フラグであり、 割込み選択フィールドにより、割込みの発信源である周辺装置(シリアルI/O装置0、シリアルI/O装置1)、及び、周辺割込みが、外向きのデータ転送用割込みであるのか、内向きのデータ転送用割込であるのかが割り当てられ、 機能選択フィールドにより、実行すべきデータ転送動作が指定され、 DMAC割込みフラグにより、DMACへの未処理のPIRQ0およびPIRQ1割込みが示され、 DSP割込み優先度フラグPTE1PおよびPTE0Pにより、未処理のデータ転送が終了したときに、DMACからDSPコアへ割込みをかけるか否かが指定され、 DMACは、DSPコアの動作と並列にローカル・データ転送を実行することができるが、DMAC(DMAアドレス・バス使用)とDSPコア(X、YまたはPCアドレス・バス使用)とが同時に同じメモリ装置へアクセスしようとした場合、並列アービタにより、DMACの動作を引き延ばしてアクセスの競合が解消され、 コーデックからメモリへのデータ転送のような単一転送元レジスタから複数のメモリ位置へのデータ転送では、DSPは、転送を始めるにあたり、周辺割込み制御レジスタicｔｒ3022を設定することにより、周辺割込み0(PIRQ0)に対し、シリアル・インタフェース0の周辺インタフェース2202からの内向きのデータ転送用割込を割り当て、転送が単一の転送元(シリアル・インタフェース0のデータ受信レジスタ)から複数の転送先(メモリの1ブロック)へのものであることを指定し、DSP割込み優先度フラグPTE0Pフラグを1に設定することにより、DMACがデータ転送の終了後(割込み転送カウンタiｒc0が1に等しいとき)に、割込みPTE0をDSPコアに送るようにし、転送元のアドレス及び転送先のアドレスとして、シリアル・インタフェース0の受信データ・レジスタのアドレス、および、前記のシリアル・データの書き込まれるメモリ・ブロックの開始アドレスを、それぞれ転送元レジスタaiｓ0および転送先レジスタaid0に保持させ、転送予定のデータ数を割込み反復回数レジスタdiｒc0に書き込み、 周辺インタフェース2202は、シリアル受信データ・レジスタｒdｒ0を有し、該シリアル受信データ・レジスタｒdｒ0が外部のシリアルI/O装置0から受信したデータで一杯になったときに、内向きのデータ転送用割込み要求信号をDMACに送り、周辺データ転送要求が受け付けられると、DMACは、転送元レジスタaiｓ0および転送先レジスタaid0を使用し、一対のロード動作およびストア動作によって単一データ転送シーケンスを実行するが、前記のように、ロードおよびストアの動作中に行われるメモリ・アクセスに対しては、競合の調停が行われ、単一データ転送シーケンスの終了後、DMACは、反復カウンタiｒc0の内容を検査し、iｒc0=1(周辺転送が終了していることを意味する)の場合、DMACは、割込みPTE0をDSPコアに発し、iｒc＞=2の場合、反復カウンタiｒc0を1だけデクリメントし、DMACは、次の周辺割込みを待ち、 同様に、周辺装置へのデータの転送に対しては、周辺インタフェース2202が、転送されるべきデータが格納される送信データレジスタｔdｒ0を有し、送信データレジスタｔdｒ0のデータがシリアルI/O装置0により総て受信されると、外向きのデータ転送用割込み要求信号を生成し、この割込みは、DMACへと経路選択されて送られ、次に、その周辺インタフェース2202に対する反復回数iｒc0が2以上の場合、DMACが、次のデータ・ワードを送信データレジスタｔdｒ0にロードする、 ディジタル信号処理プロセッサ(DSP)。」 3.対比 本願補正発明を、引用発明と対比する。 引用発明において、「ディジタル信号処理プロセッサ(DSP)」の「DSPコア」が「プログラム・メモリに格納されたDSP命令を実行」することが、本願補正発明の「デジタル信号データを処理するデジタル信号プロセッサ(DSP)プログラムの実行」に相当する。 次に、本願明細書第0026段落には「【0026】 AC97インターフェース28は、信号がコーデック48によりデジタル化されるようなマイクロホン46として描かれているアナログ外部I/O装置から、記録するサンプルを受信する。同様に、AC97インターフェース28は、コーデック48を経由して、スピーカー50として描かれているアナログI/O装置に処理されたサンプルを送信する。」と、コーデック48の扱うデジタル信号が「サンプル」と記載されているから、引用発明において、「コーデックチップを含むシリアルI/O装置」から転送された「データ」が、本願補正発明の「サンプル」に相当するといえる。よって、引用発明において、該「データ」を格納している「DSPデータを格納するデータ・メモリ」が、本願補正発明の「サンプルを含むデジタル信号データを記憶するように構成されたデータメモリ」に相当する。 次に、引用発明の「DSPコア」は、「データ・メモリ」に接続され、「プログラム・メモリに格納されたDSP命令を実行する」ことで「データ・メモリ」に格納された「DSPデータ」を処理しているから、本願補正発明の「前記データメモリと結合され、前記データメモリに記憶されたサンプルを処理するように構成されたDSP」に相当する。 次に、引用発明の「シリアルI/O装置」の「周辺インタフェースは、それぞれ独自の外向きのデータ転送用割込み、および内向きのデータ転送用割込みを有し」ているから、本願補正発明の「I/O割込みを生成するように構成されたI/Oインターフェース」に相当する。 次に、引用発明の「DMAコントローラ(DMAC)」は、「周辺割込みが検出された場合、これらの周辺割込みに基づいてこれらの周辺データ転送要求を処理する」ものであって、「コーデックからメモリへのデータ転送のような単一転送元レジスタから複数のメモリ位置へのデータ転送」を行う場合には、「DMAC」による「一対のロード動作およびストア動作によって単一データ転送シーケンス」が実行され、「反復カウンタiｒc0の内容を検査し」「iｒc＞=2の場合、反復カウンタiｒc0を1だけデクリメントし、DMACが、次の周辺割込みを待ち、」「iｒc0=1(周辺転送が終了していることを意味する)の場合、DMACは、割込みPTE0をDSPコアに発し」、また「周辺装置へのデータの転送」を行う場合も同様であるから、引用発明において、かかる動作を行う「DMAC」が、本願補正発明の「前記I/Oインターフェースからの前記I/O割込みを検出し、前記I/O割込みに応答して、前記I/Oインターフェースと前記データメモリとの間においてサンプルを転送し、所定数のサンプルが、前記I/Oインターフェースと前記データメモリとの間において転送された後に、前記DSPに割込むように構成された割込みアクセラレータ」に相当するといえる。 次に、引用発明において、「コーデックチップを含むシリアルI/O装置」の「周辺インタフェース2202」が、「シリアル受信データ・レジスタｒdｒ0」や「送信データレジスタｔdｒ0」を有し、「外部のシリアルI/O装置0」から「データ」を「受信」したり、「格納され」た「データ」を「周辺装置へ」「転送」したりするよう構成されることが、本願補正発明の「前記I/OインターフェースがさらにI/Oレジスタを有し、前記I/Oインターフェースが外部I/O装置と前記I/Oレジスタとの間においてサンプルを転送するように構成され」ることに相当する。 次に、引用発明において、「DMAC」が、「コーデックチップを含むシリアルI/O装置」の「コーデックからメモリへのデータ転送」の際に「周辺インタフェース」の「単一転送元レジスタから複数のメモリ位置へのデータ転送」を行い、「同様に、周辺装置へのデータの転送」を行うように構成されることが、本願補正発明の「前記割込みアクセラレータが、前記I/Oレジスタと前記データメモリとの間においてサンプルを転送することにより、前記I/Oインターフェースと前記データメモリとの間においてサンプルを転送するように構成され」ることに相当する。 次に、引用発明において、「DMAC」が、「周辺割込み」を検出した場合、「周辺割込み制御レジスタicｔｒ3022」により、「割込みの発信源」がどの「周辺装置」(シリアルI/O装置0、シリアルI/O装置1)であるのか、また該「周辺割込み」が、「外向きのデータ転送用割込みであるのか、内向きのデータ転送用割込であるのか」を判定すること、及び「転送が単一の転送元(シリアル・インタフェース0のデータ受信レジスタ)から複数の転送先(メモリの1ブロック)へのものである」場合には、「DMAC」が、「転送元レジスタaiｓ0」に「保持」された「アドレス」を「受信データ・レジスタのアドレス」として用い、「転送先レジスタaid0」に「保持」された「アドレス」を「メモリ・ブロックの開始アドレス」として使用するように構成されることが、本願補正発明の「前記割込みアクセラレータが、前記I/O割込みを、前記I/Oレジスタ、転送方向、及び前記I/O割込みに応答する前記データメモリにおけるサンプルバッファ内のメモリの位置と関連付けるように構成され」ることに相当する。 すると、本願補正発明と引用発明とは、次の点で一致する。 ＜一致点＞ 「デジタル信号データを処理するデジタル信号プロセッサ(DSP)プログラムの実行において使用する回路装置であって、 サンプルを含むデジタル信号データを記憶するように構成されたデータメモリと、 前記データメモリと結合され、前記データメモリに記憶されたサンプルを処理するように構成されたDSPと、 I/O割込みを生成するように構成されたI/Oインターフェースと、 前記I/Oインターフェースからの前記I/O割込みを検出し、前記I/O割込みに応答して、前記I/Oインターフェースと前記データメモリとの間においてサンプルを転送し、所定数のサンプルが、前記I/Oインターフェースと前記データメモリとの間において転送された後に、前記DSPに割込むように構成された割込みアクセラレータと、 を有し、 前記I/OインターフェースがさらにI/Oレジスタを有し、前記I/Oインターフェースが外部I/O装置と前記I/Oレジスタとの間においてサンプルを転送するように構成され、 前記割込みアクセラレータが、前記I/Oレジスタと前記データメモリとの間においてサンプルを転送することにより、前記I/Oインターフェースと前記データメモリとの間においてサンプルを転送するように構成され、 前記割込みアクセラレータが、前記I/O割込みを、前記I/Oレジスタ、転送方向、及び前記I/O割込みに応答する前記データメモリにおけるサンプルバッファ内のメモリの位置と関連付けるように構成される、回路装置。」 一方で、両者は、次の点で相違する。 ＜相違点＞ 本願補正発明では、「DSPが、休止動作により、及び休止肯定応答信号を提供することにより休止信号に応答するように構成され、前記割込みアクセラレータが、前記I/O割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答して前記DSPを休止したままでサンプルを転送するようにも構成される」のに対し、引用発明では、「DMACは、DSPコアの動作と並列にローカル・データ転送を実行することができる」ため、「DMACによる」「ロードおよびストアの動作中に行われるメモリ・アクセスに対して」「DMAC(DMAアドレス・バス使用)とDSPコア(X、YまたはPCアドレス・バス使用)とが同時に同じメモリ装置へアクセスしようとした場合、並列アービタにより、DMACの動作を引き延ばしてアクセスの競合が解消され」るものの、「DSPコア」(本願補正発明の「DSP」に相当する。以下同じ。)が、休止動作により、及び休止肯定応答信号を提供することにより休止信号に応答するように構成され、「DMAC」(割込みアクセラレータ)が、前記I/O割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答して前記「DSPコア」(DSP)を休止したままでデータ(サンプル)を転送するようには構成されていない点。 4.判断 そこで、上記相違点について判断すると、CPUが、一時的に動作を停止すること(休止動作)により、及びCPUが停止したことを知らせる信号(休止肯定応答信号)を提供することによりCPUに停止要求する信号(休止信号)に応答するように構成され、DMA転送回路が、入出力機器からの転送要求に応答して前記CPUに停止要求する信号(休止信号)を提供することは、例えば特開平9-259074号公報の【従来の技術】の欄に記載されているように周知技術であって、かかる周知技術はプロセッサがDSPの場合にも適用できることは明らかである(例えば、江口 真、外4名、ベクトルDSPを用いた携帯端末におけるテレビ電話システム、電子情報通信学会2000年総合大会講演論文集 エレクトロニクス2、社団法人電子情報通信学会、2000年3月7日発行、ｐ.122、「3.DSPを用いたテレビ電話システム」欄の記載参照。)。 そして、引用発明においても、DMAC(DMAアドレス・バス使用)とDSPコア(X、YまたはPCアドレス・バス使用)とが同時に同じメモリ装置へアクセスして「アクセスの競合」が生じた場合には、該「アクセスの競合」の解消のためDMACによるデータ転送に遅延が生じることは明らかであるから、「DSPコア」のモードとして引用例にSLEEPモードが挙げられていること(引用例第46欄第8?9行)を考慮すれば、引用発明において、「DMAC」によるデータ転送を高速化すべく、「DMAC」と「DSPコア」との「アクセスの競合」自体が生じないよう、引用発明に上記周知技術を適用し、「DSPコア」(DSP)が、一時的に動作を停止すること(休止動作)により、及び「DSPコア」(DSP)が停止したことを知らせる信号(休止肯定応答信号)を提供することにより「DSPコア」(DSP)に停止要求する信号(休止信号)に応答するように構成され、「DMAC」(割込みアクセラレータ)が、「シリアルI/O装置」の「周辺インタフェース」からの「外向きのデータ転送用割込み、および内向きのデータ転送用割込み」(I/O割込み)に応答して前記「DSPコア」(DSP)に停止要求する信号(休止信号)を提供するように、及び前記「DSPコア」(DSP)が停止したことを知らせる信号(休止肯定応答信号)に応答して前記「DSPコア」(DSP)を休止したままでデータ(サンプル)を転送するようにも構成することは、当業者が容易になし得たことである。 また、本願補正発明の作用効果も、引用発明及び周知技術から当業者が予測しうるものである。 従って、本願補正発明は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。 5.本件補正についての結び 以上のとおり、本願補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものであるから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明について 1.本願発明 平成20年8月28日付けの手続補正は上記のとおり却下されたので、本願の請求項1に係る発明は、平成19年10月24日付けの手続補正書によって補正された特許請求の範囲の請求項1?11に記載された事項により特定されるとおりのものであるところ、請求項1に係る発明(以下、「本願発明」という。)は、次のとおりのものである。 「【請求項1】 デジタル信号データを処理するデジタル信号プロセッサ(DSP)プログラムの実行において使用する回路装置であって、 サンプルを含むデジタル信号データを記憶するように構成されたデータメモリと、 前記データメモリと結合され、前記データメモリに記憶されたサンプルを処理するように構成されたDSPと、 I/O割込みを生成するように構成されたI/Oインターフェースと、 前記I/Oインターフェースからの前記I/O割込みを検出し、前記I/O割込みに応答して、前記I/Oインターフェースと前記データメモリとの間においてサンプルを転送し、所定数のサンプルが、前記I/Oインターフェースと前記データメモリとの間において転送された後に、前記DSPに割込むように構成された割込みアクセラレータと、 を有し、 前記I/OインターフェースがさらにI/Oレジスタを有し、前記I/Oインターフェースが外部I/O装置と前記I/Oレジスタとの間においてサンプルを転送するように構成され、 前記割込みアクセラレータが、前記I/Oレジスタと前記データメモリとの間においてサンプルを転送することにより、前記I/Oインターフェースと前記データメモリとの間においてサンプルを転送するように構成され、 前記割込みアクセラレータが、前記I/O割込みを、前記I/Oレジスタ、転送方向、及び前記I/O割込みに応答する前記データメモリにおけるサンプルバッファ内のメモリの位置と関連付けるように構成され、 前記DSPが、休止動作により、及び休止肯定応答信号を提供することにより、休止信号に応答するように構成され、前記割込みアクセラレータが、前記I/O割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答してサンプルを転送するようにも構成される、回路装置。」 2.引用例 原査定の拒絶の理由で引用された引用例及びその記載事項は、前記「第2 [理由]2.」に記載したとおりである。 3.対比・判断 本願発明は、上記「第2 [理由]」で検討した本願補正発明から、「前記割込みアクセラレータが、前記I/O割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答して前記DSPを休止したままでサンプルを転送するようにも構成される」(下線部は、補正箇所を示す。)とあったところを「前記割込みアクセラレータが、前記I/O割込みに応答して前記休止信号を提供するように、及び前記休止肯定応答信号に応答してサンプルを転送するようにも構成される」と、「前記DSPを休止したままで」との限定事項を解除したものである。 そうすると、本願発明の発明特定事項をすべて含み、更に他の事項を付加したものに相当する本願補正発明が、「第2 [理由]4.」に記載したとおり、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。 4.むすび 以上のとおり、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができないものである。 従って、その余の請求項について論及するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-01-20 |
| 結審通知日 | 2011-01-25 |
| 審決日 | 2011-02-08 |
| 出願番号 | 特願2002-568209(P2002-568209) |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
P 1 8・ 572- Z (G06F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 梅景 篤 |
| 特許庁審判長 |
水野 恵雄 |
| 特許庁審判官 |
清水 稔 鈴木 重幸 |
| 発明の名称 | デジタル信号プロセッサ割込みアクセラレータ |
| 代理人 | 杉村 憲司 |
| 代理人 | 澤田 達也 |
| 代理人 | 英 貢 |