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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1239631
審判番号 不服2008-16728  
総通号数 140 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-08-26 
種別 拒絶査定不服の審決 
審判請求日 2008-07-01 
確定日 2011-07-06 
事件の表示 特願2003-51449「メモリデバイスの電圧しきい値設定システムおよび方法」拒絶査定不服審判事件〔平成15年9月19日出願公開、特開2003-263895〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成15年2月27日(パリ条約に基づく優先権主張 2002年3月11日、アメリカ合衆国)の特許出願であって、平成19年12月4日付けの拒絶理由通知に対して、平成20年2月27日に意見書及び手続補正書が提出されたが、同年4月1日付けで拒絶査定がなされた。
そして、それに対して、同年7月1日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成22年7月2日付けで審尋がなされ、同年11月5日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成20年7月1日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成20年7月1日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?7を、補正後の特許請求の範囲の請求項1?7と補正するものであり、補正前後の請求項1は各々以下のとおりである。

(補正前)
「【請求項1】
メモリデバイスの共通のワード線に接続される複数のメモリセルの電圧しきい値レベルを第1レベルまたは前記第1レベルより高い第2レベルに個別に設定するシステムであって、
前記複数のメモリセルの各々と書き込み電圧との間に各々接続される複数のゲートトランジスタと、
前記ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、前記複数のメモリセルの各々に対する書き込みの可否を個別に制御する制御ロジックと
を備え、
前記ゲートトランジスタの各々は、前記制御信号をそのゲート入力とし、前記制御信号により導通状態にされたゲートトランジスタは、対応する前記メモリセルに書き込み電圧を供給して書き込み可能にし、前記制御信号により非導通状態にされたゲートトランジスタは、対応する前記メモリセルを前記書き込み電圧から切り離して書き込み不可にし、
前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルと前記第2レベルに設定されるべき第2メモリセルとに対応するゲートトランジスタを導通状態にして前記第1メモリセルおよび前記第2メモリセルを前記第1レベルに設定し、その後、前記第2メモリセルに対応するゲートトランジスタを導通状態にし前記第1メモリセルに対応するゲートトランジスタを非導通状態にし、前記第2メモリセルを前記第2レベルに設定することを特徴とするシステム。」

(補正後)
「【請求項1】
メモリデバイスの共通のワード線に接続される複数のメモリセルの電圧しきい値レベルを第1レベルまたは前記第1レベルより高い第2レベルに個別に設定するシステムであって、
前記複数のメモリセルの各々と書き込み電圧との間に各々接続される複数のゲートトランジスタと、
前記ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、前記複数のメモリセルの各々に対する書き込みの可否を個別に制御する制御ロジックと
を備え、
前記ゲートトランジスタの各々は、前記制御信号をそのゲート入力とし、前記制御信号により導通状態にされたゲートトランジスタは、対応する前記メモリセルに書き込み電圧を供給して書き込み可能にし、前記制御信号により非導通状態にされたゲートトランジスタは、対応する前記メモリセルを前記書き込み電圧から切り離して書き込み不可にし、
前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルと前記第2レベルに設定されるべき第2メモリセルとのいずれかに接続されたゲートトランジスタである第1ゲートトランジスタを導通状態にして前記第1メモリセルおよび前記第2メモリセルを同じ書き込み電圧に接続することにより前記第1レベルに設定し、その後、前記第1ゲートトランジスタのうち前記第2メモリセルに接続されかつ前記第1メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第1ゲートトランジスタのうち前記第1メモリセルに接続されかつ前記第2メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第2メモリセルを前記第2レベルに設定することを特徴とするシステム。」

2.補正事項の整理
本件補正における補正事項を整理すると、以下のとおりである。
(1)補正事項1
補正前の請求項1の「前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルと前記第2レベルに設定されるべき第2メモリセルとに対応するゲートトランジスタを導通状態にして前記第1メモリセルおよび前記第2メモリセルを前記第1レベルに設定し、その後、前記第2メモリセルに対応するゲートトランジスタを導通状態にし前記第1メモリセルに対応するゲートトランジスタを非導通状態にし、前記第2メモリセルを前記第2レベルに設定すること」を、補正後の請求項1の「前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルと前記第2レベルに設定されるべき第2メモリセルとのいずれかに接続されたゲートトランジスタである第1ゲートトランジスタを導通状態にして前記第1メモリセルおよび前記第2メモリセルを同じ書き込み電圧に接続することにより前記第1レベルに設定し、その後、前記第1ゲートトランジスタのうち前記第2メモリセルに接続されかつ前記第1メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第1ゲートトランジスタのうち前記第1メモリセルに接続されかつ前記第2メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第2メモリセルを前記第2レベルに設定すること」と補正すること。

(2)補正事項2
補正前の請求項4の「前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルと前記第2レベルに設定されるべき第2メモリセルと前記第3レベルに設定されるべき第3メモリセルとに対応するゲートトランジスタを導通状態にして前記第1メモリセルと前記第2メモリセルと前記第3メモリセルとを前記第1レベルに設定し、その後、前記第2メモリセルと前記第3メモリセルとに対応するゲートトランジスタを導通状態にし前記第1メモリセルに対応するゲートトランジスタを非導通状態にし、前記第2メモリセルと前記第3メモリセルとを前記第2レベルに設定すること」を、補正後の請求項4の「前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルと前記第2レベルに設定されるべき第2メモリセルと前記第3レベルに設定されるべき第3メモリセルとのいずれかに接続されたゲートトランジスタである第1ゲートトランジスタを導通状態にして前記第1メモリセルと前記第2メモリセルと前記第3メモリセルとを同じ書き込み電圧に接続することにより前記第1レベルに設定し、その後、前記第1ゲートトランジスタのうち前記第2メモリセルと前記第3メモリセルとのいずれかに接続されかつ前記第1メモリセルに接続されていないゲートトランジスタである第2ゲートトランジスタを導通状態にし、前記第1ゲートトランジスタのうち前記第1メモリセルに接続されかつ前記第2メモリセルおよび第3メモリセルのいずれにも接続されていないゲートトランジスタを非導通状態にし、前記第2メモリセルと前記第3メモリセルとを同じ書き込み電圧に接続することにより前記第2レベルに設定すること」と補正すること。

(3)補正事項3
補正前の請求項5の「前記制御ロジックは、前記第2メモリセルと前記第3メモリセルとを第2レベルに設定した後、前記第3メモリセルに対応するゲートトランジスタを導通状態にし前記第1メモリセルと前記第2メモリセルとに対応するゲートトランジスタを非導通状態にし、前記第3メモリセルを前記第3レベルに設定すること」を、補正後の請求項5の「前記制御ロジックは、前記第2メモリセルと前記第3メモリセルとを第2レベルに設定した後、前記第2ゲートトランジスタのうち前記第3メモリセルに接続されかつ前記第1メモリセルと第2メモリセルとのいずれにも接続されていないゲートトランジスタを導通状態にし、前記第1ゲートトランジスタのうち前記第1メモリセルと前記第2メモリセルとのいずれかに接続されかつ前記第3メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第3メモリセルを前記第3レベルに設定すること」と補正すること。

3.補正の目的の適否、及び新規事項の追加の有無について
(1)補正事項1について
補正事項1は、補正前の請求項1に係る発明の発明特定事項である「制御ロジック」に対して技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。
また、補正後の請求項1の「前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルと前記第2レベルに設定されるべき第2メモリセルとのいずれかに接続されたゲートトランジスタである第1ゲートトランジスタを導通状態にして前記第1メモリセルおよび前記第2メモリセルを同じ書き込み電圧に接続することにより前記第1レベルに設定し、その後、前記第1ゲートトランジスタのうち前記第2メモリセルに接続されかつ前記第1メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第1ゲートトランジスタのうち前記第1メモリセルに接続されかつ前記第2メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第2メモリセルを前記第2レベルに設定すること」は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。)の0029段落?0033段落に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。

(2)補正事項2について
補正事項2は、補正前の請求項4に係る発明の発明特定事項である「制御ロジック」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項2は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項2により補正された部分は、補正事項1と同様に当初明細書の0029段落?0033段落に記載されているものと認められるから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項2は特許法第17条の2第3項に規定する要件を満たす。

(3)補正事項3について
補正事項3は、補正前の請求項5に係る発明の発明特定事項である「制御ロジック」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項3は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項3により補正された部分は、補正事項1と同様に当初明細書の0029段落?0033段落に記載されているものと認められるから、補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項3は特許法第17条の2第3項に規定する要件を満たす。

(4)補正の目的の適否、及び新規事項の追加の有無についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本件補正による補正後の請求項1?7に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?7に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものである。

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平7-93979号公報(以下「引用例」という。)には、図1?6とともに、次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。
a.「【0001】
【産業上の利用分野】本発明は、電気的書替え可能な不揮発性半導体記憶装置(EEPROM)に係わり、特に1つのメモリセルに1ビットより多い情報を記憶させる多値記憶を行うEEPROMに関する。」

b.「【0021】
【実施例】以下、本発明の実施例を図面を参照して説明する。図1は、本発明の第1の実施例に係わるNANDセル型EEPROMの概略構成を示すブロック図である。
【0022】メモリセルアレイ1に対して、読み出し/書き込み時のビット線を制御するためのビット線制御回路2と、ワード線電位を制御するためのワード線駆動回路7が設けられる。ビット線制御回路2、ワード線駆動回路7は、それぞれカラム・デコーダ3、ロウ・デコーダ8によって選択される。ビット線制御回路2は、データ入出力線(IO線)を介して入出力データ変換回路5と読み出しデータ/書き込みデータのやり取りを行う。入出力データ変換回路5は、読み出されたメモリセルの多値情報を外部に出力するため2値情報に変換し、外部から入力された書き込みデータの2値情報をメモリセルの多値情報に変換する。入出力データ変換回路5は、外部とのデータ入出力を制御するデータ入出力バッファ6に接続される。データ書き込み終了検知回路4はデータ書き込みが終了したか否かを検知する。
【0023】図2,図3は、メモリセルアレイ1とビット線制御回路2の具体的な構成を示している。メモリセルM1?M8と選択トランジスタS1、S2で、NAND型セルを構成する。NAND型セルの一端はビット線BLに接続され、他端は共通ソース線Vsと接続される。選択ゲートSG1、SG2、制御ゲートCG1?CG8は、複数個のNAND型セルで共有され、1本の制御ゲートを共有するメモリセルはページを構成する。メモリセルはそのしきい値Vtでデータを記憶し、Vtが0V以下である場合“0”データ、Vtが0V以上1.5V以下の場合“1”データ、Vtが1.5V以上電源電圧以下の場合“2”データとして記憶する。1つのメモリセルで3つの状態を持たせ、2つのメモリセルで9通りの組み合わせができる。この内、8通りの組み合わせを用いて、2つのメモリセルで3ビット分のデータを記憶する。この実施例では、制御ゲートを共有する隣合う2つのメモリセルの組で3ビット分のデータを記憶する。また、メモリセルアレイ1は専用のpウェル上に形成されている。」

c.「【0024】クロック同期式インバータCI1,CI2とCI3,CI4でそれぞれフリップ・フロップを構成し、書き込み/読み出しデータをラッチする。また、これらはセンス・アンプとしても動作する。クロック同期式インバータCI1、CI2で構成されるフリップ・フロップは、「“0”書き込みをするか、“1”又は“2”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“0”の情報を保持しているか、“1”又は“2”の情報を保持しているか」、を読み出しデータ情報としてラッチする。クロック同期式インバータCI3、CI4で構成されるフリップ・フロップは、「“1”書き込みをするか、“2”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“2”の情報を保持しているか、“0”又は“1”の情報を保持しているか」、を読み出しデータ情報としてラッチする。」

d.「【0026】なお、図3においてインバータ部分を図19(a)に示すように省略して示しているが、これは図19(b)に示す回路構成となっている。次に、このように構成されたEEPROMの動作を図4?図6に従って説明する。図4は読み出し動作のタイミング、図5は書き込み動作のタイミング、図6はベリファイ読み出し動作のタイミングを示している。いずれも制御ゲートCG4が選択された場合を例に示してある。」

e.「【0030】以上説明した2つの読み出しサイクルによって、メモリセルに書き込まれたデータが読み出される。データ書き込みに先だってメモリセルのデータは消去され、メモリセルのしきい値Vtは0V以下となっている。消去はpウェル、共通ソース線Vs、選択ゲートSG1、SG2を20Vにし、制御ゲートCG1?CG8を0Vとして行われる。
【0031】書き込み動作では、まずプリチャージ信号PREが“L”となってビット線がフローティングにされる。選択ゲートSG1がVcc、制御ゲートCG1?CG8がVccとされる。選択ゲートSG2は書き込み動作中0Vである。同時に、信号VRFY1、VRFY2、FIM、FIHがVccとなる。“0”書き込みの場合は、クロック同期式インバータCI1、CI2で構成されるフリップ・フロップに、クロック同期式インバータCI1の出力が“H”になるようにデータがラッチされているため、ビット線はVccにより充電される。“1”又は“2”書き込みの場合は、ビット線は0Vである。」

f.「【0032】続いて、選択ゲートSG1、制御ゲートCG1?CG8、信号BLC、信号VRFY1と電圧VSAが10V、電圧VBLHが8V、電圧VBLMが1Vとなる。“1”書き込みの場合は、クロック同期式インバータCI3、CI4で構成されるフリップ・フロップに、クロック同期式インバータCI3の出力が“H”になるようにデータがラッチされているため、ビット線BLには1Vが印加される。“2”書き込みの場合はビット線は0V、“0”書き込みの場合は8Vとなる。この後、選択された制御ゲートCG4が20Vとされる。
【0033】“1”又は“2”書き込みの場合は、ビット線BLと制御ゲートCG4の電位差によって電子がメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。“1”書き込みの場合は、“2”書き込みに比較してメモリセルの電荷蓄積層に注入すべき電荷量を少なくしなければならないため、ビット線BLを1Vにして制御ゲートCG4との電位差を19Vに緩和している。但し、この電位差の緩和はなくとも実施可能である。“0”書き込み時は、ビット線電圧8Vによってメモリセルのしきい値は実効的には変わらない。」

g.「【0035】書き込み動作後に、メモリセルの書き込み状態を確認し書き込み不足のメモリセルにのみ追加書き込みを行うため、ベリファイ読み出しが行われる。ベリファイ読み出し中は、電圧VBLHはVcc、VBLLは0V、FIMは0Vである。
【0036】ベリファイ読み出しは、2つの基本サイクルから実行される。この基本サイクルは読み出し第2サイクルに似ている。違うのは、選択された制御ゲートCG4の電圧と、信号VRFY1、VRFY2、FIHが出力されることである(ベリファイ読み出し第1サイクルではVRFY1のみ)。信号VRFY1、VRFY2、FIHは、選択ゲートSG1、SG2、制御ゲートCG1?CG8が0Vにリセットされた後で信号SEN1、SEN1B、LAT1、LAT1Bがそれぞれ“L”、“H”、“L”、“H”になる前に出力される。言い替えると、ビット線の電位がメモリセルのしきい値によって決定した後で、クロック同期式インバータCI1,CI2で構成されるフリップ・フロップがリセットされる前である。選択された制御ゲートCG4の電圧は、読み出し時の1.5V(第1サイクル)、0V(第2サイクル)に対応して、2V(第1サイクル)、0.5V(第2サイクル)と、0.5Vのしきい値マージンを確保するために高くしてある。
【0037】ここでは、クロック同期式インバータCI1,CI2で構成されるフリップ・フロップにラッチされているデータ(data1)、クロック同期式インバータCI3,CI4で構成されるフリップ・フロップにラッチされているデータ(data2)と選択されたメモリセルのしきい値によって決まるビット線BLの電圧を説明する。data1は「“0”書き込みか、“1”又は“2”書き込みか」を制御し、“0”書き込みの場合はQn3は“ON”状態、“1”又は“2”書き込みの場合はQn6が“ON”状態である。data2は「“1”書き込みか、“2”書き込みか」を制御し、“1”書き込みの場合はQn10は“ON”状態、“2”書き込みの場合はQn11が“ON”状態である。」

h.「【0038】“0”データ書き込み時(初期書き込みデータが“0”)のベリファイ読み出し第1サイクルでは、メモリセルのデータが“0”であるから、制御ゲートCG4が2Vになるとメモリセルによってビット線電位は“L”となる。その後信号VRFY1が“H”となることでビット線BLは“H”となる。
【0039】“1”データ書き込み時(初期書き込みデータが“1”)のベリファイ読み出し第1サイクルでは、メモリセルのデータが“1”となるはずであるからメモリセルのしきい値は1.5V以下で、制御ゲートCG4が2Vになるとメモリセルによってビット線電位は“L”となる。その後信号VRFY1が“H”となることで、既に“1”書き込み十分でdata1が“0”書き込みを示している場合ビット線BLは“H”(図6の(1))、さもなくばビット線BLは“L”(図6の(2))となる。
【0040】“2”データ書き込み時(初期書き込みデータが“2”)のベリファイ読み出し第1サイクルでは、選択メモリセルのデータが“2”となっていない(“2”書き込み不十分)場合、制御ゲートCG4が2Vになるとメモリセルによってビット線電位は“L”となる(図6の(5))。選択メモリセルが“2”書き込み十分になっている場合、制御ゲートCG4が2Vになってもビット線電位は“H”のままである(図6の(3)(4))。図6の(3)は既に“2”書き込み十分でdata1が“0”書き込みを示している場合である。この場合、信号VRFY1が“H”となることで、電圧VBHによってビット線BLは再充電される。
【0041】“0”データ書き込み時(初期書き込みデータが“0”)のベリファイ読み出し第2サイクルでは、メモリセルのデータが“0”であるから、制御ゲートCG4が0.5Vになるとメモリセルによってビット線電位は“L”となる。その後、信号VRFY1が“H”となることでビット線BLは“H”となる。
【0042】“1”データ書き込み時(初期書き込みデータが“1”)のベリファイ読み出し第2サイクルでは、選択メモリセルのデータが“1”となっていない(“1”書き込み不十分)場合、制御ゲートCG4が0.5Vになるとメモリセルによってビット線電位は“L”となる(図6の(8))。選択メモリセルが“1”書き込み十分になっている場合、制御ゲートCG4が0.5Vになってもビット線電位は“H”のままである(図6の(6)(7))。図6の(6)は既に“1”書き込み十分でdata1が“0”書き込みを示している場合である。この場合信号VRFY1が“H”となることで、電圧VBHによってビット線BLは再充電される。
【0043】“2”データ書き込み時(初期書き込みデータが“2”)のベリファイ読み出し第2サイクルでは、メモリセルのデータが“2”となるはずであるからメモリセルのしきい値が0.5V以上であれば“2”書き込み十分でも不十分でも、制御ゲートCG4 が0.5Vになってもビット線電位は“H”のままである(図6の(9)(10))。“2”書き込み不十分でメモリセルのしきい値が0.5V以下の場合、ビット線は“L”になる(図6の(11))。
【0044】その後、信号VRFY1、VRFY2、FIHが“H”となることで、既に“2”書き込み十分でdata1が“0”書き込みを示している場合ビット線BLは“H”(図6の(9))、さもなくばビット線BLは“L”(図6の(10)(11))となる。このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが下記の(表1)のように設定される。
【0045】
【表1】

(表1)から分かるように、“1”書き込み不足のメモリセルのみ再度“1”書き込みが行われ、“2”書き込み不足のメモリセルにのみ再度“2”書き込みが行われるようになっている。また、全てのメモリセルでデータ書き込みが十分になると、全てのカラムのQn13が“OFF”となり、信号PENDBによってデータ書き込み終了情報が出力される。」

(2-2)ここにおいて、引用例の図2に記載された「メモリセルアレイ」は、複数のメモリセルに共通に接続される共通の制御ゲートCG1?CG8を備えており、共通の制御ゲートCG1?CG8の各々について、複数のメモリセルM1?複数のメモリセルM8が接続されているが、各共通の制御ゲート及びメモリは各々同一構造のものであるから、以下においては、記載を簡単にするために、共通の制御ゲートCG1?CG8をまとめて「制御ゲートCG」と記載し、各制御ゲートに接続される複数のメモリセルM1?複数のメモリセルM8をまとめて「複数のメモリセルM」と記載することにする。

(2-3)引用例の「【0021】【実施例】以下、本発明の実施例を図面を参照して説明する。図1は、本発明の第1の実施例に係わるNANDセル型EEPROMの概略構成を示すブロック図である。」及び「【0023】図2,図3は、メモリセルアレイ1とビット線制御回路2の具体的な構成を示している。メモリセルM1?M8と選択トランジスタS1、S2で、NAND型セルを構成する。NAND型セルの一端はビット線BLに接続され、他端は共通ソース線Vsと接続される。選択ゲートSG1、SG2、制御ゲートCG1?CG8は、複数個のNAND型セルで共有され、1本の制御ゲートを共有するメモリセルはページを構成する。メモリセルはそのしきい値Vtでデータを記憶し、Vtが0V以下である場合“0”データ、Vtが0V以上1.5V以下の場合“1”データ、Vtが1.5V以上電源電圧以下の場合“2”データとして記憶する。」という記載、並びに図1?3の記載から、図1に記載されている「NANDセル型EEPROM」は、「メモリセルアレイ1」の共通の制御ゲートCGに接続される複数のメモリセルMに対して、そのしきい値Vtを、それぞれ0V以下、0V以上1.5V以下又は1.5V以上電源電圧以下に個別に設定することが可能であることが明らかである。

(2-4)引用例の0032段落、0033段落及び0037段落の記載並びに図3の記載から、複数のメモリセルMと書き込み電圧VBLHとの間にnチャネルMOSトランジスタQn3が接続され、複数のメモリセルMと書き込み電圧VBLMとの間にnチャネルMOSトランジスタQn6及びQn10が接続され、複数のメモリセルMと書き込み電圧VBLLとの間にnチャネルMOSトランジスタQn6及びQn11が接続されていることが明らかである。

(2-5)引用例の0032段落、0033段落及び0037段落の記載並びに図3の記載から、クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びにクロック同期式インバータCI3及びCI4で構成されるフリップ・フロップは、nチャネルMOSトランジスタQn3、Qn6、Qn10及びQn11の導通、非導通を選択的に制御する出力信号(以下「トランジスタ制御信号」という。)を生成して、複数のメモリセルMに対する書き込みの可否を個別に制御していることが明らかである。
また、nチャネルMOSトランジスタQn3、Qn6、Qn10及びQn11の各々は、トランジスタ制御信号をゲート入力とし、トランジスタ制御信号により導通状態にされたnチャネルMOSトランジスタQn3、Qn6、Qn10又はQn11は、対応するメモリセルMに対して書き込み電圧VBLH、VBLM又はVBLLを供給し、トランジスタ制御信号により非導通状態にされたnチャネルMOSトランジスタQn3、Qn6、Qn10又はQn11は、対応するメモリセルMを書き込み電圧VBLH、VBLM又はVBLLから切り離す構成となっていることも、同様に明らかである。

(2-6)引用例の0032段落、0033段落及び0037段落の記載並びに図3の記載から、クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びにクロック同期式インバータCI3及びCI4で構成されるフリップ・フロップが、以下の動作を行うことは当業者にとって明らかである。
a.クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップが、複数のメモリセルMのうちのしきい値Vtを0V以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn3を導通状態にすることにより、当該メモリセルMのしきい値Vtを0V以下に設定すること。

b.クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びにクロック同期式インバータCI3及びCI4で構成されるフリップ・フロップが、複数のメモリセルMのうちのしきい値Vtを0V以上1.5V以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn6及びQn10を導通状態にすることにより、当該メモリセルMのしきい値Vtを0V以上1.5V以下に設定すること。

c.クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びにクロック同期式インバータCI3及びCI4で構成されるフリップ・フロップが、複数のメモリセルMのうちのしきい値Vtを1.5V以上電源電圧以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn6及びQn11を導通状態にすることにより、当該メモリセルMのしきい値Vtを1.5V以上電源電圧以下に設定すること。

(2-7)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。
「メモリセルアレイ1の共通の制御ゲートCGに接続される複数のメモリセルMに対して、そのしきい値Vtを、それぞれ0V以下、0V以上1.5V以下又は1.5V以上電源電圧以下に個別に設定するNANDセル型EEPROMであって、
前記複数のメモリセルMと書き込み電圧VBLHとの間に接続されるnチャネルMOSトランジスタQn3、前記複数のメモリセルMと書き込み電圧VBLMとの間に接続されるnチャネルMOSトランジスタQn6及びQn10、並びに前記複数のメモリセルMと書き込み電圧VBLLとの間に接続されるnチャネルMOSトランジスタQn6及びQn11と、
前記nチャネルMOSトランジスタQn3、Qn6、Qn10及びQn11の導通、非導通を選択的に制御するトランジスタ制御信号を生成して、前記複数のメモリセルMに対する書き込みの可否を個別に制御するクロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びにクロック同期式インバータCI3及びCI4で構成されるフリップ・フロップと
を備え、
前記nチャネルMOSトランジスタQn3、Qn6、Qn10及びQn11の各々は、前記トランジスタ制御信号をゲート入力とし、前記トランジスタ制御信号により導通状態にされた前記nチャネルMOSトランジスタQn3、Qn6、Qn10又はQn11は、対応する前記メモリセルMに対して前記書き込み電圧VBLH、VBLM又はVBLLを供給し、前記トランジスタ制御信号により非導通状態にされた前記nチャネルMOSトランジスタQn3、Qn6、Qn10又はQn11は、前記対応する前記メモリセルMを前記書き込み電圧VBLH、VBLM又はVBLLから切り離し、
前記クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップが、前記複数のメモリセルMのうちのしきい値Vtを0V以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn3を導通状態にすることにより、当該メモリセルMのしきい値Vtを0V以下に設定し、
前記クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びに前記クロック同期式インバータCI3及びCI4で構成されるフリップ・フロップが、前記複数のメモリセルMのうちのしきい値Vtを0V以上1.5V以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn6及びQn10を導通状態にすることにより、当該メモリセルMのしきい値Vtを0V以上1.5V以下に設定し、
前記クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びに前記クロック同期式インバータCI3及びCI4で構成されるフリップ・フロップが、前記複数のメモリセルMのうちのしきい値Vtを1.5V以上電源電圧以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn6及びQn11を導通状態にすることにより、当該メモリセルMのしきい値Vtを1.5V以上電源電圧以下に設定するNANDセル型EEPROM。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「メモリセルアレイ1」、「制御ゲートCG」及び「メモリセルM」は各々補正発明の「メモリデバイス」、「ワード線」及び「メモリセル」に相当する。
また、引用例の「データ書き込みに先だってメモリセルのデータは消去され、メモリセルのしきい値Vtは0V以下となっている。」(0030段落)という記載から、引用発明の「しきい値Vt」のうちの「0V以下」という値は、当該「メモリセルM」の消去状態に相当することが明らかであるから、引用発明の「しきい値Vt」のうちの「0V以上1.5V以下」及び「1.5V以上電源電圧以下」が、各々補正発明の「第1レベル」及び「第2レベル」に相当するものと認められる。
したがって、引用発明の「メモリセルアレイ1の共通の制御ゲートCGに接続される複数のメモリセルMに対して、そのしきい値Vtを、それぞれ0V以下、0V以上1.5V以下又は1.5V以上電源電圧以下に個別に設定するNANDセル型EEPROM」は、補正発明の「メモリデバイスの共通のワード線に接続される複数のメモリセルの電圧しきい値レベルを第1レベルまたは前記第1レベルより高い第2レベルに個別に設定するシステム」に相当する。

(3-2)引用発明の「書き込み電圧VBLH」、「書き込み電圧VBLM」及び「書き込み電圧VBLL」は、補正発明の「書き込み電圧」に相当する。
また、引用発明の「nチャネルMOSトランジスタQn3」、「nチャネルMOSトランジスタQn6及びQn10」、並びに「nチャネルMOSトランジスタQn6及びQn11」がゲートトランジスタとして機能していることは明らかである。
したがって、引用発明の「前記複数のメモリセルMと書き込み電圧VBLHとの間に接続されるnチャネルMOSトランジスタQn3、前記複数のメモリセルMと書き込み電圧VBLMとの間に接続されるnチャネルMOSトランジスタQn6及びQn10、並びに前記複数のメモリセルMと書き込み電圧VBLLとの間に接続されるnチャネルMOSトランジスタQn6及びQn11」と補正発明の「前記複数のメモリセルの各々と書き込み電圧との間に各々接続される複数のゲートトランジスタ」とは、「前記複数のメモリセルと書き込み電圧との間に接続される複数のゲートトランジスタ」である点で一致する。

(3-3)引用発明の「トランジスタ制御信号」及び「クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びにクロック同期式インバータCI3及びCI4で構成されるフリップ・フロップ」は、各々補正発明の「制御信号」及び「制御ロジック」に相当する。
したがって、引用発明の「前記nチャネルMOSトランジスタQn3、Qn6、Qn10及びQn11の導通、非導通を選択的に制御するトランジスタ制御信号を生成して、前記複数のメモリセルMに対する書き込みの可否を個別に制御するクロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びにクロック同期式インバータCI3及びCI4で構成されるフリップ・フロップ」は、補正発明の「前記ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、前記複数のメモリセルの各々に対する書き込みの可否を個別に制御する制御ロジック」に相当する。

(3-4)引用発明の「前記nチャネルMOSトランジスタQn3、Qn6、Qn10及びQn11の各々は、前記トランジスタ制御信号をゲート入力とし、前記トランジスタ制御信号により導通状態にされた前記nチャネルMOSトランジスタQn3、Qn6、Qn10又はQn11は、対応する前記メモリセルMに対して前記書き込み電圧VBLH、VBLM又はVBLLを供給し、前記トランジスタ制御信号により非導通状態にされた前記nチャネルMOSトランジスタQn3、Qn6、Qn10又はQn11は、前記対応する前記メモリセルMを前記書き込み電圧VBLH、VBLM又はVBLLから切り離し」という構成は、補正発明の「前記ゲートトランジスタの各々は、前記制御信号をそのゲート入力とし、前記制御信号により導通状態にされたゲートトランジスタは、対応する前記メモリセルに書き込み電圧を供給して書き込み可能にし、前記制御信号により非導通状態にされたゲートトランジスタは、対応する前記メモリセルを前記書き込み電圧から切り離して書き込み不可にし」という構成に相当する。

(3-5)引用発明の「前記クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びに前記クロック同期式インバータCI3及びCI4で構成されるフリップ・フロップが、前記複数のメモリセルMのうちのしきい値Vtを0V以上1.5V以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn6及びQn10を導通状態にすることにより、当該メモリセルMのしきい値Vtを0V以上1.5V以下に設定し、 前記クロック同期式インバータCI1及びCI2で構成されるフリップ・フロップ並びに前記クロック同期式インバータCI3及びCI4で構成されるフリップ・フロップが、前記複数のメモリセルMのうちのしきい値Vtを1.5V以上電源電圧以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn6及びQn11を導通状態にすることにより、当該メモリセルMのしきい値Vtを1.5V以上電源電圧以下に設定する」構成は、補正発明の「前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルと前記第2レベルに設定されるべき第2メモリセルとのいずれかに接続されたゲートトランジスタである第1ゲートトランジスタを導通状態にして前記第1メモリセルおよび前記第2メモリセルを同じ書き込み電圧に接続することにより前記第1レベルに設定し、その後、前記第1ゲートトランジスタのうち前記第2メモリセルに接続されかつ前記第1メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第1ゲートトランジスタのうち前記第1メモリセルに接続されかつ前記第2メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第2メモリセルを前記第2レベルに設定する」構成に対応しており、両者は「前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルを前記第1レベルに設定し、前記複数のメモリセルのうち前記第2レベルに設定されるべき第2メモリセルを前記第2レベルに設定する」ものである点で一致する。

(3-6)以上を総合すると、補正発明と引用発明とは、
「メモリデバイスの共通のワード線に接続される複数のメモリセルの電圧しきい値レベルを第1レベルまたは前記第1レベルより高い第2レベルに個別に設定するシステムであって、
前記複数のメモリセルと書き込み電圧との間に接続される複数のゲートトランジスタと、
前記ゲートトランジスタの開閉を選択的に制御する制御信号を生成して、前記複数のメモリセルの各々に対する書き込みの可否を個別に制御する制御ロジックと
を備え、
前記ゲートトランジスタの各々は、前記制御信号をそのゲート入力とし、前記制御信号により導通状態にされたゲートトランジスタは、対応する前記メモリセルに書き込み電圧を供給して書き込み可能にし、前記制御信号により非導通状態にされたゲートトランジスタは、対応する前記メモリセルを前記書き込み電圧から切り離して書き込み不可にし、
前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルを前記第1レベルに設定し、前記複数のメモリセルのうち前記第2レベルに設定されるべき第2メモリセルを前記第2レベルに設定することを特徴とするシステム。」

である点で一致し、以下の点で相違する。

(相違点1)
補正発明は、「前記複数のメモリセルの各々」と「書き込み電圧」との間に「複数のゲートトランジスタ」が各々接続される構成となっているのに対して、補正発明は、「複数のメモリセルM」が直列接続されたものと「書き込み電圧VBLH」、「書き込み電圧VBLM」及び「書き込み電圧VBLL」との間に「前記nチャネルMOSトランジスタQn3、Qn6、Qn10及びQn11」が接続される構成となっている点。

(相違点2)
「前記制御ロジック」が「前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルを前記第1レベルに設定し、前記複数のメモリセルのうち前記第2レベルに設定されるべき第2メモリセルを前記第2レベルに設定する」に際して、補正発明は、「前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルと前記第2レベルに設定されるべき第2メモリセルとのいずれかに接続されたゲートトランジスタである第1ゲートトランジスタを導通状態にして前記第1メモリセルおよび前記第2メモリセルを同じ書き込み電圧に接続することにより前記第1レベルに設定し、その後、前記第1ゲートトランジスタのうち前記第2メモリセルに接続されかつ前記第1メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第1ゲートトランジスタのうち前記第1メモリセルに接続されかつ前記第2メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第2メモリセルを前記第2レベルに設定する」という手法を採用しているのに対して、引用発明は、「前記複数のメモリセルMのうちのしきい値Vtを0V以上1.5V以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn6及びQn10を導通状態にすることにより、当該メモリセルMのしきい値Vtを0V以上1.5V以下に設定し、」「前記複数のメモリセルMのうちのしきい値Vtを1.5V以上電源電圧以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn6及びQn11を導通状態にすることにより、当該メモリセルMのしきい値Vtを1.5V以上電源電圧以下に設定する」という手法を採用しており、両者は異なる点。

(4)相違点についての当審の判断
(4-1)相違点1について
相違点1は、補正発明が、メモリセルの各々がビット線とソース線に接続される構造、すなわちNOR型の構造であるのに対して、引用発明が、複数のメモリセルが直列に接続されたものがビット線とソース線に接続される構造、すなわちNAND型の構造であることに起因するものであると認められる。
そして、不揮発性半導体メモリにおいて、NOR型の構造及びNANDの構造は共に当業者において周知のものであり、そのどちらを採用するかは、当該半導体メモリに求められる容量、速度及び信頼性等を考慮して当業者が適宜選択し得る設計的事項であるから、引用発明において、NAND型の構造に替えてNOR型の構造とすること、すなわち、補正発明のように、「前記複数のメモリセルの各々」と「書き込み電圧」との間に「複数のゲートトランジスタ」が各々接続される構成とすることは、当業者が容易になし得たことである。
したがって、相違点1は、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)一般に、不揮発性半導体記憶装置において、第1メモリセルのしきい値を第1レベルに設定し、第2メモリセルのしきい値を第2レベルに設定するに際して、初めに第1メモリセル及び第2メモリセルの両者に同一の電圧値の書き込み電圧を供給して、両者のしきい値を共に第1レベルに設定し、その後、第1メモリセルの書き込み電圧を遮断し、第2メモリセルのみに前記書き込み電圧を供給して、第2メモリセルのしきい値を第2レベルに設定することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である以下の周知例1及び2にも記載されているように、当業者における周知技術である。

a.周知例1:特開2000-200495号公報
「【0034】次に、図9を用いて本実施例の書込み・検証動作を説明する。図9は書込み・検証動作を示す説明図であり、1メモリセル(以下、セルと略称する)当たり2ビットを記憶する場合を示す。図2に示したように、各セルは取り得る4つのしきい値電圧の状態があり、しきい値電圧の低い方から、“10”、“11”、“01”、“00”を対応させる。図9では4つのメモリセルがあり、これに8ビットの情報を書き込む場合を考える。データ列として“00011110”を想定する。1セル当たり2ビットを記憶するので、例えばセル1に“00”、セル2に“01”、セル3に“11”、セル4に“10”を書き込むことにする。すなわち、セル1が最もしきい値電圧が高く、セル2、セル3と低くなって、セル4が最も低い。
【0035】まず、図9の(a)消去に示したように、4セル共に消去状態とする。消去状態はしきい値電圧の最も高い状態であり、情報“00”が対応する。この状態において、“00”を書き込むべきセル1は所望のしきい値電圧となる。セル2、セル3、セル4に書き込むべき情報はこれよりも低いしきい値電圧に対応する。
【0036】そこで、まず、(b)書込み1に示したように、3セル(セル2,セル3,セル4)に“01”に対応するしきい値電圧を目指して書込み・検証動作を繰り返す。すなわち、ワード線Wを書込み用のワード線電圧発生回路VWG2を用いて書込み電圧、例えば-9Vとし、図示しない電源によりセル1のドレインに例えば0Vを加え、セル2、セル3、セル4のドレインには例えば4Vを加える。これによって、セル1のしきい値電圧はあまり変化しないが、セル2、セル3、セル4はコントロールゲートからトンネル現象により電子が放出され、しきい値電圧は下がっていく。・・・【0037】次に、(c)書込み2に示したように、セル3及びセル4に“11”に対応するしきい値電圧を目指して書込み・検証動作を繰り返す。すなわち、ワード線電圧発生回路VWG2を用いてワード線Wを書込み用の電圧、例えば-9Vとし、セル1及びセル2のドレインに例えば0Vを加え、セル3、セル4のドレインには例えば4Vを加える。これによって、セル1及びセル2のしきい値電圧はあまり変化しないが、セル3、セル4のしきい値電圧は下がっていく。・・・【0038】最後に、(d)書込み3に示したように、セル4に“10”に対応するしきい値電圧を目指して書込み・検証動作を繰り返す。図示しない電源によりセル1、セル2、及びセル3のドレインに例えば0Vを加え、セル4のドレインには例えば4Vを加え、ワード線電圧発生回路VWG2を用いてワード線Wを書込み用の電圧例えば-9Vとする。」

b.周知例2:特開平11-25682号公報
「【0025】詳細な書込み手順は図5の書込みフローに従い、次のように説明される。」
「【0028】一括消去が終了すると、外部のCPUから書込みコマンドが図4のコマンドレジスタ16に書き込まれることによりフラッシュメモリは書き込みモードとなる。」
「【0029】・・・書き込みは、図12に示すように、ワード線を介してコントロールゲートCGに-10V、ビット線を介してセンス回路からドレインに5V、基板に0Vの電圧を印加することで行なわれる。」
「【0032】図6は、上記書込み及び書込みベリファイ動作時の制御クロックCLK2とセンスラッチ回路13への書き込みデータおよび選択ワード線電位の波形を示す。一回目の書き込みでは、第1の演算結果(aNANDb)をセンスラッチ回路13に転送後、書込みパルスによりラッチの値が“1”である選択されたメモリセルに書き込みがなされる。次に、書込みベリファイ電圧としてワード線に例えば3.5V程度の電圧を供給し、読み出されたデータが“0”になっているか否かを判定する。しきい値が3.5Vより高い場合は、読み出されたデータは“1”となり書込み不足であることが分かるので、読み出しデータが“0”になるまで書込み動作が繰り返される。次に、第2の演算結果(NOTb)がセンスラッチ回路13に転送され、書込みパルスにより、所望のメモリセルに書込み動作が開始される。書込みベリファイ電圧は、2.5V程度に設定されており、書き込み不足になっていないか判定し、不足のときには再書き込みがなされる。最後に、第3の演算結果(aNORb)が、センスラッチ回路13に転送され、上記と同様の手順が行われる。この場合の書込みベリファイ電圧は1.5V程度である。
【0033】上述したように、上記実施例においては、3段階の書込みベリファイのワード線電圧の設定は、消去レベル(約5ボルト)に最も近く設定されたレベル(3.5V)を起点として、以後消去レベルから遠ざかる方向に電圧値が順次変わる(3.5V→2.5V→1.5V)ように制御される。また、上記実施例では、図7(B)に示すように、目標とするしきい値が中間もしくは最も低いもの(2.2V,1.2V)に対しても、最も高いしきい値(3.2V)を目標とするメモリセルへの書き込みを行なう際に同時に書き込みを行なうようにしている。これは本発明の特徴の一つである。これにより多値データの書込み処理時間の増大を最少に抑えることができる。」

(4-2-2)したがって、当該周知技術に鑑みれば、引用発明おいて、「前記複数のメモリセルMのうちのしきい値Vtを0V以上1.5V以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn6及びQn10を導通状態にすることにより、当該メモリセルMのしきい値Vtを0V以上1.5V以下に設定し、」「前記複数のメモリセルMのうちのしきい値Vtを1.5V以上電源電圧以下に設定されるべきメモリセルMに接続されたnチャネルMOSトランジスタQn6及びQn11を導通状態にすることにより、当該メモリセルMのしきい値Vtを1.5V以上電源電圧以下に設定する」という手法に替えて、初めに「しきい値Vtを0V以上1.5V以下に設定されるべきメモリセルM」及び「しきい値Vtを1.5V以上電源電圧以下に設定されるべきメモリセルM」の両者に同一の電圧値の書き込み電圧を供給して、両者の「しきい値Vt」を「0V以上1.5V以下」に設定し、その後「しきい値Vtを0V以上1.5V以下に設定されるべきメモリセルM」への書き込み電圧を遮断し、「しきい値Vtを1.5V以上電源電圧以下に設定されるべきメモリセルM」のみに前記書き込み電圧を供給して、当該「メモリセルM」の「しきい値Vt」を「1.5V以上電源電圧以下」に設定する手法を採用することは、当業者が容易になし得たことである。
そして、電圧の供給及び遮断を実現するためにMOS型トランジスタ(本願の「ゲートトランジスタ」に相当。)を使用することは、例えば引用発明においても、電圧の供給及び遮断のために「nチャネルMOSトランジスタQn3、Qn6、Qn10及びQn11」が用いられていることをみても明らかなように、当業者により常套的に用いられている技術である。

(4-2-3)よって、引用発明において、初めに「しきい値Vtを0V以上1.5V以下に設定されるべきメモリセルM」及び「しきい値Vtを1.5V以上電源電圧以下に設定されるべきメモリセルM」の両者に同一の電圧値の書き込み電圧を供給して、両者の「しきい値Vt」を「0V以上1.5V以下」に設定し、その後「しきい値Vtを0V以上1.5V以下に設定されるべきメモリセルM」への書き込み電圧を遮断し、「しきい値Vtを1.5V以上電源電圧以下に設定されるべきメモリセルM」のみに前記書き込み電圧を供給して、当該「メモリセルM」の「しきい値Vt」を「1.5V以上電源電圧以下」に設定する手法を実現するに際して、電圧の供給及び遮断のために「ゲートトランジスタ」を用いること、すなわち、補正発明のように「前記制御ロジックは、前記複数のメモリセルのうち前記第1レベルに設定されるべき第1メモリセルと前記第2レベルに設定されるべき第2メモリセルとのいずれかに接続されたゲートトランジスタである第1ゲートトランジスタを導通状態にして前記第1メモリセルおよび前記第2メモリセルを同じ書き込み電圧に接続することにより前記第1レベルに設定し、その後、前記第1ゲートトランジスタのうち前記第2メモリセルに接続されかつ前記第1メモリセルに接続されていないゲートトランジスタを導通状態にし、前記第1ゲートトランジスタのうち前記第1メモリセルに接続されかつ前記第2メモリセルに接続されていないゲートトランジスタを非導通状態にし、前記第2メモリセルを前記第2レベルに設定する」構成とすることは当業者が容易になし得たことである。

したがって、相違点2も、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)相違点についての判断のまとめ
以上検討したとおり、相違点1及び2は、いずれも周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、補正発明は特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しないものである。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成20年7月1日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?7に係る発明は、平成20年2月27日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?7に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平7-93979号公報(「引用例」)には、上記第2.4.(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。

したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-02-07 
結審通知日 2011-02-08 
審決日 2011-02-22 
出願番号 特願2003-51449(P2003-51449)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 滝谷 亮一  
特許庁審判長 北島 健次
特許庁審判官 高橋 宣博
西脇 博志
発明の名称 メモリデバイスの電圧しきい値設定システムおよび方法  
代理人 堀井 豊  
代理人 深見 久郎  
代理人 酒井 將行  
代理人 仲村 義平  
代理人 森田 俊雄  
代理人 荒川 伸夫  
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