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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H03G
管理番号 1240095
審判番号 不服2009-5764  
総通号数 141 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-09-30 
種別 拒絶査定不服の審決 
審判請求日 2009-03-16 
確定日 2011-07-11 
事件の表示 特願2002-578645「無線端末のための可変利得低雑音増幅器」拒絶査定不服審判事件〔平成14年10月10日国際公開、WO02/80357、平成16年 7月22日国内公表、特表2004-522350〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、2002年3月28日(パリ条約による優先権主張外国庁受理2001年3月29日、米国、2001年8月29日、米国)を国際出願日とする出願であって、平成19年10月4日付けで拒絶理由通知がなされ、平成20年4月14日付けで手続補正がなされたが、同年12月11日付けで拒絶査定がなされ、これに対し、平成21年3月16日に拒絶査定不服審判の請求がなされたものである。

2.本願発明
本願の請求項1に係る発明は、平成20年4月14日付けの手続補正書の特許請求の範囲の請求項1に記載されたとおりの次のものと認める。(以下、「本願発明」という。)
「制御電極、第1の電極および第2の電極を有する第1のトランジスタであって、前記制御電極に入力信号が結合され、前記第1の電極に第1の基準電圧が結合され、かつ、前記第2の電極に出力信号が結合されたトランジスタと、
第2の基準電圧と前記第1のトランジスタの前記第2の電極との間に結合された単一の負荷インダクタと、
一端が前記第1のトランジスタの前記第2の電極に結合され、他端が接地端子に結合された負荷キャパシタと、
前記単一の負荷インダクタと並列に結合された複数のプルアップキャパシタであって、前記複数のプルアップキャパシタの対応する1つを前記単一の負荷インダクタにそれぞれ結合している複数のスイッチによって個々に選択可能であるプルアップキャパシタと、
前記単一の負荷インダクタと並列に結合された可変抵抗と
を備え、
前記複数のプルアップキャパシタは、前記プルアップキャパシタの選択に応じて、前記可変抵抗の負荷抵抗および前記単一の負荷インダクタと共に複数の共振回路を形成するように選択されることを特徴とする可変利得増幅器。」

3.引用例
これに対して、原査定の拒絶の理由に引用された特開2000-36564号公報(以下、「引用例1」という。)、及び特開2000-101360号公報(以下、「引用例2」という。)には、それぞれ、図面とともに次の事項が記載されている。

(引用例1)
A.「【特許請求の範囲】
【請求項1】 第1の端子に接続された第1の電極、第2の端子に接続された第2の電極、及び入力された制御電圧に基づき該第1及び第2の電極間の導通状態を変化させる第1の制御電極を有する電界効果トランジスタと、
前記第1及び第2の端子間に前記電界効果トランジスタとは並列に接続され、前記第1または第2の電極に印加された脈動信号の直流成分に対しては該第1及び第2の電極間の電位差を零に保ち、交流成分に対しては該交流成分の周波数に応じたインピーダンスを示すインダクタとを、備えたことを特徴とする可変抵抗器。
【請求項2】 ・・・(中略)・・・
【請求項3】 前記第1及び第2の端子間に接続され、前記インダクタと相俟って並列共振回路を構成するキャパシタを設けたことを特徴とする請求項1または2記載の可変抵抗器。
【請求項4】 入力端子から入力された入力信号を、制御端子から入力された制御電圧に基づいた利得で増幅して出力端子から出力する可変利得回路において、
接地電位に接続された第3の電極、前記出力端子に接続された第4の電極、及び前記入力端子に接続され前記入力信号に基づき該第3及び第4の電極間の導通状態を変化させる第2の制御電極を有する増幅用電界効果トランジスタと、
電源電位に前記第1の端子が接続され、前記出力端子に前記第2の電極が接続されると共に前記制御端子に前記第1の制御電極が接続され、前記増幅用電界効果トランジスタの負荷となる請求項1、2または3記載の可変抵抗器とを、備えたことを特徴する可変利得回路。」

B.「【0001】
【発明の属する技術分野】本発明は、高周波入力信号のアッテネータ等として用いられる可変抵抗器と、高周波入力信号等を所望の利得で増幅して出力する可変利得回路に関するものである。」

C.「【0017】
【発明の実施の形態】第1の実施形態
図1は、本発明の第1の実施形態を示す可変抵抗器の回路図である。この可変抵抗器10は、制御端子TcにゲートGが接続されたデプレッション型のFET11を備えている。FET11の第1の電極である例えばドレインDと第2の電極であるソースSとは、高周波成分が直流成分に重畳した脈動信号が印加される第1の端子T11及び第2の端子T12にそれぞれ接続されている。端子T11,T12の間には、FET11とは並列のインダクタ12が接続されている。
【0018】図7は、図1のインピーダンスを示す特性図である。この図7を参照しつつ、図1の可変抵抗器の動作を説明する。インダクタ12の抵抗分は小さいため、脈動信号の直流成分に対するFET11のドレインD及びソースS間の電位差は、ほぼ0[V]に保たれる。脈動信号の交流成分である高周波成分に対しては、インダクタ12は、その周波数に応じたインピーダンスを示す。また、FET11の制御電極であるゲートGに制御電圧Vgを与えることにより、該FET11のゲート・ソース間電圧V_(GS)が設定され、該FET11のドレインD及びソースS間には該制御電圧Vgに応じた導通状態が示される。そのため、可変抵抗器10は、制御電圧Vgによって抵抗値が可変となる。
【0019】例えば、制御電圧Vgが低く、FET11のゲートGの電位がソースSの電位より十分低いとき、つまり、FET11がピンチオフしているときには、端子T11,T12間のインピーダンスZは、図7のように、インダクタ12のインピーダンスZmax と一致する。インダクタ12のインピーダンスZmax は、高周波成分の周波数をf[Hz]及び該インダクタ12のインダクタンスをLとすると、2πfL[Ω]になる。ゲートG及びソースS間の電圧Vgが、FET11の閾値Vthを越えたときには、可変抵抗器10のインピーダンスZは、急激に低下する。これは、FET11のドレインD及びソースS間の抵抗値Rdsが、インダクタ12のインピーダンスZmax よりも低くなるためである。この状態での可変抵抗器10のインピーダンスーZは、次の(1)式で表される。
Z=2πfL//Rds ・・・(1)
【0020】以上のように、この第1の実施形態では、FET11を用いる可変抵抗器10に、端子T11,T12間に接続されたインダクタ12を設けたので、直流成分に対してFET11のソースS及びドレインD間が短絡して電位差が0[V]になる。また、インダクタンスLを高い値にすることにより、可変抵抗器10のインピーダンスZを、抵抗値Rdsによって定めることができる。よって、図3の特性図中の範囲RAでFET11を動作させることができ、直流成分が重畳した信号に対しても、高周波成分の歪みの少ない電流を出力することができる。
【0021】第2の実施形態
図8は、本発明の第2の実施形態を示す可変抵抗器の回路図である。この可変抵抗器20は、制御端子TcにゲートGが接続された第1の実施形態と同様のデプレッション型のFET21を備えている。FET21のソースS及びドレインDは、高周波成分が直流成分に重畳した脈動信号が印加される第1の端子T21及び第2の端子T22にそれぞれ接続されている。端子T21,T22の間には、FET21とは並列のインダクタ22及び該インダクタ22と相俟って並列共振回路を構成するキャパシタ23が接続されている。
【0022】図9は、図8の可変抵抗器20のインピーダンスを示す特性図である。可変抵抗器20におけるFET21とインダクタ22とは、第1の実施形態におけるFET11及インダクタ12と同様に機能する。これに対し、キャパシタ23は、インダクタ22と相俟って並列共振する。FET22の浮遊容量及びインダクタンスを無視できるものとし、インダクタ22のインダクタンスをL及びキャパシタ23のキャパシタンスをCとすると、並列共振の共振周波数f_(0)は、次の(2)式になる。
f_(0)=1/(2π√(L・C)) ・・・(2)
そのため、この可変抵抗器20の端子T21,T22間のインピーダンスZは、図9のように、周波数f_(0)及びその周辺で極度に増加する。
【0023】以上のように、この第2の実施形態では、インダクタ22と相俟って並列共振回路を構成するキャパシタ23を設けたので、第1の実施形態では可変抵抗器10の最大のインピーダンスZがインダクタ12のインピーダンスZmaxであったが、脈動信号の高周波成分が周波数f_(0)の場合では該インピーダンスZの最大値を理想的には無限大にすることができる。よって、インピーダンスZの可変できる範囲を、第1の実施形態よりも広げることができる。
【0024】第3の実施形態
図10は、本発明の第3の実施形態を示す可変利得回路の回路図であり、第1の実施形態を示す図1中の要素と共通の要素には共通の符号が付されている。この可変利得回路は、増幅用FETであるソース接地型増幅回路のFET31と、第1の実施形態の可変抵抗器10とを備えている。第3の電極であるFET31のソースは、接地電位VSSに接続され、第2の制御電極である該FET31のゲートが、入力信号Sinを入力する入力端子Tinに接続されている。第4の電極であるFET31のドレインは、出力端子Toutに接続されている。可変抵抗器10の端子T12は、電源電位Vddに接続され、該可変抵抗器10中のFET11のソース及びインダクタ12の一端が電位Vddに接続されている。FET11のドレインとインダクタ12の他端が、出力端子Toutに接続され、FET11のゲートが制御端子Tcに接続されている。
【0025】次に、図10の可変利得回路の動作を説明する。入力端子Tinから入力された入力信号Sinは、FET31のゲートに印加され、該FET31が可変抵抗器10を負荷とした増幅を行い、出力端子Toutから出力信号Soutを出力する。可変抵抗器10中のFET11及びインダクタ12がFET31の負荷となるが、FET11がピンチオフしているときに、該可変抵抗器10のインピーダンスZは、インダクタ12のインダクタンスLが支配的になる。ここで、インダクタンスLが、FET31のドレインコンダクタンスに比べて十分大きければ、インダクタ12が高周波のチョークとして動作する。FET11がピンチオフせずにオン状態のときには、制御端子Tcから入力された制御電圧Vgにより、FET11のドレイン・ソース間の抵抗値が制御される。制御電位Vgに対する利得は、次の図11のような特性になる。
【0026】図11は、図10の制御電位Vgと利得の関係を示す特性図である。FET31にデプレッション型のGaAsMESFETを用いた場合、電源電位Vddは2?5[V]程度に設定される。制御電圧Vgを0[V]から上昇させると、図11の電位Vg1を境にして急激に減少する。ただし、FET31の閾値をVthとすると、電位Vg1は、Vg1=Vdd+Vthで与えられる。以上のように、この第3の実施形態では、FET31を増幅用FETとする可変利得回路に、第1の実施形態の可変抵抗器10を設け、該可変抵抗器10を負荷として用い、制御電圧Vgによって利得を制御するようにしている。よって、従来のようにFET31のゲートバイアスを変化させて利得を制御するのではなく、インダクタ12によって直流的にはFET31のドレインの電位が変化しないので、利得を減少させたときでも、出力信号の歪みが増大することが防止できる。また、その制御電圧Vgは、ソース接地されたFET31に入力しないので、FET31がデプレッション型であっても負電圧にする必要がなく、可変利得回路を組み込んだ装置を簡素化できる。」

D.「【0042】なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
(1) 第3、第5及び第6の実施形態では、第1の実施形態の可変抵抗器10を用いた可変利得回路を示したが、第2の実施形態の可変抵抗器20を用いてもよい。
・・・(後略)・・・」

上記Aの記載における請求項3記載の可変抵抗器を備えるようにした請求項4記載の可変利得回路、すなわち、上記Dに「変形例」として示されているところの上記Cの「第3の実施形態」における「可変抵抗器10」を「第2の実施形態」の「可変抵抗器20」に置き換えた可変利得回路を参照すると、引用例1には、次の発明が記載されているものと認められる。(以下、「引用例1記載の発明」という。)
「ゲート、ソースおよびドレインを有する増幅用FETであって、前記ゲートに入力信号が印加され、前記ソースに接地電位が接続され、かつ、前記ドレインから出力信号が出力される増幅用FETと、
電源電位と前記増幅用FETの前記ドレインとの間に接続された単一のインダクタと、
前記単一のインダクタと並列に接続されたキャパシタと、
前記単一のインダクタと並列に接続された可変抵抗用FETと
を備え、
前記キャパシタは、前記可変抵抗用FETの負荷抵抗および前記単一のインダクタと共に共振回路を形成する可変利得回路。」

(引用例2)
E.「【0005】本発明の目的は、小さな回路規模および少ない部品点数で複数の周波数に使用することができる増幅器を提供することである。」

F.「【0013】
【発明の実施の形態】図1は本発明の第1の実施例における増幅器の構成を示す回路図である。
【0014】図1の増幅器は、FET(電界効果トランジスタ)100、入力整合回路10、出力整合回路20およびドレインバイアス印加回路30を含む。入力整合回路10は、FET100のゲートと入力端子I1との間に接続されている。FET100のソースはインダクタL2を介して接地されている。出力整合回路20は、FET100のドレインと出力端子O1との間に接続され、ドレインバイアス印加回路30はノードN3に接続されている。
【0015】入力整合回路10は、容量C1,C2,C5,C6、抵抗R1、線路ML1,ML2、インダクタL1およびスイッチSW1を含む。スイッチSW1は、2つのFET1,2からなる。
【0016】この入力整合回路10において、ノードN1は、FET1および容量C1を介して接地され、かつFET2および容量C2を介して接地されている。FET1,2のゲートにはそれぞれ切り替え信号S1,S2が与えられる。
【0017】出力整合回路20は、容量C3,C4、インダクタL3、線路ML4およびスイッチSW2を含む。スイッチSW2は、2つのFET3,4からなる。
【0018】この出力整合回路20において、ノードN2は、FET3および容量C3を介して接地され、かつFET4および容量C4を介して接地されている。FET3,4のゲートにはそれぞれ切り替え信号S3,S4が与えられる。
【0019】また、ドレインバイアス印加回路30は、容量C7,C8および線路ML3を含む。このドレインバイアス印加回路30は出力整合回路20の一部を構成する。ドレインバイアス印加回路30のノードN4にはドレインバイアスVBが印加される。
【0020】なお、インダクタL1,L2,L3はボンディングワイヤのインダクタ成分である。
【0021】入力整合回路10において、切り替え信号S1に応答してスイッチSW1のFET1がオンすると、ノードN1に容量C1が接続される。また、切り替え信号S2に応答してスイッチSW1のFET2がオンすると、ノードN1に容量C2が接続される。容量C1の容量値と容量C2の容量値とは異なるように設定される。このようにして、スイッチSW1を切り替えることにより入力整合回路10のインピーダンスを切り替えることができる。
【0022】出力整合回路20において、切り替え信号S3に応答してスイッチSW2のFET3がオンすると、ノードN2に容量C3が接続される。また、切り替え信号S4に応答してスイッチSW2のFET4がオンすると、ノードN2に容量C4が接続される。容量C3の容量値と容量C4の容量値とは異なるように設定される。このようにして、スイッチSW2を切り替えることにより、出力整合回路20のインピーダンスを切り替えることができる。
【0023】例えば、スイッチSW1のFET1がオンしたときに、800MHzでFET100と入力側の回路とのインピーダンスを整合させることができ、スイッチSW1のFET2がオンしたときに、1450MHzでFET100と入力側の回路とのインピーダンスを整合させることができる。
【0024】また、スイッチSW2のFET3がオンしたときに、800MHzでFET100と出力側の回路とのインピーダンスを整合させることができ、スイッチSW2のFET4がオンしたときに、1450MHzでFET100と出力側の回路とのインピーダンスを整合させることができる。
【0025】本実施例の増幅器においては、複数の周波数に対してFET100、入力整合回路10および出力整合回路20が共通に用いられるので、回路規模が小さく、かつ部品点数が少ない。したがって、複数の周波数に対応する携帯機等の通信装置の小型化および低コスト化が図れる。」

G.「【0047】また、入力整合回路10および出力整合回路20に限らず、バイアス印加回路に含まれる回路要素の接続を切り替えることによりインピーダンスが整合する周波数を切り替えてもよい。
【0048】例えば、図1および図2のドレインバイアス印加回路30におけるノードN3またはノードN4にスイッチを介して複数の容量、インダクタまたは線路を接続してもよい。この場合、ドレインバイアス印加回路30のインピーダンスを切り替えることによりFET100と出力側の回路とのインピーダンスが接合する周波数を切り替えることができる。」

4.対比
本願発明と引用例1記載の発明とを対比すると、次のことがいえる。

(あ)引用例1記載の発明における「ゲート」、「ソース」、「ドレイン」、「増幅用FET」、「接地電位」、「電源電位」は、それぞれ、本願発明における「制御電極」、「第1の電極」、「第2の電極」、「第1のトランジスタ」、「第1の基準電圧」、「第2の基準電圧」に相当する。

(い)引用例1記載の発明において、「ゲートに入力信号が印加され」ること、「ソースに接地電位が接続され」ること、「ドレインから出力信号が出力され」ることは、それぞれ、本願発明において、「制御電極に入力信号が結合され」たこと、「第1の電極に第1の基準電圧が結合され」たこと、「第2の電極に出力信号が結合され」たことに相当する。

(う)引用例1の上記Cの段落【0025】に、「・・・可変抵抗器10中のFET11及びインダクタ12がFET31の負荷となる・・・」と記載されているように、引用例1の「第3の実施形態」における「可変抵抗器10」を「第2の実施形態」の「可変抵抗器20」に置き換えた可変利得回路においても、「可変抵抗器20」中の「インダクタ22」は、同様に、増幅用FETの「負荷」となるものである。
よって、引用例1記載の発明における「電源電位と増幅用FETのドレインとの間に接続された単一のインダクタ」は、本願発明における「第2の基準電圧と第1のトランジスタの第2の電極との間に結合された単一の負荷インダクタ」に相当する。

(え)引用例1記載の発明における「単一のインダクタと並列に接続された可変抵抗用FET」は、本願発明における「単一の負荷インダクタと並列に結合された可変抵抗」に相当する。

(お)引用例1の「第3の実施形態」における「可変抵抗器10」を「第2の実施形態」の「可変抵抗器20」に置き換えた可変利得回路において、「可変抵抗器20」中の「キャパシタ23」は、「電源電位Vdd」に接続されるものであり、「プルアップキャパシタ」と呼び得るものである。
よって、本願発明と引用例1記載の発明とは、「単一の負荷インダクタ」に並列に「プルアップキャパシタ」が結合されたものであり、かつ、該「プルアップキャパシタ」は「可変抵抗の負荷抵抗および単一の負荷インダクタと共に共振回路を形成する」ものである点においては、共通するものである。

(か)引用例1記載の発明における「可変利得回路」は、「可変利得増幅器」とも呼び得るものである。

上記(あ)?(か)の事項を踏まえると、本願発明と引用例1記載の発明とは、次の点で一致し、また、相違するものと認められる。

(一致点)
本願発明と引用例1記載の発明とは、ともに、
「制御電極、第1の電極および第2の電極を有する第1のトランジスタであって、前記制御電極に入力信号が結合され、前記第1の電極に第1の基準電圧が結合され、かつ、前記第2の電極に出力信号が結合されたトランジスタと、
第2の基準電圧と前記第1のトランジスタの前記第2の電極との間に結合された単一の負荷インダクタと、
前記単一の負荷インダクタと並列に結合されたプルアップキャパシタと、
前記単一の負荷インダクタと並列に結合された可変抵抗と
を備え、
前記プルアップキャパシタは、前記可変抵抗の負荷抵抗および前記単一の負荷インダクタと共に共振回路を形成する可変利得増幅器。」
である点。

(相違点)
相違点1:本願発明は、「一端が第1のトランジスタの第2の電極に結合され、他端が接地端子に結合された負荷キャパシタ」を有するのに対し、引用例1記載の発明は、そのような負荷キャパシタを有していない点。

相違点2:本願発明においては、「プルアップキャパシタ」が「単一の負荷インダクタと並列に結合された複数のプルアップキャパシタであって、前記複数のプルアップキャパシタの対応する1つを前記単一の負荷インダクタにそれぞれ結合している複数のスイッチによって個々に選択可能であるプルアップキャパシタ」であり、かつ、「複数のプルアップキャパシタは、前記プルアップキャパシタの選択に応じて、可変抵抗の負荷抵抗および単一の負荷インダクタと共に複数の共振回路を形成するように選択される」ようになっているのに対し、引用例1記載の発明においては、単一のプルアップキャパシタしか有していない点。

5.当審の判断
そこで、上記相違点1,2について検討する。

(相違点1について)
一般に、増幅器において、増幅素子の電源側端子と接地端子との間にキャパシタを設けることは、例えば、特開平10-190379号公報の図4のコンデンサC20や、特開平11-234052号公報の図3のコンデンサCAPOUT等に見られるような周知技術にすぎない。
してみれば、引用例1記載の発明に対して上記周知技術を適用することにより、「一端が第1のトランジスタの第2の電極に結合され、他端が接地端子に結合された負荷キャパシタ」を設けるようにすることは、当業者が適宜になし得ることにすぎない。

(相違点2について)
引用例2には、「複数の周波数に使用することができる増幅器を提供すること」を目的として、高周波増幅器において、入力整合回路および出力整合回路において、複数の容量素子をスイッチにより切り替え接続する技術が記載されており、引用例2の上記Gには、入力整合回路および出力整合回路に限らず、増幅用FETのドレインバイアス印加回路に含まれる複数の容量素子等の接続をスイッチにより切り替えることにより、複数の周波数に対処できるようにしてもよい旨の記載がなされている。
ここで、引用例1記載の発明において、電源電位と増幅用FETのドレインとの間に接続された、単一のインダクタ、キャパシタ、及び可変抵抗用FETよりなる並列接続回路(引用例1の図8で「可変抵抗器20」とされている回路)は、増幅用FETのドレインバイアス印加回路を構成しているということができる。
そして、引用例1の上記Cの段落【0023】には、「この第2の実施形態では、インダクタ22と相俟って並列共振回路を構成するキャパシタ23を設けたので、第1の実施形態では可変抵抗器10の最大のインピーダンスZがインダクタ12のインピーダンスZmaxであったが、脈動信号の高周波成分が周波数f_(0)の場合では該インピーダンスZの最大値を理想的には無限大にすることができる。よって、インピーダンスZの可変できる範囲を、第1の実施形態よりも広げることができる。」と記載されており、インピーダンスZの可変できる範囲を広げる対象周波数を複数のものにしようとする場合、並列共振回路の並列共振点を複数用意して、何らかの方法で切り替えるようにすればよいということは、当業者にとって明らかである。
さらに、引用例1の可変利得回路は、特に用途は示されていないが、高周波用のものであり、例えば無線通信用のものとして複数の周波数に使用することができるようにするということは、ごく普通に考えられることである。
してみれば、引用例1記載の発明に対して上記引用例2記載の技術を適用して、引用例1記載の発明におけるドレインバイアス印加回路を構成するキャパシタを複数用意してスイッチにより切り替え使用することにより、複数の周波数に使用することができる可変利得回路を得るようにすること、すなわち、「プルアップキャパシタ」を「単一の負荷インダクタと並列に結合された複数のプルアップキャパシタであって、前記複数のプルアップキャパシタの対応する1つを前記単一の負荷インダクタにそれぞれ結合している複数のスイッチによって個々に選択可能であるプルアップキャパシタ」とし、かつ、「複数のプルアップキャパシタは、前記プルアップキャパシタの選択に応じて、可変抵抗の負荷抵抗および単一の負荷インダクタと共に複数の共振回路を形成するように選択される」ような構成とすることは、当業者が容易に想到し得ることである。

(本願発明の作用効果について)
そして、本願発明の構成によってもたらされる効果も、引用例1記載の発明、引用例2記載の技術、及び上記周知技術から当業者が容易に予測することができる程度のものであって、格別のものとはいえない。

6.むすび
以上のとおり、本願発明は、引用例1記載の発明、引用例2記載の技術、及び上記周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-02-09 
結審通知日 2011-02-18 
審決日 2011-03-01 
出願番号 特願2002-578645(P2002-578645)
審決分類 P 1 8・ 121- Z (H03G)
最終処分 不成立  
前審関与審査官 石原 由晴  
特許庁審判長 長島 孝志
特許庁審判官 池田 聡史
小曳 満昭
発明の名称 無線端末のための可変利得低雑音増幅器  
代理人 阿部 和夫  
復代理人 濱中 淳宏  
代理人 谷 義一  
復代理人 中西 英一  
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