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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C
管理番号 1240159
審判番号 不服2008-21710  
総通号数 141 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-09-30 
種別 拒絶査定不服の審決 
審判請求日 2008-08-25 
確定日 2011-07-15 
事件の表示 平成9年特許願第337596号「高密度メモリ用メモリ冗長回路」拒絶査定不服審判事件〔平成11年5月28日出願公開、特開平11-144486〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成9年10月31日の特許出願であって、平成20年5月19日付けで拒絶査定がなされたところ、同年8月25日に拒絶査定不服審判が請求されるとともに、同年9月24日に手続補正書が提出された。
その後、平成22年4月14日付けで審尋がなされ、同年7月8日に回答書が提出され、さらに、同年10月14日付けで拒絶の理由が通知され、平成23年1月20日に意見書及び手続補正書が提出された。

第2.本願発明
本願の請求項1?25に係る発明は、平成23年1月20日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?25に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される次のとおりのものである。

「【請求項1】 メモリ・セルのアレイ、前記アレイに結合された複数のビット・ライン及び前記アレイに結合された複数の語線;
拡散語線;
前記複数の語線の語線を置換えるように構成され、かつ前記拡散語線から離間された、冗長語線;
前記拡散語線と前記冗長語線の間の第1及び第2の拡散領域、及び前記第1の拡散領域と前記第2の拡散領域の間のチャネル領域;
前記第2の拡散領域に反対な前記冗長語線に隣接する第3の拡散領域であって、前記第2の拡散領域がソース端子として動作し、前記第3の拡散領域がドレイン端子として動作し、かつ、前記冗長語線がトランジスタのゲートとして動作する、ように構成された第3の拡散領域;
前記拡散語線の上に重ねられ、かつ、前記第1の拡散領域の回りでかつ前記第1の拡散領域と前記第2の拡散領域の間の前記チャネル領域にわたり前記拡散語線と前記冗長語線の間に拡張すべく構成されたフローティング・ゲート部材;及び
前記第1の拡散領域と前記複数のビット・ラインの第1のビット・ラインの間の第1のコンタクト、及び前記第3の拡散領域と前記複数のビット・ラインの前記第2のビット・ラインの間の第2のコンタクトを備えており、
前記メモリ・セルの各々が、単一層ポリシリコン・フローティング・ゲート・トランジスタにより構成され、
前記冗長語線が、単一層ポリシリコン・フローティング・ゲート・トランジスタのゲートとして用いられる、ことを特徴とする集積回路メモリ。」

第3.引用刊行物に記載された発明
1.本願の出願前に日本国内において頒布され、平成22年10月14日付けで通知した拒絶の理由(以下「当審拒絶理由」という。)において引用した刊行物である特開平3-241596号公報(以下「引用例」という。)には、第1図及び第4図?第8図とともに、以下の記載がある(ここにおいて、下線は当合議体が付加したものである。また、特許庁におけるシステムの都合上、上線(オーバーライン)を使用できないので、上線を「/」で代用した。以下同じ。)。

a.「[産業上の利用分野]
この発明は半導体記憶装置に関し、特に電気的に消去・書込みが可能な不揮発性メモリ装置(EEPROM)に関するものである。」(1ページ右下欄1行?4行)

b.「第4図はこのような従来のEEPROMの一実施例を示すブロック図であり、第5図は第4図に示されているメモリセルの断面構造図であり、第6図は従来のEEPROMのゲート電圧とドレイン電流との関係を示す特性図であり、第7図は第4図に示された検査ビット生成回路の論理図であり、第8図は第4図に示されたECC回路の論理図である。
以下、これらの図を参照してその構成について説明する。
メモリセルアレイ1は主データ記憶用メモリセルエリア1aと検査データ記憶用メモリセルエリア1bとからなる。入力信号X_(0)?X_(n)はXアドレスバッファ2で検出・波形整形・増幅され、これを受けたXデコーダ3によって、主データ記憶用メモリセルアレイ1aの所定のワード線106が選択される。入力信号Y_(0)?Y_(m)はYアドレスバッファ4で検出・波形整形・増幅され、これを受けたYデコーダ5によってYゲート回路6を介して主データ記憶用メモリセルアレイ1aの所定のビット線107が選択される。」(1ページ右下欄14行?2ページ左上欄14行)

c.「メモリセル101は選択トランジスタ102およびメモリトランジスタ103によって構成される。不純物領域104は、メモリトランジスタ103のドレイン領域と選択トランジスタ102のソース領域とを兼ねたものであり、不純物領域104および107によって選択トランジスタ102のソース/ドレイン領域が形成される。不純物領域104と不純物領域107の間のチャンネル領域となる半導体基板111の上方にはゲート電極106が形成され、これは第4図に示されているワード線に接続する。不純物領域104と不純物領域110は、メモリトランジスタのソース/ドレイン領域を構成し、それらの領域のチャンネル領域となる半導体基板111の上方には絶縁膜を介してフローティングゲート105が形成される。フローティングゲート105の上方には、絶縁膜を介して制御電極108が形成される。」(2ページ左下欄6行?右下欄3行)

d.「[実施例]
第1図はこの発明の一実施例によるEEPROMのメモリセルアレイ周辺のブロック図であり、第4図で従来例として示したEEPROMと同一記号等は従来例におけるものと同一または相当部分を示すものである。なお、第1図に示されていない周辺の回路等は第4図に示したものと同様である。
以下図を参照してその構成について説明する。
メモリセルエリアとして、主データ記憶用メモリセルエリア1aおよび検査データ記憶用メモリセルエリア1bの周辺に、予備メモリセルエリア31が形成される。予備メモリセルエリア31自身の構造は主データ記憶用メモリセルエリア1aおよび検査データ記憶用メモリセルエリア1bと同様である。予備メモリセルエリア31に対して、ワード線206を介してスペアXデコーダ33が形成される。」(6ページ左上欄4行?右上欄1行)

e.「コンパレータ36にはXデコーダ3およびスペアXデコーダ33に接続するワード線106およびワード線206からの分岐が接続されている。」(6ページ右上欄6行?9行)

f.「一方、ステップS3の高圧パルス比較サイクルにおいて、たとえばワード線106に印加された高電圧の電位が高電圧基準値KVPP以下であれば、ワード線106上に故障、すなわちどこかの選択トランジスタ102に故障が生じたものとし、そのワード線106上のメモリトランジスタには消去できないものと判断し、そのワード線の置換を行なう。この場合はコンパレータ36の比較結果がVPP<KVPPとなるのでノードN1は“L”レベルとなる。すると発振器からの発振信号Rφに基づいて高電圧基準値KVPPが昇圧され、メモリトランジスタM1およびM2に書込みが行なわれる。したがって、トランジスタM1およびM2のしきい値電圧はエンハンス側にシフトし、これらのトランジスタはいずれもオフとなる。そして、この状態が以後続くことになる。この結果、アドレス置換用EEPROM37の出力信号/RUは“L”レベル、スペアXデコーダ駆動信号RXiは駆動信号Xiおよび/Xiのいずれかを選択して出力する。この実施例ではXiはX_(2)?X_(5)に対応している。すなわち、ワード線駆動信号の4種類の信号が1ブロックとして取扱われ、ワード線の置換が行なわれることになる。そして、スペアXデコーダ33のワード線206への出力は、“H”レベルとなり、置換制御信号NENは“L”レベルとなる。信号NENはXデコーダ3に入力されるので、リークのあったと考えられるワード線WLは以後非選択となり、ワード線の置換が行なわれる。すなわち、不良アドレスがXアドレスバッファ2を介して選択された場合、不良アドレスに対するXデコーダを非選択にし、スペアXデコーダを活性化させる内容がEEPROM37に記憶される。このようにして、不良のワード線から良品へのワード線への置換を完了する(S3)。以下、同様に通常の消去サイクル(S4)およびプログラムサイクル(S5)とを行ない書込動作を完了する。
読出サイクルにおいては、Xアドレスバッファからの出力信号が、Xデコーダ3と平行してアドレス置換用EEPROM37へ入力される。EEPROM37のメモリトランジスタM1およびM2は前述した内容を記憶しているので、不良アドレスに対応するXデコーダ3は非選択となり、スペアXデコーダ33が活性化され、予備メモリセルアレイのワード線が選択され正しいデータが読出される。」(7ページ左上欄2行?左下欄7行)

g.「206は予備ワード線である。」(8ページ左上欄5行?6行)

2.ここにおいて、引用例の第1図に記載された半導体記憶装置は、「メモリセルアレイ1」に結合された複数の「ビット線107」及び複数の「ワード線106」を備えていることが明らかである。
また、摘記事項d.の「第1図はこの発明の一実施例によるEEPROMのメモリセルアレイ周辺のブロック図であり、第4図で従来例として示したEEPROMと同一記号等は従来例におけるものと同一または相当部分を示すものである。なお、第1図に示されていない周辺の回路等は第4図に示したものと同様である。」という記載から、引用例の第1図に記載されている「主データ記憶用メモリセルアレイ1a」は、第4図に記載された「選択トランジスタ102とメモリトランジスタ103」によって構成される「メモリセル101」からなるものであると認められる。

そして、摘記事項d.の「予備メモリセルエリア31自身の構造は主データ記憶用メモリセルエリア1aおよび検査データ記憶用メモリセルエリア1bと同様である。」という記載から、引用例の第1図に記載されている「予備メモリセルエリア31」内には、第4図に記載されたものと同一の構造を有する「予備メモリセル」、すなわち、「選択トランジスタ」と「メモリトランジスタ」によって構成される「予備メモリセル」が設けられていることが明らかである。
さらに、第1図及び摘記事項f.の記載から、「予備ワード線206」が「ワード線106」と置き換わることに伴い、「予備メモリセル」が「メモリセル101」と置き換わるように構成されていることは明らかである。

3.以上を総合すると、引用例には、以下の発明(以下「引用発明」という。)が記載されているものと認められる。
「選択トランジスタ102とメモリトランジスタ103によって構成されるメモリセル101からなるメモリセルアレイ1、前記メモリセルアレイ1に結合された複数のビット線107及び前記メモリセルアレイ1に結合された複数のワード線106、
前記メモリセル101と置き換わる予備メモリセルであって、選択トランジスタとメモリトランジスタによって構成される予備メモリセル、
前記ワード線106と置き換わる予備ワード線206、
を備えたことを特徴とする半導体記憶装置。」

第4.本願発明と引用発明との対比
1.引用発明の「選択トランジスタ102とメモリトランジスタ103によって構成されるメモリセル101」は、本願発明の「メモリ・セル」に相当し、引用発明の「選択トランジスタ102とメモリトランジスタ103によって構成されるメモリセル101からなるメモリセルアレイ1」は、本願発明の「メモリ・セルのアレイ」に相当する。

2.引用発明の「前記メモリセルアレイ1に結合された複数のビット線107」及び「前記メモリセルアレイ1に結合された複数のワード線106」は、各々本願発明の「前記アレイに結合された複数のビット・ライン」及び「前記アレイに結合された複数の語線」に相当する。

3.引用発明の「予備ワード線206」は、本願発明の「冗長語線」に相当する。
したがって、引用発明の「前記ワード線106と置き換わる予備ワード線206」を備える構成と、本願発明の「前記複数の語線の語線を置換えるように構成され、かつ前記拡散語線から離間された、冗長語線」を備える構成とは、「前記複数の語線の語線を置換えるように構成された冗長語線」である点で一致する。
また、引用発明の「半導体記憶装置」が本願発明の「集積回路メモリ」に相当することは、当業者にとって自明である。

4.以上を総合すると、本願発明と引用発明とは、
「メモリ・セルのアレイ、前記アレイに結合された複数のビット・ライン及び前記アレイに結合された複数の語線;
前記複数の語線の語線を置換えるように構成された冗長語線;
を備えたことを特徴とする集積回路メモリ。」

である点で一致し、次の点で相違する。

(相違点)
本願発明は、「拡散語線」及び「前記複数の語線の語線を置換えるように構成され、かつ前記拡散語線から離間された、冗長語線」を備え、「前記拡散語線と前記冗長語線の間の第1及び第2の拡散領域、及び前記第1の拡散領域と前記第2の拡散領域の間のチャネル領域; 前記第2の拡散領域に反対な前記冗長語線に隣接する第3の拡散領域であって、前記第2の拡散領域がソース端子として動作し、前記第3の拡散領域がドレイン端子として動作し、かつ、前記冗長語線がトランジスタのゲートとして動作する、ように構成された第3の拡散領域; 前記拡散語線の上に重ねられ、かつ、前記第1の拡散領域の回りでかつ前記第1の拡散領域と前記第2の拡散領域の間の前記チャネル領域にわたり前記拡散語線と前記冗長語線の間に拡張すべく構成されたフローティング・ゲート部材;及び 前記第1の拡散領域と前記複数のビット・ラインの第1のビット・ラインの間の第1のコンタクト、及び前記第3の拡散領域と前記複数のビット・ラインの前記第2のビット・ラインの間の第2のコンタクトを備えており、 前記メモリ・セルの各々が、単一層ポリシリコン・フローティング・ゲート・トランジスタにより構成され、 前記冗長語線が、単一層ポリシリコン・フローティング・ゲート・トランジスタのゲートとして用いられる」のに対して、引用発明はそのような構成を備えていない点。

第5.相違点についての当審の判断
1.相違点の整理
上記第4.において検討した本願発明と引用発明との相違点を整理すると、次のとおりであるから、以下においてその各々について検討する。
(1)相違点a
情報を記憶する不揮発性記憶素子についての構造上の相違点であって、本願発明は、不揮発性記憶素子が、ポリシリコンのフローティング・ゲートとコントロール・ゲートである拡散層との静電結合により情報の読み書きを制御する、いわゆる1層ゲート構造のフローティング・ゲートトランジスタである(すなわち、「拡散語線」及び「前記一組の語線の語線を置換えるように構成され、かつ前記拡散語線から離間された、冗長語線」を備え、「前記拡散語線と前記冗長語線の間の第1及び第2の拡散領域、及び前記第1の拡散領域と前記第2の拡散領域の間のチャネル領域; 前記第2の拡散がソース端子として動作し、第3の拡散がドレイン端子として動作し、かつ前記冗長語線がトランジスタのゲートとして動作するように構成され、前記第2の拡散領域に反対な前記冗長語線に隣接する第3の拡散領域; 前記拡散語線のセグメントを上に重ね、かつ、前記第1の拡散領域の回りでかつ前記第1の拡散領域と前記第2の拡散領域の間の前記チャネル領域にわたり前記拡散語線と前記冗長語線の間に拡張すべく構成されたフローティング・ゲート部材」「を備えており、 前記メモリ・セルの各々が、単一層ポリシリコン・フローティング・ゲート・トランジスタにより構成され、 前記拡散語線が、単一層ポリシリコン・フローティング・ゲート・トランジスタのゲートとして用いられる」という構造を有している)のに対して、引用発明は、情報を記憶する不揮発性記憶素子(メモリトランジスタ)が、1層ゲート構造のフローティング・ゲートトランジスタではない(引用例の摘記事項c.及び第5図の記載からみて、引用発明における不揮発性記憶素子は、フローティング・ゲートと当該フローティング・ゲートの上に設けられたコントロール・ゲートとの静電結合により情報の読み書きを制御する、いわゆる2層ゲート構造のフローティング・ゲートトランジスタであると認められる。)点。

(2)相違点b
冗長用のメモリセル(本願の図4及び引用例の第5図に記載されたメモリセル)の両端がメモリにおけるどのラインに接続されているかという、メモリ・アーキテクチャ上の相違点であって、本願発明は、冗長用のメモリセルの両端が、各々第1及び第2のコンタクトを介して第1及び第2のビット・ラインに接続されている(すなわち、「前記第1の拡散領域と前記複数のビット・ラインの第1のビット・ラインの間の第1のコンタクト、及び前記第3の拡散領域と前記複数のビット・ラインの前記第2のビット・ラインの間の第2のコンタクトを備えて」いる)のに対して、引用発明は、「予備メモリセル」の両端が、そのような構成となっていない(引用例の第5図及び第9図の記載からみて、両端がビット線及びソース線に接続されているものと認められる。)点。

2.相違点aについて
(1)一般に、不揮発性半導体記憶装置のメモリセルにおける不揮発性記憶素子として、ポリシリコンのフローティング・ゲートとコントロール・ゲートである拡散層との静電結合により情報の読み書きを制御する、1層ゲート構造のフローティング・ゲートトランジスタを用いることは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例1及び2の以下の記載からも明らかなように、当業者における周知技術である。

a.周知例1:特開平8-255847号公報
「【0003】図9及び図10を参照して制御ゲート及び浮遊ゲートが同じ第1層の多結晶シリコン膜から構成された浮遊ゲート型のトンネル酸化膜を用いた従来のEEPROMメモリセルを説明する。図9は、EEPROMメモリのセル部を部分的に示す平面図であり、図10は、図9のA-A′線に沿う部分の断面図である。半導体基板には、例えば、P型シリコン半導体基板1を用い、この半導体基板1の表面領域には、複数のN^(+)不純物拡散領域4、8、41、42が形成されている。半導体基板1の主面上にはSiO_(2)などのゲート絶縁膜が形成されている。また半導体基板には選択トランジスタ(S)とメモリトランジスタ(M)が形成されており、選択トランジスタの選択ゲート5は、厚さ約40nmのゲート絶縁膜32の上に形成されている。選択ゲートは、選択トランジスタのソース/ドレイン領域である不純物拡散領域41、42間の上に形成されている。メモリトランジスタの浮遊ゲート6は、そのソース/ドレイン領域である不純物拡散領域4、41間の上に厚さ約40nmの第1のゲート絶縁膜31及び厚さ約9nmの薄い絶縁膜3を介して形成されている。浮遊ゲート6の前記薄いゲート絶縁膜3の上に形成されて領域は、トンネルウインドウ領域TWといい、薄いゲート絶縁膜3を介してトンネル電流が出入りする。
【0004】メモリトランジスタの制御ゲート7は、厚さ約15nmの第2のゲート絶縁膜33を介してカップリング領域の不純物拡散領域8の上に形成されている。半導体基板1上の浮遊ゲート6とこれを挟む半導体基板1内の不純物拡散領域4、41をソース領域4及びドレイン領域41とし、さらに制御ゲート7とその下のカップリング領域とで第1の絶縁ゲート型電界効果トランジスタ(メモリトランジスタM)を構成し、半導体基板1上の選択ゲート5とこれを挟む半導体基板1内の不純物拡散領域41、42をソース領域41及びドレイン領域42とで第2の絶縁ゲート型電界効果トランジスタ(選択トランジスタS)を構成する。選択ゲート5、浮遊ゲート6及び制御ゲート7は、同じ1層目の多結晶シリコン膜をパターニングして形成され、制御ゲート7と浮遊ゲート6とは連続的に繋がっている。浮遊ゲート6の下において第1のゲート絶縁膜31として用いられる領域には、厚さが7?9nm程度の薄い絶縁膜3が部分的に形成されている。これは、いわゆるトンネル酸化膜と呼ばれるものであり、この絶縁膜3中に電子をトンネリングさせることにより、浮遊ゲート6に電子を注入したり、放出を行う。
【0005】2層ゲート式における制御ゲートと浮遊ゲート間のカップリングは、1層ゲート式では、カップリング領域8で形成されるので、このカップリング領域8の上の第2のゲート絶縁膜33は、薄い方が良く、薄いゲート絶縁膜3と同じかこれより厚くする。コンタクト領域であるN^(+)不純物拡散領域9上のゲート絶縁膜には、Alなどの金属配線に接続されるコンタクト孔20が形成されている。メモリトランジスタ及び選択トランジスタが形成される素子領域100には、前記コンタクト孔20が形成されている。EEPROMメモリの消去は、前述の2層ゲート式では選択ゲートと制御ゲートに15?16V程度の高電圧を印加し、ソース/ドレイン領域を接地して浮遊ゲート電極に電子を注入することにより行うが、この1層式では、カップリング領域8に高電圧を加えて制御ゲート7の電位を上げて電子の注入を行う。書込みは、カップリング領域を接地し、ソース領域4をオープンにし、選択ゲート5及びドレイン領域42に15?16V程度の高電圧を印加して浮遊ゲート6から電子を放出することにより行う。」

b.周知例2:特開平7-288291号公報
「【0002】
【従来の技術】一般に、EEPROMセルは、たとえばN^(+)型ソース領域及びドレイン領域を有するP型半導体基板上に絶縁層を介してフローティングゲートを形成し、さらにこのフローティングゲート上に絶縁層を介してコントロールゲートを形成する2層ゲート型である。この2層ゲート型EEPROMにおいては、コントロールゲートとドレイン領域との間に所定電圧を印加してフローティングゲートに電子の注入、抽出を行っている。しかしながら、このような2層ゲート型は工程数が多くかつ製造コストが高いことから最近1層ゲート型EEPROMが提案されている(参照:特開昭59-155968号公報)。
【0003】図12は従来の1層ゲート型EEPROMを示し、(A)は平面図、(B)はB-B線の断面図である。図12においては、P型単結晶シリコン基板21上のフィールド酸化層22によって区画された素子形成領域に、N^(+)型不純物拡散層23,24,25,26が設けられている。ここで、拡散層23はソース領域(S)、拡散層24はドレイン領域(D)、拡散層25はビット線用領域、拡散層26はコントロールゲート(CG)として作用するプログラム用領域である。
【0004】また、ドレイン領域24及びソース領域23とドレイン領域24との間のチャネル領域上には極薄のシリコン酸化層27が形成され、また、プログラム用領域26上には極薄のシリコン酸化層28が形成されている。これらシリコン酸化層27,28上にポリシリコンよりなるフローティングゲート(FG)29が形成されている。
【0005】さらに、ドレイン領域24とビット線用領域25との間のチャネル領域上には、ゲート酸化層30を介してポリシリコンよりなるセレクトゲート31が形成されている。なお、フローティングゲート29及びセレクトゲート31は第1層のポリシリコンにより形成できる。
【0006】さらに、CVDによるシリコン酸化層32が全面に形成されている。シリコン酸化層32上には、ソース領域23にコンタクトホール33を介して接続された書込み、消去時のアルミニウムよりなる共通ビット線34が形成され、また、ビット線用領域25にコンタクトホール35を介して接続されたアルミニウムよりなるビット線36が形成されている。
【0007】さらに、図12の隣接部分をも示す図13を参照すると、多数のセルに亘ってフローティングゲート29を覆うようにシリコン酸化層32を介して第2層のポリシリコンよりなるコントロールゲート線37が形成され、コンタクトホール38を介してプログラム用領域26に接続されている。
【0008】図12、図13の等価回路図を図14に示すと、セルC_(ij)は、たとえば1バイト単位で設けられたセレクトゲート31であるワード線WL_(i)及びコントロールゲート線(CG_(i))37に対して直交して設けられた共通ビット線(CBL_(j))34及びビット線(BL_(j))36との各交差点に設けられている。セルC_(ij)への消去動作は、プログラム用領域26を高電位にし、ドレイン領域24を0Vとしてシリコン酸化層27を介してファウラ・ノルドハイム(F-N)トンネル効果により電子をフローティングゲート29に注入することにより行い、逆に、セルC_(ij)への書込動作は、コントロール領域26を0Vにし、ドレイン領域24を高電圧として、シリコン酸化層27を介してF-Nトンネル効果により電子をフローティングゲート29から流出させることにより行う。ここで、ドレイン領域24とプログラム用領域26との間の電圧をV_(CG)、フローティングゲートFGとドレイン領域24(シリコン酸化層27部分)との間の容量をC_(1)、フローティングゲートFGとプログラム用領域26(シリコン酸化層28部分)との間の容量をC_(2)とすれば、フローティングゲートFGの電位は、
V_(FG)≒V_(CG)・C_(2)/(C_(1)+C_(2)) (1)
となる。従って、シリコン酸化層28のプログラム領域26への対向面積をシリコン酸化層27のドレイン領域24への対向面積より大きくすることによりV_(FG)を大きくでき、この結果、シリコン酸化層27を流れるF-Nトンネル電流を大きくできる。」

(2)そして、冗長用のメモリセルもメモリセルの一種であることは当業者にとって自明であり、更にいえば、冗長用のメモリセルにおいて1層ゲート構造のフローティング・ゲートトランジスタを用いることも、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例3?5の以下の記載からも明らかなように、当業者における周知技術である。

a.周知例3:特開平4-212471号公報
「〔従来の技術〕
マスクROMの欠陥救済や記憶データの変更にEPROM(イレーザブル&エレクトリカリ・リード・オンリー・メモリ)を用いる技術が公知である。そして、上記EPROMとして単層ポリシリコンゲート構造のものを用いる技術は、例えば1990年5月21日付「電子情報通信学会技術研究報告」Vol.90、No.47、頁51?頁53に記載がある。また、上記EPROMとして、2層ゲート構造のものを用いる技術は、例えば特開昭61-47671号公報に記載されている。」(3ページ左上欄10行?20行)
「〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、拡散層により構成されたコントロールゲートに対してその一部が薄い絶縁膜を介してオーバーラップするよう形成された導体層からなるフローティングゲートを設けてなる単層ゲート構造の不揮発性記憶素子に対し、上記フローティグゲート上の一部又は全面を覆うようにバリアー層を設ける。このような不揮発性記憶素子を欠陥救済又は機能変更に用いる。」(3ページ右下欄13行?4ページ左上欄3行)

b.周知例4:特開平4-132243号公報
「〔実施例〕
第1図には、この発明が適用されたマスクROMの一実施例のブロック図が示されている。
この実施例では、マスクROMの欠陥救済のためにEPROMが用いられる。マスクROMの欠陥救済においては、不良アドレスを予備メモリに切り換えるとともに、予備メモリに不良アドレスのデータを書き込む必要があるためEPROMを用いることが便利である。」(2ページ右下欄14行?3ページ左上欄3行)
「第3D図において、不揮発性記憶素子QEは、コントロールゲートを拡散層6と10、フローティングゲート8、ゲート絶縁膜7、コントロールゲートとフローティングゲートの間の層間絶縁膜7、ソースとドレインをN型拡散層10により構成された1層ゲート構造にされる。」(5ページ左下欄15行?20行)

c.周知例5:特開平9-36261号公報
「【0002】
【従来の技術】本発明者の検討した一層ゲート構造のEPROMは、制御ゲートと、浮遊ゲートと、ソースおよびドレインとを有している。この制御ゲートは、半導体基板上部に形成された所定導電形の半導体領域によって構成されている。この半導体領域は、フィールド絶縁膜に囲まれた素子形成領域内に形成されており、その平面形状はその外周がフィールド絶縁膜の内周と一致するように形成されている。」
「【0013】第2は、プロセスの増加に関する問題である。上述のような一層ゲート構造のEPROMは、例えばマスクROM(Masked ROM;以下、MROMと略す)の不良ビット救済用に用いられる場合がある。この場合、製造時間、歩留りおよび製品コスト等を考えると、そのEPROMとMROMとをプロセスの大幅な増加を招くことなく同一半導体基板上に形成する必要がある。」

(3)したがって、当該周知技術を勘案すれば、引用発明において、「メモリセル101」は勿論のこと、「予備メモリセル」についても、フローティング・ゲートトランジスタを、2層ゲート構造に替えて、ポリシリコンのフローティング・ゲートとコントロール・ゲートである拡散層との静電結合により情報の読み書きを制御する、1層ゲート構造とすること、すなわち、本願発明のように、「拡散語線」及び「前記一組の語線の語線を置換えるように構成され、かつ前記拡散語線から離間された、冗長語線」を備え、「前記拡散語線と前記冗長語線の間の第1及び第2の拡散領域、及び前記第1の拡散領域と前記第2の拡散領域の間のチャネル領域; 前記第2の拡散がソース端子として動作し、第3の拡散がドレイン端子として動作し、かつ前記冗長語線がトランジスタのゲートとして動作するように構成され、前記第2の拡散領域に反対な前記冗長語線に隣接する第3の拡散領域; 前記拡散語線のセグメントを上に重ね、かつ、前記第1の拡散領域の回りでかつ前記第1の拡散領域と前記第2の拡散領域の間の前記チャネル領域にわたり前記拡散語線と前記冗長語線の間に拡張すべく構成されたフローティング・ゲート部材」「を備えており、 前記メモリ・セルの各々が、単一層ポリシリコン・フローティング・ゲート・トランジスタにより構成され、 前記拡散語線が、単一層ポリシリコン・フローティング・ゲート・トランジスタのゲートとして用いられる」という構造を採用することは、当業者が容易になし得たことである。

(4)なお、審判請求人は、平成23年1月20日に提出された意見書において、次のように主張している。
「さらに、引用文献4(審決注:審決における「周知例3」に相当)は、1層ゲートトランジスタに言及していますが、課題を解決するために2重ゲート構造(デュアルゲート構造)という手法を提案するものです。したがいまして、引用文献4は、引用文献1(審決注:審決における「引用例」に相当)と引用文献4とを組み合わせて本願発明に想到するための動機付けを当業者に与えるものではありません。・・・以上のように、いずれの引用文献においても、冗長セルが1層ゲートトランジスタであるということが開示乃至示唆されておらず、さらに、いずれの引用文献においても、メモリセルと冗長セルとが同一の構造であるということ、すなわち、1層ゲート構造が、開示乃至示唆されていません。したがいまして、これらの引用文献を組み合わせても、本件出願の特許請求の範囲に記載された技術的特徴に到達することはできません。よって、本願発明は、引用文献1?5の存在によってその進歩性を否定されるべきものではありません。」

しかしながら、周知例3の「〔課題を解決するための手段〕」の箇所に記載されているフローティング・ゲートトランジスタは、電荷の減少を防止するためのバリアー層を設けた1層ゲート構造であることが明らかであって、2重ゲート構造とは認められず、また、周知例3の「〔従来の技術〕」の箇所の記載並びに周知例4及び5の上記記載を見れば、冗長用のメモリセルにおいて1層ゲート構造を採用することが、本願の出願前において当業者の周知技術であったことに疑問の余地はないから、審判請求人の主張を採用することはできない。

以上のとおりであるから、相違点aは当業者が容易になし得た範囲に含まれる程度のものである。

3.相違点bについて
(1)一般に、不揮発性半導体メモリにおいて、メモリセルをどのようなラインに接続するかは、当業者がメモリの容量や速度等を勘案して適宜選択し得る設計的事項であって、その一例として、メモリセルの両端をビット線に接続する構成とすることも、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例6及び7並びに上記周知例2における以下の記載からも明らかなように、当業者における周知技術である。

a.周知例6:特開平6-177358号公報
「【0001】
【産業上の利用分野】本発明は、フラッシュEEPROM(Electrically Erasable Programmable Read Only Memory)等、電荷を注入したり、取り出すことで情報の記憶を行う不揮発性記憶素子を備えた不揮発性記憶装置に関する。」
「【0030】図2は不揮発性メモリの等価回路図である。図2を参照しつつ、上記不揮発性メモリMD1の電気的構成について説明する。不揮発性メモリMD1は、図2の如く、点線で囲んだメモリセルMC1,MC2,MC3,MC4が配列され、各メモリセルMC1,MC2,MC3,MC4が1つのメモリトランジスタMTr1,MTr2,MTr3,MTr4からなる1セル/1トランジスタ構造を有している。
【0031】そして、行方向Xに配列されたメモリトランジスタMTr1,MTr2のコントロールゲートにワードラインWL1が接続され、行方向Xに配列されたメモリトランジスタMTr3,MTr4のコントロールゲートにワードラインWL2が接続されている。また、列方向Yに配列されたメモリトランジスタMTr1,MTr3のセレクトゲートにセレクトゲートラインSGL1が接続され、列方向Yに配列されたメモリトランジスタMTr2,MTr4のセレクトゲートにセレクトゲートラインSGL2が接続されている。
【0032】さらに、列方向Yに配列するメモリトランジスタMTr1,MTr3のソースにビットラインBL1が接続され、列方向Yに配列するメモリトランジスタMTr2,MTr4のドレインにビットラインBL3が接続されされている。そして、行方向Xで隣接するメモリトランジスタMTr1,MTr2およびMTr3,MTr4のソース-ドレインが直列に接続されており、当該接続中間点にビットラインBL2が接続されている。」

b.周知例7:特開平7-326684号公報
「【0028】(実施例1)本発明の不揮発性メモリセルアレイの回路図を図1に示す。また、実施例1の不揮発性メモリセルアレイの各領域を或る平面に投影したと仮定したときの平面投影図を図2に示す。更に、図2の線III-IIIに沿った2つの不揮発性メモリセルの模式的な一部断面図を図3に示す。
【0029】本発明の不揮発性メモリセルアレイは、不揮発性メモリセルが、複数個、ソース・ドレイン方向及びそれに交差する方向に配置されて成る。例えば、図1においてビット線D_(j+1)及びD_(j+2)並びにワード線WW_(i,2)にて規定される1つの不揮発性メモリセル(「*」印を付した)について、以下説明する。尚、ビット線を意味する記号として「D」を用い、ワード線を意味する記号として「WW」を用いた。また、後述する選択ゲート線を意味する記号として「BW」を用いた。実施例においては、k個の不揮発性メモリセルで1つのブロックが構成されており、添字「i」はi行目のブロックを意味し、添字「j」はj列目のブロックを意味する。更に、1つのブロック内のk番目の不揮発性メモリセルに関しては添字「k」を付けた。
【0030】図3に示すように、1つの不揮発性メモリセルは、(A)ドレイン/ソース領域30A及びソース/ドレイン領域30Bと、(B)ドレイン/ソース領域30Aとソース/ドレイン領域30Bとで挟まれた半導体チャネル形成領域CHと、(C)半導体チャネル形成領域CH上に形成された第1の積層構造体TR_(1)及び第2の積層構造体TR_(2)から成る。第1の積層構造体TR_(1)は、電荷蓄積層10Bを含む第1の絶縁膜10、及び第1の導電ゲートG1から構成されている。一方、第2の積層構造体TR_(2)は、第2の絶縁膜20、及び第2の導電ゲートG2から構成されている。尚、参照番号10Cは絶縁膜であり、参照番号32は層間絶縁層である。
【0031】第1の積層構造体TR_(1)は所謂メモリトランジスタとし機能し、第2の積層構造体TR_(2)は所謂選択トランジスタとして機能する。」

c.周知例2:特開平7-288291号公報
「【0003】図12は従来の1層ゲート型EEPROMを示し、(A)は平面図、(B)はB-B線の断面図である。図12においては、P型単結晶シリコン基板21上のフィールド酸化層22によって区画された素子形成領域に、N+型不純物拡散層23,24,25,26が設けられている。ここで、拡散層23はソース領域(S)、拡散層24はドレイン領域(D)、拡散層25はビット線用領域、拡散層26はコントロールゲート(CG)として作用するプログラム用領域である。
【0004】また、ドレイン領域24及びソース領域23とドレイン領域24との間のチャネル領域上には極薄のシリコン酸化層27が形成され、また、プログラム用領域26上には極薄のシリコン酸化層28が形成されている。これらシリコン酸化層27,28上にポリシリコンよりなるフローティングゲート(FG)29が形成されている。
【0005】さらに、ドレイン領域24とビット線用領域25との間のチャネル領域上には、ゲート酸化層30を介してポリシリコンよりなるセレクトゲート31が形成されている。なお、フローティングゲート29及びセレクトゲート31は第1層のポリシリコンにより形成できる。
【0006】さらに、CVDによるシリコン酸化層32が全面に形成されている。シリコン酸化層32上には、ソース領域23にコンタクトホール33を介して接続された書込み、消去時のアルミニウムよりなる共通ビット線34が形成され、また、ビット線用領域25にコンタクトホール35を介して接続されたアルミニウムよりなるビット線36が形成されている。」

(2)したがって、当該周知技術を勘案すれば、引用発明において、「予備メモリセル」の両端を、ビット線に接続する構成とすること、すなわち、本願発明のように、「前記第1の拡散領域と前記複数のビット・ラインの第1のビット・ラインの間の第1のコンタクト、及び前記第3の拡散領域と前記複数のビット・ラインの前記第2のビット・ラインの間の第2のコンタクトを備えて」いる構成とすることは、当業者が容易になし得たことである。

したがって、相違点bも当業者が容易になし得た範囲に含まれる程度のものである。

4.判断についてのまとめ
以上のとおり、本願発明と引用発明との相違点は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
したがって、本願発明は、当審拒絶理由において指摘したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第6.むすび
以上検討したとおり、本願発明は、特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-02-09 
結審通知日 2011-02-17 
審決日 2011-03-02 
出願番号 特願平9-337596
審決分類 P 1 8・ 121- WZ (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 西脇 博志
高橋 宣博
発明の名称 高密度メモリ用メモリ冗長回路  
代理人 大塚 文昭  
代理人 小川 信夫  
代理人 中村 稔  
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