拒絶査定不服の審決｜不服2008-12096 - 特許審決データベース

会員機能

ランキング

請求人別審判件数

判例データベース

審決データベース

ポートフォリオ機能

ポートフォリオを新規に作成して保存		追加
既存のポートフォリオに追加保存		追加

この審決の個人情報、企業機密に関する修正依頼をする

PDF	PDFをダウンロード

審決分類	審判査定不服 2項進歩性特許、登録しない。 G06F 審判査定不服特17条の2、3項新規事項追加の補正特許、登録しない。 G06F
管理番号	1240391
審判番号	不服2008-12096
総通号数	141
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2011-09-30
種別	拒絶査定不服の審決
審判請求日	2008-05-12
確定日	2011-07-20
事件の表示	特願2002- 52220「通信システム及び通信方法」拒絶査定不服審判事件〔平成14年12月 6日出願公開、特開2002-351824〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	1.手続の経緯本願は、平成14年2月27日(パリ条約による優先権主張2001年2月28日、韓国)の出願であって、平成19年3月13日付けの拒絶理由通知に対し、同年6月19日付けで意見書が提出されるとともに、同日付で手続補正がなされたが、平成20年2月4日付けで拒絶査定がなされ、これに対し、同年5月12日に拒絶査定不服審判が請求されるとともに、同年6月11日付けで手続補正がされたものである。 2.平成20年6月11日付け手続補正についての補正却下の決定 [結論] 平成20年6月11日付け手続補正を却下する。 [理由] (1)本件補正平成20年6月11日付けの手続補正(以下「本件補正」という。)は、平成19年9月16日付けの手続補正書の特許請求の範囲の請求項(以下「補正前の請求項」という。)1?12を、平成20年6月11日付けの手続補正書の特許請求の範囲の請求項(以下「補正後の請求項」という。)1?12に補正したものである。補正後の請求項1は、以下のとおりである。「【請求項1】多数個のチャンネルよりなる通信チャンネルを介して受信されるデータをメモリに貯蔵したり、あるいは、メモリに貯蔵されたパケットデータを前記通信チャンネルを介して伝送したりする通信システムにおいて、前記通信システムは、前記通信チャンネルを介して受信又は送信するパケットデータに関する情報を貯蔵している多数個のバッファディスクリプタと、前記バッファディスクリプタの各々に前記パケットデータに関する情報を貯蔵し、前記バッファディスクリプタの各々に標識ビットを割り当てて、前記バッファディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、あるいは、前記バッファディスクリプタの構成が完了したか、を表示する中央処理装置(CPU)と、前記バッファディスクリプタの標識ビットを確認して、現在アクセスしようとするバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスするバッファディスクリプタに情報が貯蔵されたパケットデータを処理したりする、直接メモリアドレス(DMA)制御器と、を含む通信システムであって、前記標識ビットは、前記CPUが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じれば、前記DMA制御器が前記バッファディスクリプタを使用不可能なCPUモードであり、また、前記CPUにより前記バッファディスクリプタの構成が完了すれば、前記DMA制御器が前記バッファディスクリプタを使用可能なDMAモードである、ことを表わすオーナビットと、前記CPUが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、を表わし、前記CPUが前記構成中であればリセット(又はセット)して前記DMAモードを表し前記エラーが生じればセット(又はリセット)して前記CPUモードを表すためのスキップビットと、を含む、ことを特徴とする通信システム。」 (2)補正事項の検討本件補正は、補正前の請求項1に記載した事項である「前記CPUが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じれば、前記バッファディスクリプタがCPUモードであり、また、前記CPUにより前記バッファディスクリプタの構成が完了すれば、前記DMA制御器が使用可能なDMAモードである、ことを表わすオーナビット」について、「前記CPUが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じれば、前記DMA制御器が前記バッファディスクリプタを使用不可能なCPUモードであり、また、前記CPUにより前記バッファディスクリプタの構成が完了すれば、前記DMA制御器が前記バッファディスクリプタを使用可能なDMAモードである、ことを表わすオーナビット」とする補正、「前記CPUが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、を表わすスキップビット」について、「前記CPUが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、を表わし、前記CPUが前記構成中であればリセット(又はセット)して前記DMAモードを表し前記エラーが生じればセット(又はリセット)して前記CPUモードを表すためのスキップビット」とする補正をしたものである。そこで、本件補正が、特許法第17条の2第3項に規定する要件を満たしているか否かについて検討する。本願の願書に最初に添付された明細書及び図面(以下「当初明細書等」という。)には、上記の補正事項における「スキップビット」に関連して、図面とともに以下の事項が記載されている。「【0017】【発明の実施の形態】以下、添付した図面を参照し、本発明によるチャンネル活用率を高める通信システム及び通信方法について下記のように説明する。図3は、本発明によるチャンネルの活用率を高める通信システムを概略的に示したブロック図である。本発明による通信システムは、CPU60と、DMA制御器64、及び多数個のバッファディスクリプタ66、を含んでなる。ここで、バッファディスクリプタ66は、示してはいないが、パケットデータが貯蔵されるメモリの一部の領域を占める。図3には、システムバス68が共に示されており、CPU60、DMA制御器64、及びバッファディスクリプタ66間のデータ伝送は、システムバス68を介してなされる。【0018】図3を参照すれば、バッファディスクリプタ66には、通信チャンネル62を介してパケット単位に受信又は送信されるパケットデータに関する情報が、CPU60により貯蔵される。また、各バッファディスクリプタには、一つのパケットデータに関する情報が貯蔵される。そして、バッファディスクリプタ66の各々は、データポインタDP、コマンドビットC、状態ビットS、オーナービットO及びスキップビットSKよりなる標識ビットを含む。【0019】CPU60は、パケットデータを貯蔵するメモリの一部の領域に、バッファディスクリプタ66を構成する。ここで、CPU60がバッファディスクリプタを構成するということは、CPU60が通信チャンネル62を介して送受信するパケットデータに関する情報を貯蔵するということである。この時、CPU60は、各バッファディスクリプタに標識ビットを割り当て、標識ビットを利用してバッファディスクリプタ66の現在状態を表示する。すなわち、CPU60は、標識ビットを利用して、バッファディスクリプタがCPU 66により構成中であるか、あるいは、通信チャンネル62に受信されるパケットデータにエラーが生じたか、あるいは、バッファディスクリプタの構成が完了したか、などの状態を表示する。【0020】CPU60は、標識ビットとして2ビットを割り当て、そのうち一つのビットはオーナビットOであり、もう一つのビットはスキップビットSKである。オーナビットOは、バッファディスクリプタがCPU モードであるか、あるいはDMAモードであるかを表わす。すなわち、CPU60は、バッファディスクリプタを構成中であるか、あるいは通信チャンネル62に受信されるパケットデータにエラーが生じた場合、オーナビットOをセット(あるいはリセット、以下、セットであると仮定する)して、バッファディスクリプタが現在CPUモードであることを表わす。このように、バッファディスクリプタがCPUモードであれば、DMA制御器64はバッファディスクリプタを使用できない。また、CPU60は、バッファディスクリプタの構成が完了すれば、オーナービットOをリセット(あるいはセット、以下、リセットであると仮定する)して、バッファディスクリプタが、DMA制御器64により使用可能なDMAモードであることを表わす。【0021】スキップビットSKは、CPU60がバッファディスクリプタを構成中であるか、あるいは、通信チャンネル62に受信されるパケットデータにエラーが生じたか、を表わす。すなわち、CPU60は、バッファディスクリプタを構成中であればスキップビットSKをリセット(あるいはセット、以下、リセットであると仮定する)する。これに対し、通信チャンネル62にエラーが生じて、通信チャンネル62に受信されるパケットにエラーが生じれば、CPU60は、スキップビットSKをセット(あるいはリセット、以下、リセットであると仮定する)する。【0022】DMA制御器64は、バッファディスクリプタの開始ポインタ、及び現在ポインタを有している。開始ポインタ64aは、CPU60により設定され、DMA制御器64が最初にアクセスするバッファディスクリプタを指す。現在ポインタ64bは、DMA制御器64が現在アクセスしているバッファディスクリプタを指し、開始ポインタと同一の初期値を有する。現在ポインタ64bは、以前に処理されたバッファディスクリプタのポインタ値に、単位バッファディスクリプタの大きさに該当するアドレスを増加して、その値を得る。従って、DMA制御器64の現在ポインタ64bの値は、最初には開始ポインタ64aの値と同じ第1バッファディスクリプタ70を指し、順次に第2,第3,...,第nバッファディスクリプタ72、74、...、78を指す。DMA制御器64は、現在ポインタ64bにより第1、第2、第3、...、第nバッファディスクリプタ70、72、74、...、78を順次に処理する。【0023】DMA制御器64は、バッファディスクリプタ66の各々の標識ビットを確認して、現在アクセスしているバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスしているバッファディスクリプタに貯蔵された情報を利用して、通信チャンネル62を介して送受信するパケットデータを処理したりする。ここで、パケットデータを処理するということは、バッファディスクリプタを介して通信チャンネル62から受信されるパケットデータをメモリに伝送したり、あるいは、メモリに貯蔵されたパケットデータを通信チャンネル62に伝送したりする、ということである。【0024】図4は、図3に示された通信システムにおいて行われる通信方法の一実施形態によるフローチャートである。次に、図3及び図4を参照し、図3に示されたシステムにおいて行われる本発明による通信方法について説明する。図3及び図4を参照すれば、CPU60は、n個のチャンネルよりなる通信チャンネル62に送受信されるパケットデータに関する情報を、バッファディスクリプタ66に貯蔵する(ステップ98)。この時、一つのバッファディスクリプタには一つのパケットデータに関する情報が貯蔵され、CPU60は、各バッファディスクリプタに、バッファディスクリプタの状態を表わす2ビットの標識ビットを割り当てる。CPU60は、標識ビットを利用してバッファディスクリプタにパケットデータに関する情報を貯蔵中であるか、あるいは、現在貯蔵中であるパケットデータを受信した通信チャンネル62にエラーが生じたか、あるいは、パケットデータに関する情報貯蔵が完了したか、を表わす。【0025】ステップ98後に、DMA制御器64は、現在ポインタ64bが指すバッファディスクリプタをアクセスする(ステップ100)。説明の便宜上、現在ポインタ64bは、第iバッファディスクリプタ76を指していると仮定する。DMA制御器64は、アクセスしようとする第iバッファディスクリプタ76の標識ビットを確認して、現在アクセスしている第iバッファディスクリプタ76の現在状態を確認する(ステップ175)。すなわち、DMA制御器64は、標識ビットを確認して、第iバッファディスクリプタ76にパケットデータに関する情報が貯蔵中であるか、あるいは、パケットデータを送受信する通信チャンネルにエラーが生じたか、あるいは、パケットデータに関する情報貯蔵が完了したか、を確認する。【0026】具体的に、DMA制御器64は、標識ビットのオーナビットOを確認して現在アクセスしている第iバッファディスクリプタ76のモードがCPUモードであるか、あるいは、パケットデータに関する情報貯蔵が完了したDMAモードであるか、を判断する(ステップ110)。例えば、オーナビットOがセットされていれば、DMA制御器64は、第iバッファディスクリプタ76がCPUモードであると判断し、リセットされていればDMAモードであると判断する。【0027】ステップ110において、第iバッファディスクリプタ76がCPUモードであると判断されれば、スキップビットSKを確認して、通信チャンネル62に受信されるパケットデータに関する情報が、第iバッファディスクリプタ76に貯蔵中であるか、あるいは、パケットデータを受信する通信チャンネル62にエラーが生じたか、を確認する(ステップ150)。例えば、DMA制御器64は、スキップビットSKがセットされていれば、通信チャンネル62にエラーが生じたと判断し、リセットされていれば、通信チャンネル62に受信されるパケットデータに関する情報が、第iバッファディスクリプタ76に貯蔵中である、と判断する。【0028】続いて、ステップ175において、DMA制御器64が、アクセスしている第iバッファディスクリプタ76がDMAモードである、と確認されれば、第iバッファディスクリプタ76に情報が貯蔵されたパケットデータを処理する(ステップ120)。ここで、パケットデータを処理するということは、DMA制御器64が、第iバッファディスクリプタ76のデータポインタDPが指すメモリのアドレスに、パケットデータを貯蔵したり、あるいは、データポインタDPが指すメモリのアドレスに貯蔵されたパケットデータを、通信チャンネル62に伝送したりする、ということである。【0029】第iバッファディスクリプタ76に情報が貯蔵されたパケットデータの処理が完了すれば、DMA制御器64は、第iバッファディスクリプタ76のモードをCPUモードに切り換え、次に処理するバッファディスクリプタをアクセスする(ステップ130)。すなわち、DMA制御器64は、第iバッファディスクリプタ76に情報が貯蔵されたパケットデータの処理が完了すれば、標識ビットのオーナビットOをセットし、第iバッファディスクリプタ76のモードをCPUモードに切り換える。このように、オーナビットOがセットされれば、CPU60は、第iバッファディスクリプタ76に新しいパケットデータに関する情報を貯蔵する。また、第iバッファディスクリプタ76に情報が貯蔵されたパケットデータの処理が完了すれば、DMA制御器64の現在ポインタ64bは、第(i+1)バッファディスクリプタを指す。DMA制御器64は、現在ポインタ64bを参照して、第(i+1)バッファディスクリプタをアクセスする。【0030】一方、ステップ175において、CPU60が、通信チャンネル62のうち一つのチャンネルに送受信するパケットデータに関する情報を、第iバッファディスクリプタ76に貯蔵中である、と判断されれば、DMA制御器64は、バッファディスクリプタにパケットデータ情報に関する貯蔵が完了するまで待つ(ステップ160)。【0031】これに対し、ステップ175において、現在その情報を貯蔵中であるパケットデータにエラーが生じたと判断されれば、DMA制御器64は、現在アクセスしている第iバッファディスクリプタ76の処理を中断して、次のバッファディスクリプタである第(i+1)バッファディスクリプタをアクセスする(ステップ170)。すなわち、DMA制御器64は、スキップビットSKを確認して、現在処理しようとするパケットデータを送受信する通信チャンネル62に、エラーが生じたならば、現在アクセスしているバッファディスクリプタの処理を中断する。そして、エラーが生じていない通信チャンネルに送受信するパケットデータに関する情報を貯蔵している他のバッファディスクリプタをアクセスして、パケットデータを処理する。【0032】以上述べたように、本発明による通信システムにおいては、CPU60が、バッファディスクリプタを構成時に、通信チャンネルにエラーが生じたかどうかを表わすスキップビットSKを、割り当てる。DMA制御器64は、このスキップビットSKを通じて処理しようとするパケットデータを送受信する通信チャンネルにエラーが生じたかどうか、を確認することができる。すなわち、DMA制御器64は、処理しようとするパケットデータを送受信する通信チャンネルにエラーが生じたならば、エラーが生じていない他の通信チャンネルを介して、送受信するパケットデータをまず処理することにより、通信チャンネルの活用率を効率良く高めることができる。【0033】図5は、図3に示されたDMA制御器64の他の実施形態を示した図である。説明の便宜のために、図5には、バッファディスクリプタ66、及びシステムバス68を、共に示してある。DMA制御器200は、開始ポインタ200a及びアドレスカウンタ200bを含む。開始ポインタ200aはCPU60により設定され、DMA制御器64が最初にアクセスするバッファディスクリプタを指す。そして、アドレスカウンタ200bは、DMA制御器200が現在アクセスしているバッファディスクリプタの開始アドレスをカウントし、開始ポインタ200aが指す値に初期化される。すなわち、アドレスカウンタ200bは、以前に処理されたバッファディスクリプタの開始アドレスに、単位バッファディスクリプタの大きさに該当するアドレスを加算して、次にアクセスするバッファディスクリプタの開始アドレスを得る。【0034】具体的に、DMA制御器200は、開始ポインタ200aが指す第1バッファディスクリプタ80を最初にアクセスする。例えば、開始ポインタ200aが100hを指すとすれば、DMA制御器200は、アドレス100hをアクセスしてパケットデータを処理する。第1バッファディスクリプタ80に対するパケットデータの処理が完了すれば、アドレスカウンタ200bは、現在カウンタの値に単位バッファディスクリプタの大きさに該当するアドレス(例えば、004h)を加算して、次にアクセスするバッファディスクリプタの開始アドレス104hをカウントする。DMA制御器200は、アドレスカウンタ200bを参照して、第2バッファディスクリプタ82をアクセスする。【0035】このように、DMA制御器200が、アドレスカウンタ200bを利用して、次にアクセスするバッファディスクリプタの開始アドレスを得る場合、DMA制御器200がソフトウェア的に管理しなければならないポインタが開始ポインタの一つであるため、ポインタ処理のためのプログラミングが簡単になれる。DMA制御器200が、バッファディスクリプタ66を利用してパケットデータを処理する方法は、図4を参照して説明された通りであるため、ここではその詳細な説明を省く。【0036】図6は、図3に示されたバッファディスクリプタ66の他の構成例と、これをアクセスするDMA制御器を示した図である。図3及び図6を参照すれば、一つのバッファディスクリプタは、データポインタDP、コマンドビットC、状態ビットS、次のバッファディスクリプタポインタNBDPと、オーナービットO、及びスキップビットSK、よりなる標識ビットを含む。ここで、次のバッファディスクリプタポインタNBDPは、DMA制御器64がアクセスする次のバッファディスクリプタを指す。すなわち、各バッファディスクリプタに、次のバッファディスクリプタポインタを備えているため、DMA制御器300には、最初にアクセスするバッファディスクリプタを指す開始ポインタ300aさえあれば良く、これはCPU60により設定される。【0037】DMA制御器200がバッファディスクリプタ66を利用してパケットデータを処理する方法は図4を参照して説明された通りであるため、ここではその詳細な説明を省く。下記の表1は、エラー確率が各々5%、10%である通信チャンネルにおける連続的なフレーム受信確率を示している。【0038】表1を参照すれば、通信チャンネルにおけるエラー確率が5%又は10%である場合、連続して受信できるフレームの数が多くなるほど、連続したフレームを正常に受信する確率は極めて低くなる。これは、通信チャンネルを介して受信されるパケットデータにエラーが生じる確率がその分高い、ということを意味する。【0039】下記表2は10フレームを連続的に受信し、各通信チャンネルのエラー確率が5%である場合、従来の技術及び本発明によるチャンネル活用率を示している。【0040】表2を参照すれば、従来にはチャンネル数が多くても、あるチャンネルにエラーが生じれば、エラーの生じたチャンネルにより、エラーが生じていない他のチャンネルが全部使用できなかった。従って、チャンネル数が多くなるほどチャンネル活用率が格段に落ちる。しかし、本発明においては、一つ又はそれ以上の通信チャンネルにエラーが生じても、エラーの生じていない他のチャンネルに受信されるパケットデータを処理できることから、チャンネル数が多くなるほどチャンネル活用率を高めることができる。【0041】以上、図面及び明細書に最適の実施の形態が開示された。ここで、特定の用語が使用されたが、これは単に本発明を説明するために使用されたものであって、意味の限定や特許請求範囲上に記載された本発明の範囲を制限するために、使用されたものではない。従って、この技術分野の通常の知識を有した者であれば、これより各種の変形及び均等な他の実施の形態が可能である、という点は理解できるであろう。よって、本発明の真の技術的な保護範囲は、特許請求の範囲上の技術的な思想によって定まるべきである。」(段落【0017】-【0041】) 以上の記載によると、当初明細書等には、「スキップビットSKは、CPU60がバッファディスクリプタを構成中であるか、あるいは、通信チャンネル62に受信されるパケットデータにエラーが生じたか、を表わす。」等の記載があり、補正前の請求項1に記載した事項である「前記CPUが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、を表わすスキップビット」に対応する記載がなされているが、補正後の請求項1に記載した「スキップビット」に関する事項である「前記CPUが前記構成中であればリセット(又はセット)して前記DMAモードを表し前記エラーが生じればセット(又はリセット)して前記CPUモードを表す」との構成については、当初明細書等に記載されていない。また、当該構成は、当初明細書等の記載から自明な事項であるとも認められない。そのため、本件補正によって追加された事項は、当初明細書等に記載した事項でなく、また当初明細書等に記載した事項から自明な事項でもない。また、本件補正によって追加された事項は、当初明細書等のすべての記載事項を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものではない。したがって、本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものでないから、特許法第17条の2第3項に規定する要件を満たしていない。 (3)補正却下の決定についてのむすび以上のとおり、本件補正は、特許法第17条の2第3項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3.本願発明について本件補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成19年9月16日付け手続補正書の特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものである。「【請求項1】多数個のチャンネルよりなる通信チャンネルを介して受信されるデータをメモリに貯蔵したり、あるいは、メモリに貯蔵されたパケットデータを前記通信チャンネルを介して伝送したりする通信システムにおいて、前記通信システムは、前記通信チャンネルを介して受信又は送信するパケットデータに関する情報を貯蔵している多数個のバッファディスクリプタと、前記バッファディスクリプタの各々に前記パケットデータに関する情報を貯蔵し、前記バッファディスクリプタの各々に標識ビットを割り当てて、前記バッファディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、あるいは、前記バッファディスクリプタの構成が完了したか、を表示する中央処理装置(CPU)と、前記バッファディスクリプタの標識ビットを確認して、現在アクセスしようとするバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスするバッファディスクリプタに情報が貯蔵されたパケットデータを処理したりする、直接メモリアドレス(DMA)制御器と、を含む通信システムであって、前記標識ビットは、前記CPUが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じれば、前記バッファディスクリプタがCPUモードであり、また、前記CPUにより前記バッファディスクリプタの構成が完了すれば、前記DMA制御器が使用可能なDMAモードである、ことを表わすオーナビットと、前記CPUが前記バッファディスクリプタを構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、を表わすスキップビットと、を含む、ことを特徴とする通信システム。」 4.引用例の記載原査定の拒絶の理由において引用された、本願出願日前に頒布された特開平2-72464号公報(平成2年3月12日公開。以下「引用例1」という。)には、図面とともに以下の事項が記載されている。 A.「(発明が解決しようとする課題) 第4図で説明した従来例では、途中の局例えば第2局が故障した場合、それとは関係なしに第2局に対してデータを送ることを繰返してしまい、時間のロスとなる。また、このことを避けるためは、第2局にデータが送られないようにディスクリブタの再配置を行なわねばならず、この場合にはCPUに余計な負担がかかることになる。また、第7図で説明した従来例でも、途中の局が故障した場合データを送り続けてしまうことは同じであり、これを避けるためには第8図に示すように、故障した局だけをチェーンから外すことが必要となる。しかしながら、この場合には、故障した局がチェーンに復帰する時のために、故障局のデータの先頭アドレスをメモリのどこかに記憶しておかねばならない。そのために、メモリの別エリヤにアドレス待機領域を設けておくことは、メモリの使用効率が悪くなり、CPUの処理も複雑になる。この発明は、以上の問題点を解決するためになされたものであり、その目的とするところは、子局に故障が生じても親局のディスクリブタの再配置が不要であり、故障時の送信停止、回復時の送信再開を速やかに行なえるようなデータ伝送装置のDMA方式を提供することにある。 [発明の構成] (課題を解決するための手段) この発明は、上記の目的を達成するために、メモリ内のインデックスエリアに転送先アドレスと転送データサイズとで記述されたDMA転送指令を参照することにより、複数の転送先に対し順次にDMA転送を行なうようにしたデータ伝送装置のDMA方式において、前記インデッックスエリア内に記述されたDMA転送指令のそれぞれに当該指令の有効/無効を示すフラグ又はコード等を識別子を付加し、前記DMA転送指令の参照に際しては、前記識別子が有効に係るDMA転送指令のみを実行し、無効に係るDMA転送指令についてはこれを無視すること、を特徴とするものである。 (作用) このような構成によれば、子局が故障した場合には、識別子に関しデータ有効/無効の別を書き換えるという簡単な操作を行なうだけで、故障した局に対する送信停止、復帰を速やかに行なうことができ、CPUに対しディスクリブタのデータ再配置を行なうという煩わしい動作を行なわせる必要がなくなる。 (実施例) 第1図は本発明に係わるデータ伝送装置の一実施例を示すブロック図、第2図は同装置のディスクリブタの内容を示すメモリマツプ、第3図は同装置の動作の流れを示すフローチャートである。第1図において、アドレスレジスタ12には、ディスクリブタから読み出された送信すべきデータの先頭アドレスが格納される。データサイズレジスタ15には、ディスクリブタから読み出されたデータ有効/無効判別フラグ又はコード及び送信すべきデータのサイズが格納される。アドレス生成回路11は、アドレスレジスタ12にセットされた値を初期値としてメモリに対するアドレスを順次生成する。データサイズカウンタ13は、メモリからデータが読み込まれる毎にカウントアツプする。比較回路14は、データサイズレジスタ15にセットされた値と現在読み込まれたデータ量を示すデータサイズカウンタ13の値とを比較し、等しい場合にオンとなるものである。データ有効/無効判別回路18は、ディスクリブタの値が有効か無効かを判別するものである。制御回路16は、メモリからのデータの読込みのタイミングを制御するものである。局数カウンタ17は、1局分のデータ読込処理の終了毎にカウントアツプするものである。第2図に示されるように、ディスクリブタの内容は、アドレスとデータサイズとから構成されており、データ有効/無効フラグ又はコードはこの例ではデータサイズの一部として位置付けられている。次に、本実施例装置の動作を、第3図のフローチャートを参照しながら説明する。まず、装置の初期化が終了して送信動作へ移ると、CPUは最初にディスクリブタから第1局目のアドレスを読込み、これをアドレスレジスタ12にセットする(ステップ301、302、303)。次に、再びディスクリブタからデータ有効/無効判別フラグ及びデータサイズを読込み、これらをデータサイズレジスタ15にセットする(ステップ304)。次に、データサイズレジスタ15にセットされたデータ有効/無効フラグの内容が有効か無効かの判別を行なう(ステップ305)。ここで、有効であるならば、アドレスレジスタ12にセットされたアドレスからデータサイズレジスタ15にセットされたサイズだけデータを読み込みデータ伝送を行なう(ステップ306)。また、無効であるならば、何も行なうことなく第1局目の送信を直ちに終了する(ステップ305NO)。データ送信を終了すると、局数カウンタ17の値と子局数値とを比較してこれらが等しければ送信動作を終了し(ステップ307YES)、等しくなければ局数カウンタ17をカウントアツプして「2」として第2局目の送信動作へと移る〈ステップ302)。このように、本実施例伝送装置では、インデックスエリア内に記述されたDMA転送指令のそれぞれに当該指令の有効/無効を示すフラグ又はコード等の識別子を付加し、DMA転送指令の参照に際しては識別子が有効に係わるDMA転送指令のみを実行し、無効に係わるDMA転送指令についてはこれを無視することにより、順次子局に対してディスクリブタの内容に応じたデータ送信を繰り返すものである。その結果、この実施例装置によれば、子局が故障した際には、データ有効/無効の別を書き換えるという簡単な操作を行なうだけで、故障した局に対する送信停止、復帰を速度やかに行なわせることができ、またCPUがディスクリブタのデー夕再配置を行なう等という煩わしい動作を不要とすることができる。」(第2ページ右上欄第19行目?第4ページ左上欄第2行目) 上記の摘記A.によれば、引用例1には、次の発明(以下「引用発明1」という。)が記載されている。「ディスクリブタの内容は、アドレスとデータサイズとから構成されており、データ有効/無効フラグ又はコードはデータサイズの一部として位置付けられ、制御回路16は、メモリからのデータの読込みのタイミングを制御するものであり、装置の初期化が終了して送信動作へ移ると、CPUは最初にディスクリブタから第1局目のアドレスを読込み、これをアドレスレジスタ12にセットし、次に、再びディスクリブタからデータ有効/無効判別フラグ及びデータサイズを読込み、これらをデータサイズレジスタ15にセットし、次に、データサイズレジスタ15にセットされたデータ有効/無効フラグの内容が有効か無効かの判別を行ない、ここで、有効であるならば、アドレスレジスタ12にセットされたアドレスからデータサイズレジスタ15にセットされたサイズだけデータを読み込みデータ伝送を行ない、また、無効であるならば、何も行なうことなく第1局目の送信を直ちに終了し、データ送信を終了すると、局数カウンタ17の値と子局数値とを比較してこれらが等しければ送信動作を終了し、等しくなければ局数カウンタ17をカウントアツプして「2」として第2局目の送信動作へと移り、子局が故障した際には、データ有効/無効の別を書き換えるという簡単な操作を行なうだけで、故障した局に対する送信停止、復帰を速度やかに行なわせることができる、メモリ内のインデックスエリアに転送先アドレスと転送データサイズとで記述されたDMA転送指令を参照することにより、DMA転送指令の参照に際しては識別子が有効に係わるDMA転送指令のみを実行し、無効に係わるDMA転送指令についてはこれを無視することにより、順次子局に対してディスクリブタの内容に応じたデータ送信を繰り返す、複数の転送先に対し順次にDMA転送を行なうようにしたデータ伝送装置。」また、原査定の拒絶の理由において引用された、本願出願日前に頒布された特開平4-261245号公報(平成4年9月17日公開。以下「引用例2」という。)には、図面とともに以下の事項が記載されている。 B.「【0003】【技術分野】この発明は包括的に局部的かつ広い領域のネットワークにおけるデータ操作に関するものであり、より特定的にはノードおよびホストプロセッサメモリのようなネットワーク内の多重メモリにおけるフレームされたデータの記憶および多重メモリからのフレームされたデータの検索を管理する方法およびシステムに関するものである。この発明の1つの利用はファイバ分布されたデータインタフェース(Fibeｒ Diｓｔｒibｕｔed Daｔa Inｔeｒface)(FDDI)においてである。」(第5ページ左欄第28行目?同ページ同欄第38行目) C.「【0070】図16(b)においてDRで表わされる型のディスクリプタ・リングはデータをストアするためのメモリの指定された領域におけるバッファを表わすためのよく知られた技術の実現化例である。図20に示されているディスクリプタは2つのロングワードLW1およびLW2を含む。ワードLW1はメモリにおいて規定されるバッファの状態および長さを含み、ワードLW2はバッファの開始アドレスを指すポインタである。伝送および受信ディスクリプタの構造は互いに類似している。【0071】各ディスクリプタの状態部分はバッファにおいてストアされているデータのパケットの状態と同様にデータバッファの状態を反映する。もし受信パケットが1つのバッファより多くを必要とすれば、パケットの状態はそのパケットの最後のバッファディスクリプタにおいてのみ考慮される。【0072】バッファ状態ビットは、このエントリがDMAコントローラ124が使用するための有効なエントリであること、およびDMAコントローラがディスクリプタを「所有する」ことを表わすホストプロセッサによって設定されたOWNビットを含む。ネットワークDMAコントローラ124がデータの指定されたバッファへの転送を完了したとき、それはOWNビットをリセットし、かつそのバッファの所有権をホストプロセッサに放つ。このビットはすべてのディスクリプタについて有効である。【0073】設定されたときパケットの終了(EOP)ビットはパケットの最後のバッファを示す。もしパケットが1つのバッファだけに存すれば、このビットはそのディスクリプタに対して設定されねばならない。もしビットがローであれば、パケットは次のバッファに続く。【0074】ABORTビットは、もし設定されれば、このパケットは完全なパケットでないことを示す。伝送ディスクリプタのEOPビットはプロセッサによってのみ制御され、かつすべてのディスクリプタについて有効である。受信されたディスクリプタのEOPビットはEOPビットが1に設定された状態でバッファ126についてのみ有効であり、かつネットワークDMAコントローラ124によって制御される。【0075】バッファの他の特徴を記述するために実現されてもよい他の状態ビットは簡潔さのために省かれる。【0076】一連のバッファは図16のディスクリプタ・リングDRによって記述され、図21においてより詳細に示される。この例では、バッファBはシステムメモリにおいてアドレスAn で始まり、かつ長さAm を有しアドレスAn + m に及ぶ。バッファBの場所はディスクリプタDRと同じ物理メモリの中であってもよいが必ずしもそうではない。伝送においては、ディスクリプタDRはホストおよびノードプロセッサメモリ125(a)、125(b)に独立して存することができる。受信においてはディスクリプタおよび対応するバッファは同じメモリに存する。【0077】伝送データはどちらかのメモリに存してもよいディスクリプタ・リングDRによって規定されたバッファにおいて2つの物理メモリ125(a)、125(b)において分布されたバッファから収集される。図22を参照して、ネットワークに伝送される2つの連続的なデータのフレームがフレームaおよびフレームbであると仮定せよ。フレームaはバッファaにおいてヘッダを、かつバッファ1aおよび2aにおいて分布されたデータを、含み、フレームbはヘッダをバッファ1bにかつデータをバッファ1bだけに含む。ディスクリプタ・リングDRは、示されているように、ネットワークへのデータの伝送のためにフレームaおよびフレームbデータに連続してアクセスする。2つのフレームに含まれるデータは両方の物理メモリ125(a)、125(b)において分布されてもよい。【0078】たとえば、1000バイトのデータがネットワークへ伝送されるべきであると仮定せよ。FDDIネットワークではフレームごとに4500バイトしか各回に伝送することができない。4500バイトの各フレームはヘッダを必要とするであろう。優先順位「0」またはより高い優先度を有する同期データがネットワークに伝送されるべきであると仮定せよ。リングにおける第1のディスクリプタは伝送ヘッダを含むバッファ1aを指し、かつ第2のディスクリプタは伝送データをストアする第1のバッファ1aを指す。第3のディスクリプタは伝送データ2aを含む第3のバッファを指す。したがって最初の3つのディスクリプタはネットワークへ伝送されるデータの第1のフレームを収集する。第4のディスクリプタはフレームbの伝送ヘッダ1bを含む第4のバッファを指し、かつ第5のディスクリプタは伝送データ1bを含む別のバッファを指し、フレームbを完成する。もしフレームbがフレームaとおなじヘッダデータを含めば、第4のディスクリプタは第2のフレームを完成するためにデータ1bと結合させるため第1のヘッダを指すであろう。【0079】伝送に対する要求のときに、ホストプロセッサは伝送ディスクリプタを設立し、かつディスクリプタの状態フィールドにOWNビットを設定する。プロセッサはそれからネットワークDMAコントローラ124に伝送するための命令を供給する。コントローラ124はディスクリプタを取出し、対応するバッファを見つけ、データを内部のFIFOに読出し、かつデータをバッファメモリ126に転送する。このプロセスは、コントローラ124がパケットの終了に到達したことを示す設定されたEOPビットを有するディスクリプタに到達するまで続く。このとき、コントローラ124は、図11において示されているように、パケットの最後の語上にかつバッファメモリにおいてパケットに続く状態語にタグビットを設定する。【0080】ネットワークDMAコントローラ124はディスクリプタのOWNビットがリセットされるまで、リングからディスクリプタを読出し続けるであろう。そのとき、コントローラ124はホストプロセッサによって新しい伝送のための命令が与えられるまでリングからの読出を止めるであろう。ネットワークへの伝送のためデータが2つの物理メモリ125(a)、125(b)から収集されると、REQ/GNT信号対によってメモリとネットワークDMAコントローラ124との間のハンドシェイクは、前に記述されたように、適切なメモリにアクセスする。」(第13ページ左欄第3行目?第14ページ左欄第14行目) 上記の摘記B.及び摘記C.によれば、引用例2には、次の発明(以下「引用発明2」という。)が記載されている。「この発明は包括的に局部的かつ広い領域のネットワークにおけるデータ操作に関するものであり、より特定的にはノードおよびホストプロセッサメモリのようなネットワーク内の多重メモリにおけるフレームされたデータの記憶および多重メモリからのフレームされたデータの検索を管理する方法およびシステムに関するものであり、各ディスクリプタの状態部分はバッファにおいてストアされているデータのパケットの状態と同様にデータバッファの状態を反映し、もし受信パケットが1つのバッファより多くを必要とすれば、パケットの状態はそのパケットの最後のバッファディスクリプタにおいてのみ考慮され、バッファ状態ビットは、このエントリがDMAコントローラ124が使用するための有効なエントリであること、およびDMAコントローラがディスクリプタを『所有する』ことを表わすホストプロセッサによって設定されたOWNビットを含み、ネットワークDMAコントローラ124がデータの指定されたバッファへの転送を完了したとき、それはOWNビットをリセットし、かつそのバッファの所有権をホストプロセッサに放ち、このビットはすべてのディスクリプタについて有効であるもので、伝送に対する要求のときに、ホストプロセッサは伝送ディスクリプタを設立し、かつディスクリプタの状態フィールドにOWNビットを設定し、プロセッサはそれからネットワークDMAコントローラ124に伝送するための命令を供給し、コントローラ124はディスクリプタを取出し、対応するバッファを見つけ、データを内部のFIFOに読出し、かつデータをバッファメモリ126に転送する。このプロセスは、コントローラ124がパケットの終了に到達したことを示す設定されたEOPビットを有するディスクリプタに到達するまで続き、このとき、コントローラ124は、パケットの最後の語上にかつバッファメモリにおいてパケットに続く状態語にタグビットを設定するシステム。」 5.対比本願発明と引用発明1を対比する。引用発明1のデータ伝送装置は、アドレスレジスタ12にセットされたアドレスからデータサイズレジスタ15にセットされたサイズだけデータを読み込みデータ伝送を行なうものであり、第1局目、第2局目と複数の局のデータを伝送しているので、本願発明は、「多数個のチャンネルよりなる通信チャンネルを介して」「データを前記通信チャンネルを介して伝送したりする通信システム」であると言える。また、引用発明1は、制御回路16によりメモリからのデータの読込みのタイミングを制御されているので、引用発明1の通信システムは、メモリに貯蔵されたデータを伝送していることは明かである。そのため、引用発明1の「データ伝送装置」と本願発明の「通信システム」は、「多数個のチャンネルよりなる通信チャンネルを介して」「メモリに貯蔵された」「データを前記通信チャンネルを介して伝送したりする」点で共通する。引用発明1のディスクリブタの内容は、アドレスとデータサイズとから構成されており、当該アドレスとデータサイズの情報に基づいてデータの転送を行っているので、引用発明1の「ディスクリブタ」と本願発明の「バッファディスクリプタ」は、「通信チャンネルを介して」「送信する」「データに関する情報を貯蔵している」点で一致する。また、引用発明1は、データ送信を終了すると、局数カウンタ17の値と子局数値とを比較してこれらが等しくなければ局数カウンタ17をカウントアツプして「2」として第2局目の送信動作へと移るものであるので、引用発明1の「ディスクリブタ」が複数個あることは明かである。引用発明1のCPUは、最初にディスクリブタから第1局目のアドレスを読込み、これをアドレスレジスタ12にセットし、次に、再びディスクリブタからデータ有効/無効判別フラグ及びデータサイズを読込み、これらをデータサイズレジスタ15にセットし、次に、データサイズレジスタ15にセットされたデータ有効/無効フラグの内容が有効か無効かの判別を行ない、ここで、有効であるならば、アドレスレジスタ12にセットされたアドレスからデータサイズレジスタ15にセットされたサイズだけデータを読み込みデータ伝送を行なうものである。また、引用発明1は、子局が故障した際には、データ有効/無効の別を書き換えるものであるので、データ有効/無効フラグはデータが適切なものか、そうでないかを示すものであり、つまりは、データにエラーが生じたか否かを判断する「標識ビット」と同等のものであると言える。そのため、引用発明1の「CPU」は、「前記バッファディスクリプタの各々に前記」「データに関する情報を貯蔵し、前記バッファディスクリプタの各々に標識ビットを割り当てて、前記バッファディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信される」「データにエラーが生じたか、あるいは、前記バッファディスクリプタの構成が完了したか」の処理をする点で、本願発明の「中央処理装置(CPU)」と共通する。引用発明1は、メモリ内のインデックスエリアに転送先アドレスと転送データサイズとで記述されたDMA転送指令を参照することにより、DMA転送指令の参照に際しては識別子が有効に係わるDMA転送指令のみを実行し、無効に係わるDMA転送指令についてはこれを無視することにより、順次子局に対してディスクリブタの内容に応じたデータ送信を繰り返すものであるので、引用発明1は、「前記バッファディスクリプタの標識ビットを確認して、現在アクセスしようとするバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスするバッファディスクリプタに情報が貯蔵された」「データを処理したりする」機能を有していると言える。そして、引用発明1は、DMA転送指令により当該処理が行われており、引用発明1が直接メモリアドレス(DMA)制御器に相当する構成を有していることは明らかであるので、引用発明1の「データ伝送装置」と本願発明の「通信システム」は、「前記バッファディスクリプタの標識ビットを確認して、現在アクセスしようとするバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスするバッファディスクリプタに情報が貯蔵された」「データを処理したりする、直接メモリアドレス(DMA)制御器と、を含む」点で一致する。上記のように、引用発明1の「データ有効/無効フラグ」は、本願発明の「標識ビット」であると言え、データにエラーが生じたか否かを判断するものであるとも言えるので、引用発明1の「データ有効/無効フラグ」は、本願発明の「スキップビット」に相当する。すると、本願発明と引用発明1とは、次の点で一致する。一致点「多数個のチャンネルよりなる通信チャンネルを介してメモリに貯蔵されたデータを前記通信チャンネルを介して伝送したりする通信システムにおいて、前記通信システムは、前記通信チャンネルを介して送信するデータに関する情報を貯蔵している多数個のバッファディスクリプタと、前記バッファディスクリプタの各々に前記データに関する情報を貯蔵し、前記バッファディスクリプタの各々に標識ビットを割り当てて、前記バッファディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信されるデータにエラーが生じたか、あるいは、前記バッファディスクリプタの構成が完了したか、の処理をする中央処理装置(CPU)と、前記バッファディスクリプタの標識ビットを確認して、現在アクセスしようとするバッファディスクリプタの処理を中断して、次のバッファディスクリプタをアクセスしたり、あるいは、現在アクセスするバッファディスクリプタに情報が貯蔵されたデータを処理したりする、直接メモリアドレス(DMA)制御器と、を含む通信システムであって、前記標識ビットは、前記通信チャンネルに受信されるデータにエラーが生じたか、を表わすスキップビットを含む、ことを特徴とする通信システム。」一方、両者は次の点で相違する。相違点1 本願発明は、多数個のチャンネルよりなる通信チャンネルを介して受信されるデータをメモリに貯蔵したり、あるいは、メモリに貯蔵されたパケットデータを前記通信チャンネルを介して伝送したりするものであるのに対し、引用発明1は、多数個のチャンネルよりなる通信チャンネルを介して、メモリに貯蔵されたデータを前記通信チャンネルを介して伝送したりするものではあるが、受信されるデータをメモリに貯蔵すること、また、対象となるデータがパケットデータであるかが明かでない点。相違点2 本願発明の中央処理装置(CPU)は、バッファディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信されるパケットデータにエラーが生じたか、あるいは、前記バッファディスクリプタの構成が完了したかを表示するものであるのに対し、引用発明1は、ディスクリプタが構成中であるか、あるいは、前記通信チャンネルに受信されるデータにエラーが生じたか、あるいは、ディスクリプタの構成が完了したかに関しての処理は行っているが、表示を行っているかは明らかでない点。相違点3 本願発明の標識ビットは、CPUがバッファディスクリプタを構成中であるか、あるいは、通信チャンネルに受信されるパケットデータにエラーが生じれば、バッファディスクリプタがCPUモードであり、また、CPUによりバッファディスクリプタの構成が完了すれば、DMA制御器が使用可能なDMAモードである、ことを表わすオーナビットを含むものであるのに対し、引用発明1は当該「オーナビット」に相当するビットを有していない点。相違点4 本願発明は、スキップビットがCPUがバッファディスクリプタを構成中であるか、あるいは、通信チャンネルに受信されるパケットデータにエラーが生じたかを表わすものであることが特定されているのに対し、引用発明1ではスキップビットに相当するフラグが、通信チャンネルに受信されるパケットデータにエラーが生じたかを表わすものであることとは特定されているが、CPUがバッファディスクリプタを構成中であるかどうかを表すものであるかについての特定がなされていない点。 6.当審の判断 (相違点1について) データの送信と受信の双方に対応したデータ伝送装置は、文献をあげるまでもなく周知の事項であるので、引用発明1におけるデータ伝送装置についても、データの受信の機能を設け、受信されるデータをメモリに貯蔵するように構成することは、当業者であれば容易に成し得ることである。また、引用発明1は、複数の局に対しての送信を行うものであるので、対象とするデータを、周知のパケットデータとすることも、当業者であれば容易に想到し得ることである。 (相違点2について) CPUが制御を行うデータ伝送装置において、CPUが処理を行う内容について、何らかの表示を行わせるかどうかは、データ伝送装置の設計時に適宜選択して、設定し得る事項であるので、引用発明1において、CPUによって表示を行わせるようにすることは、当業者にとって容易なことである。 (相違点3について) 引用発明2は、伝送に対する要求のときに、ホストプロセッサが伝送ディスクリプタを設立し、かつディスクリプタの状態フィールドにOWNビットを設定し、プロセッサはそれからネットワークDMAコントローラ124に伝送するための命令を供給するものであり、また、バッファ状態ビットは、このエントリがDMAコントローラ124が使用するための有効なエントリであること、およびDMAコントローラがディスクリプタを『所有する』ことを表わすホストプロセッサによって設定されたOWNビットを含むものであるので、引用発明2の「OWNビット」は、CPUによりバッファディスクリプタの構成が完了すれば、DMA制御器が使用可能なDMAモードであることと、それ以外の状態を示すCPUモードを表わすものであると言える。ここで、「OWNビット」がDMAコントローラがディスクリプタを『所有する』ことを表わす状態以外の場合、ホストプロセッサが伝送ディスクリプタを設立していない段階か、もしくはそれ以外のエラー等の状態であることが示されることは、当然想定されるものである。そして、引用発明1と引用発明2は共にDMA制御を用いたデータ伝送の技術に関するものであるので、引用発明2の「OWNビット」の構成を、引用発明1に適用して、本願発明のように構成することに格別の困難性は認められない。 (相違点4について) 引用発明1に引用発明2の「OWNビット」の構成を適用した場合、「データ有効/無効フラグ」と「OWNビット」の2つの情報により、CPUがバッファディスクリプタを構成中であるか、あるいは、通信チャンネルに受信されるパケットデータにエラーが生じたかを識別することが可能である。ここで、本願発明は、スキップビットがCPUがバッファディスクリプタを構成中であるか、あるいは、通信チャンネルに受信されるパケットデータにエラーが生じたかを表わすものであることが特定されているが、「データ有効/無効フラグ」と「OWNビット」において、どの情報を表すように定義するかは、当業者が設計時に適宜設定し得る事項である。したがって、引用発明1及び引用発明2に基づいて、本願発明のように、スキップビットがCPUがバッファディスクリプタを構成中であるか、あるいは、通信チャンネルに受信されるパケットデータにエラーが生じたかを表わす構成することは、当業者であれば容易に成し得ることである。そして、本願発明のように構成したことによる効果も、引用発明1、引用発明2及び周知技術から予測できる程度のものである。 7.むすび以上のとおり、本願発明は、引用発明1、引用発明2及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。よって、結論のとおり審決する。
審理終結日	2011-02-21
結審通知日	2011-02-22
審決日	2011-03-07
出願番号	特願2002-52220(P2002-52220)
審決分類	P 1 8・ 561- Z (G06F) P 1 8・ 121- Z (G06F)
最終処分	不成立
前審関与審査官	梅景篤
特許庁審判長	江口能弘
特許庁審判官	安久司郎佐藤匡
発明の名称	通信システム及び通信方法
代理人	萩原誠

プライバシーポリシーセキュリティーポリシー運営会社概要サービスに関しての問い合わせ