• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1240699
審判番号 不服2009-14811  
総通号数 141 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-09-30 
種別 拒絶査定不服の審決 
審判請求日 2009-08-17 
確定日 2011-07-27 
事件の表示 特願2004-196856「半導体素子における位相遅延補償装置及びその方法」拒絶査定不服審判事件〔平成17年 3月17日出願公開、特開2005- 71569〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成16年7月2日(パリ条約に基づく優先権主張 2003年8月21日、大韓民国)の特許出願であって、平成20年10月9日付けの拒絶理由通知に対して、平成21年1月15日に意見書及び手続補正書が提出されたが、同年4月8日付けで拒絶査定がなされた。
それに対して、同年8月17日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正書が提出され、その後、平成22年6月11日付けで審尋がなされ、同年9月16日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成21年8月17日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成21年8月17日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?12を、補正後の特許請求の範囲の請求項1?11と補正するとともに、補正前の明細書の0018段落、0019段落及び0022段落を補正するものであり、補正前の請求項1、2及び10、並びに補正後の請求項1及び9は各々以下のとおりである。

(補正前)
「【請求項1】
DLLクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置であって、
データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、
該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する遅延補償手段と
を備えることを特徴とする半導体素子における位相遅延補償装置。」

「【請求項2】
前記データパターン検出手段が、
前記データパターンに応じた遅延補償量を格納するマッピング手段と、
前記データラインに出力されるデータを前記マッピング手段に伝達し、CASレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段と
を備えることを特徴とする請求項1に記載の半導体素子における位相遅延補償装置。」

「【請求項10】
DLLクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償方法であって、
データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定する第1のステップと、
前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する第2のステップと
を含むことを特徴とする半導体素子における位相遅延補償方法。」

(補正後)
「【請求項1】
DLLクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置であって、
データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、
該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する遅延補償手段と
を備え、
前記データパターン検出手段が、
前記データパターンに応じた遅延補償量を格納するマッピング手段と、
前記データラインに出力されるデータを前記マッピング手段に伝達し、CASレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備えることを特徴とする半導体素子における位相遅延補償装置。」

「【請求項9】
DLLクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償方法であって、
データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定する第1のステップと、
前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する第2のステップと
を含み、
前記第1ステップが、前記データパターンに応じた遅延補償量を格納するマッピング手段から、CASレイテンシー信号に応じて出力されるマッピング値に基づいて、前記データ出力ドライバーに入力されるデータの遅延補償量を決定するステップであることを特徴とする半導体素子における位相遅延補償方法。」

2.補正事項の整理
本件補正における補正事項を整理すると、次のとおりである。
(1)補正事項1
補正前の請求項1の「該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する遅延補償手段と を備えること」を、補正後の請求項1の「該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する遅延補償手段と を備え、 前記データパターン検出手段が、 前記データパターンに応じた遅延補償量を格納するマッピング手段と、 前記データラインに出力されるデータを前記マッピング手段に伝達し、CASレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備えること」と補正すること。

(2)補正事項2
補正前の請求項2を削除し、それと整合するように、補正前の請求項3以降の請求項について、請求項の番号及び引用する請求項の番号を修正すること。

(3)補正事項3
補正前の請求項10の「前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する第2のステップと を含むこと」を、補正後の請求項9の「前記遅延補償量に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する第2のステップと を含み、 前記第1ステップが、前記データパターンに応じた遅延補償量を格納するマッピング手段から、CASレイテンシー信号に応じて出力されるマッピング値に基づいて、前記データ出力ドライバーに入力されるデータの遅延補償量を決定するステップであること」と補正すること。

(4)補正事項4
補正前の明細書の0018段落及び0022段落を、各々補正後の明細書の0018段落及び0022段落と補正するとともに、補正前の請求項0019段落を削除すること。

3.補正の目的の適否、及び新規事項の追加の有無について
(1)補正事項1について
補正事項1は、補正前の請求項1に係る発明の発明特定事項である「データパターン検出手段」に対して、「前記データパターンに応じた遅延補償量を格納するマッピング手段と、前記データラインに出力されるデータを前記マッピング手段に伝達し、CASレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備える」という技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。
また、補正後の請求項1の「前記データパターン検出手段が、前記データパターンに応じた遅延補償量を格納するマッピング手段と、前記データラインに出力されるデータを前記マッピング手段に伝達し、CASレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備えること」という事項は、本願の願書に最初に添付した明細書(以下、本願の願書に最初に添付した明細書及び図面を、各々「当初明細書」及び「当初図面」といい、本願の願書に最初に添付した明細書、特許請求の範囲及び図面をまとめて「当初明細書等」という。)の0010段落及び0047段落、並びに当初図面の図15等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。

(2)補正事項2について
補正事項2は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当するから、同法第17条の2第3項及び第4項に規定する要件を満たす。

(3)補正事項3について
補正事項3は、補正前の請求項10に係る発明の発明特定事項である「第1のステップ」に対して、「前記データパターンに応じた遅延補償量を格納するマッピング手段から、CASレイテンシー信号に応じて出力されるマッピング値に基づいて、前記データ出力ドライバーに入力されるデータの遅延補償量を決定するステップであること」という技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項3は、特許法第17条の2第4項に規定する要件を満たす。
また、補正後の請求項9の「前記第1ステップが、前記データパターンに応じた遅延補償量を格納するマッピング手段から、CASレイテンシー信号に応じて出力されるマッピング値に基づいて、前記データ出力ドライバーに入力されるデータの遅延補償量を決定するステップであること」という事項は、当初明細書の0010段落及び0047段落、並びに当初図面の図15等に記載されているものと認められるから、補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項3は、特許法第17条の2第3項に規定する要件を満たす。

(4)補正事項4について
補正事項4は、特許請求の範囲の補正と整合するように発明の詳細な説明を補正するものであるから、特許法第17条の2第3項に規定する要件を満たす。

(5)補正の目的の適否、及び新規事項の追加の有無についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる事項を目的とする補正を含むから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本件補正による補正後の請求項1?11に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?11に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、次のとおりのものである。
「【請求項1】
DLLクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置であって、
データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、
該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する遅延補償手段と
を備え、
前記データパターン検出手段が、
前記データパターンに応じた遅延補償量を格納するマッピング手段と、
前記データラインに出力されるデータを前記マッピング手段に伝達し、CASレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備えることを特徴とする半導体素子における位相遅延補償装置。」

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2002-109888号公報(以下「引用例」という。)には、図1?3、5、6及び12とともに、以下の記載がある(ここにおいて、下線は当合議体が付加したものである。以下同じ。)。

a.「【0001】
【発明の属する技術分野】この発明は、半導体集積回路装置に係わり、特にデータ出力のタイミング制御に関する。」

b.「【0043】(第1実施形態)図1は、この発明の第1実施形態に係る半導体メモリチップにおけるリードパスの基本構成を示すブロック図である。
【0044】図1に示すように、図示せぬメモリセルから読み出されたnビットのリードデータRD(RD1?RDn)はそれぞれ、先入れ先出し型のレジスタ回路(以下FIFO)11(11_(-1)?11_(-n))に入力される。FIFO11は、リードデータ出力用クロックOUTCLKに同期して動作し、クロックOUTCLKが、例えば“HIGH”レベルとなったとき、入力されたリードデータRDをデータQR(QR1?QRn)として出力する。FIFO11の一回路例を、図2に示す。
【0045】図2に示すように、FIFO11は、例えばインバータ21、クロックトインバータ22から構成される。リードデータRDは、インバータ21を介して、クロックトインバータ22に入力される。クロックトインバータ22は、クロックOUTCLKが“HIGH”となったとき、リードデータRDを、クロックOUTCLKに同期したデータQRとして出力する。
【0046】データQRは、遅延調整回路(以下DELAY)12(12_(-1)?12_(-n))に入力される。DELAY12は、遅延調整信号DPSW(DPSW1?DPSWn)に応じて、データQRを遅延させる。DELAY12の一構成例を、図3に示す。」

c.「【0052】遅延時間を大きくするか否かは、上記遅延調整信号DPSWにより決定される。遅延調整信号DPSWは、デコード回路(以下DEC)13から出力される。DEC13は、リードデータRD1?RDnをデコードし、遅延調整信号DPSWを出力する。DEC13の一回路例を図5に示す。
【0053】図5に示すように、DEC13は、排他的論理和回路(以下EXOR)51により構成される。EXOR51には、検知したいリードデータのデータパターンが入力される。これにつき、例えばリードデータRDのビット構成が“×4ビット(RD1?RD4)”の場合を例にとり説明する。
【0054】図6は、“×4ビット”におけるDEC13の一回路例を示す回路図である。
【0055】図6に示すように、リードデータRD1?RD4のうち、RD1のみ逆相であるか否かを検知したいとき、EXOR51_(-1)に、“/RD4、/RD3、/RD2、RD1”、又は“RD4、RD3、RD2、/RD1”を入力する。このようにすれば、データパターンが、“0001”、及び“1110”のとき、EXOR51_(-1)は、遅延調整信号DPSW1=“HIGH”を出力する。
【0056】DELAY12_(-1)は、遅延調整信号DPSW1=“HIGH”を受け、データQR1(RD1に対応する)の遅延を、他のデータQR2?QR4(それぞれRD2?RD4に対応する)に比べて大きくして、オフチップドライバ回路(以下OCD)14_(-1)に伝達する。」

d.「【0097】(第2実施形態)図12は、この発明の第2実施形態に係る半導体メモリチップにおけるリードパスの基本構成を示すブロック図である。
【0098】図12に示すように、第2実施形態が、第1実施形態と特に異なるところは、リードデータ出力用クロックOUTCLKを、データパターンに応じて、DELAY15により遅延させるようにしたことである。
【0099】具体的には、リードデータ出力用クロックOUTCLKは、DELAY15(15_(-1)?15_(-n))に入力される。DELAY15は、遅延調整信号DPSW(DPSW1?DPSWn)に応じて、クロックOUTCLKを遅延させる。DELAY15は、上述したDELAY12、12’等と同様の回路で構成することができる。遅延調整信号DPSWは、DEC16から出力される。
【0100】DEC16は、図示せぬメモリセルから読み出されたnビットのリードデータRD(RD1?RDn)をデコードして、遅延調整信号DPSWを出力する。DEC16もまた、上述したDEC13、13’、13”等と同様の回路で構成することができる。
【0101】上記nビットのリードデータRD(RD1?RDn)はそれぞれFIFO11に入力される。FIFO11は、遅延調整されたクロックOUTCLK(OUTCLK1?OUTCLKn)に同期して動作し、遅延調整されたクロックOUTCLKが、例えば“HIGH”レベルとなったとき、入力されたリードデータRDをデータQR(QR1?QRn)として出力する。データQRは、OCD14に入力される。
【0102】OCD14は、入力されたデータQRをデータDQ(DQ1?DQn)として、パッド(図示せず)、及びリードフレーム(図示せず)を介して、外部ピン(図示せず)に対して出力する。
【0103】これらFIFO11、OCD14についても、第1実施形態で説明した回路と同様の回路で構成することができる。
【0104】このような第2実施形態に係る装置においても、第1実施形態と同様に、データパターンに起因したアクセスタイムのばらつきを軽減することが可能である。」

(2-2)ここにおいて、図12とそれに対応する0097段落?0104段落とで、「FIFO」に付けられた番号が異なっていて(図12では「12_(-1)」?「12_(-n)」の番号が付され、0097段落?0104段落では「11」の番号が付されている。)、どちらかが誤記であると認められるが、以下においては、0097段落?0104段落の記載に合わせて「11」(「11_(-1)」?「11_(-n)」)を用いることとする。

(2-3)0099段落の「具体的には、リードデータ出力用クロックOUTCLKは、DELAY15(15_(-1)?15_(-n))に入力される。」という記載における「リードデータ出力用クロックOUTCLK」は、図示されていないクロック生成回路によって生成されることは明らかであるから、それを踏まえて0001段落の「【発明の属する技術分野】この発明は、半導体集積回路装置に係わり、特にデータ出力のタイミング制御に関する。」という記載、及び0097段落の「(第2実施形態)図12は、この発明の第2実施形態に係る半導体メモリチップにおけるリードパスの基本構成を示すブロック図である。」という記載を解釈すれば、引用例の図12には、リードデータ出力用クロックOUTCLKを出力するクロック生成回路を有する半導体メモリチップにおけるデータ出力のタイミング制御装置が記載されているものと認められる。

(2-4)0053段落の「図5に示すように、DEC13は、排他的論理和回路(以下EXOR)51により構成される。EXOR51には、検知したいリードデータのデータパターンが入力される。」という記載、0055段落の「図6に示すように、リードデータRD1?RD4のうち、RD1のみ逆相であるか否かを検知したいとき、EXOR51_(-1)に、“/RD4、/RD3、/RD2、RD1”、又は“RD4、RD3、RD2、/RD1”を入力する。このようにすれば、データパターンが、“0001”、及び“1110”のとき、EXOR51_(-1)は、遅延調整信号DPSW1=“HIGH”を出力する。」という記載、0100段落の「DEC16は、図示せぬメモリセルから読み出されたnビットのリードデータRD(RD1?RDn)をデコードして、遅延調整信号DPSWを出力する。」という記載、及び図12の記載から、デコード回路「DEC16」は、「メモリセル」から読み出された「nビットのリードデータRD(RD1?RDn)」をデコードして、「nビットのリードデータRD(RD1?RDn)」の「データパターン」に応じた「遅延調整信号DPSW(DPSW1?DPSWn)」を出力しているものと認められる。
また、デコード回路「DEC16」が、「nビットのリードデータRD(RD1?RDn)」が入力され、「遅延調整信号DPSW(DPSW1?DPSWn)」を出力する「排他的論理和回路EXOR51_(-1)?51_(-n)」を備えていることは明らかである。

(2-5)0099段落の「具体的には、リードデータ出力用クロックOUTCLKは、DELAY15(15_(-1)?15_(-n))に入力される。DELAY15は、遅延調整信号DPSW(DPSW1?DPSWn)に応じて、クロックOUTCLKを遅延させる。」という記載、及び図12の記載から、「DELAY15」は、「遅延調整信号DPSW(DPSW1?DPSWn)」に応じて、「リードデータ出力用クロックOUTCLK」を遅延させて、遅延調整された「クロックOUTCLK」を「FIFO11」に出力しているものと認められる。
そして、0046段落の「データQRは、遅延調整回路(以下DELAY)12(12_(-1)?12_(-n))に入力される。DELAY12は、遅延調整信号DPSW(DPSW1?DPSWn)に応じて、データQRを遅延させる。DELAY12の一構成例を、図3に示す。」という記載から、「DELAY15」が「遅延調整回路」であることは明らかである。

(2-6)0101段落?0102段落の「上記nビットのリードデータRD(RD1?RDn)はそれぞれFIFO11に入力される。FIFO11は、遅延調整されたクロックOUTCLK(OUTCLK1?OUTCLKn)に同期して動作し、遅延調整されたクロックOUTCLKが、例えば“HIGH”レベルとなったとき、入力されたリードデータRDをデータQR(QR1?QRn)として出力する。データQRは、OCD14に入力される。・・・OCD14は、入力されたデータQRをデータDQ(DQ1?DQn)として、パッド(図示せず)、及びリードフレーム(図示せず)を介して、外部ピン(図示せず)に対して出力する。」という記載、及び図12の記載から、「FIFO11」は、「遅延調整回路(DELAY)15_(-1)?15_(-n)」から出力される「遅延調整されたクロックOUTCLK(OUTCLK1?OUTCLKn)」に同期して動作し、入力された「リードデータRD」を「オフチップドライバ回路OCD14」を介して外部へ出力しているものと認められる。

(2-7)以上を総合すると、引用例には以下の発明(以下「引用発明」という。)が記載されているものと認められる。
「リードデータ出力用クロックOUTCLKを出力するクロック生成回路を有する半導体メモリチップにおけるデータ出力のタイミング制御装置であって、
メモリセルから読み出されたnビットのリードデータRDをデコードして、前記nビットのリードデータRDのデータパターンに応じた遅延調整信号DPSWを出力するデコード回路DEC16と、
前記デコード回路DEC16から出力される前記遅延調整信号DPSWに応じて、前記リードデータ出力用クロックOUTCLKを遅延させて、遅延調整されたクロックOUTCLKを出力する遅延調整回路DELAY15と、
前記遅延調整回路DELAY15から出力される前記遅延調整されたクロックOUTCLKに同期して動作し、入力された前記nビットのリードデータRDをオフチップドライバ回路OCD14を介して外部ピンへデータDQとして出力するFIFO11と
を備え、
前記デコード回路DEC16が、
前記nビットのリードデータRDが入力され、前記遅延調整信号DPSWを出力する排他的論理和回路EXOR51を備えることを特徴とする半導体メモリチップにおけるデータ出力のタイミング制御装置。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「リードデータ出力用クロックOUTCLKを出力するクロック生成回路」と補正発明の「DLLクロックを出力する遅延固定ループ」とは、「クロックを出力する手段」である点で一致する。
そして、引用発明の「データ出力のタイミング制御装置」及び「半導体メモリチップ」が、各々補正発明の「位相遅延補償装置」及び「半導体素子」に相当することは当業者にとって明らかであるから、引用発明の「リードデータ出力用クロックOUTCLKを出力するクロック生成回路を有する半導体メモリチップにおけるデータ出力のタイミング制御装置」と補正発明の「DLLクロックを出力する遅延固定ループを有する半導体素子における位相遅延補償装置」とは、「クロックを出力する手段を有する半導体素子における位相遅延補償装置」である点で一致する。

(3-2)引用発明の「メモリセルから読み出されたnビットのリードデータRD」が、補正発明の「データラインに出力されるデータ」に相当し、引用発明の「FIFO11」及びその出力を受ける「オフチップドライバ回路OCD14」が、補正発明の「データ出力ドライバー」に相当することは当業者にとって明らかである。
また、引用発明においては、「デコード回路DEC16」から出力される「遅延調整信号DPSW」に基づいて「FIFO11」に入力されるデータが遅延される構成となっているから、引用発明の「遅延調整信号DPSW」は、補正発明の「データ出力ドライバーに入力されるデータの遅延補償量」に相当する。
また、引用発明の「デコード回路DEC16」は、「メモリセルから読み出されたnビットのリードデータRDをデコードして、前記nビットのリードデータRDのデータパターンに応じた遅延調整信号DPSWを出力する」ものであるから、当該「デコード回路DEC16」が、「メモリセルから読み出されたnビットのリードデータRD」のパターンを検出し、検出されたデータパターンに基づいて「遅延調整信号DPSW」を決定していることは明らかである。
したがって、引用発明の「メモリセルから読み出されたnビットのリードデータRDをデコードして、前記nビットのリードデータRDのデータパターンに応じた遅延調整信号DPSWを出力するデコード回路DEC16」は、補正発明の「データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段」に相当する。

(3-3)引用発明の「前記デコード回路DEC16から出力される前記遅延調整信号DPSWに応じて、前記リードデータ出力用クロックOUTCLKを遅延させて、遅延調整されたクロックOUTCLKを出力する遅延調整回路DELAY15」と、補正発明の「該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記DLLクロックに関わるクロックの位相遅延を補償する遅延補償手段」とは、「該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記クロックの位相遅延を補償する遅延補償手段」である点で一致する。

(3-4)以上を総合すると、補正発明と引用発明とは、
「クロックを出力する手段を有する半導体素子における位相遅延補償装置であって、
データラインに出力されるデータのパターンを検出し、検出されたデータパターンに基づいて、データ出力ドライバーに入力されるデータの遅延補償量を決定するデータパターン検出手段と、
該データパターン検出手段の出力信号に基づいて、前記データ出力ドライバーに入力される前記クロックの位相遅延を補償する遅延補償手段と
を備えることを特徴とする半導体素子における位相遅延補償装置。」

である点で一致し、以下の点で相違する。
(相違点1)
補正発明は、「クロックを出力する出力手段」が「DLLクロックを出力する遅延固定ループ」であり、「前記データ出力ドライバー」に入力されるクロックが「DLLクロックに関わるクロック」であるのに対して、引用発明は、「リードデータ出力用クロックOUTCLKを出力するクロック生成回路」が「DLLクロックを出力する遅延固定ループ」であること、及び「FIFO11」に入力される「リードデータ出力用クロックOUTCLK」が「DLLクロックに関わるクロック」であることが特定されていない点。

(相違点2)
補正発明は、「前記データパターン検出手段が、 前記データパターンに応じた遅延補償量を格納するマッピング手段と、 前記データラインに出力されるデータを前記マッピング手段に伝達し、CASレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備える」構成となっているのに対して、引用発明は、補正発明の「データパターン検出手段」に相当する「デコード回路DEC16」が、「前記nビットのリードデータRDが入力され、前記遅延調整信号DPSWを出力する排他的論理和回路EXOR51を備える」構成となっており、補正発明の「データパターン検出手段」とは構成が異なる点。

(4)相違点についての当審の判断
(4-1)相違点1について
(4-1-1)一般に、半導体記憶装置において、DLLクロックを出力する遅延固定ループ(DLL)を設け、当該遅延固定ループにより出力されたDLLクロックをデータの入出力ドライバーに入力して入出力動作を行わせることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である以下の周知例1及び2にも記載されているように、当業者における周知技術である。

a.周知例1:特開2001-60391号公報
「【0039】
【発明の実施の形態】[実施の形態1]図1は、この発明の実施の形態1に従う半導体装置1の要部の構成を概略的に示す図である。図1に示す半導体装置1は、メモリセルMCを有するメモリアレイ回路2と、外部クロック信号Ext.CLKおよびExt.ZCLKをバッファ処理して内部クロック信号CLKを生成するクロックバッファ3と、クロックバッファ3からの内部クロック信号CLKに従って出力用のクロック信号DLLCLKを生成するDLL回路10と、DLL回路10からの内部クロック信号DLLCLKに従って少なくともデータの出力を行なう入出力回路4と、外部から与えられるアドレス信号をクロックバッファ3からの内部クロック信号CLKに同期して取込み内部ロウアドレスRADD、内部コラムアドレスCADDおよびバンクアドレスまたは特定のコマンド用アドレスADDを生成するアドレスバッファ7を含む。」

b.周知例2:特開2002-222591号公報
「【0050】[実施の形態1]図1を参照して、実施の形態1による同期型半導体記憶装置100は、アドレスバッファ10と、クロックバッファ20と、コントロール信号バッファ30と、コントロール回路410と、DLL回路50と、メモリアレイ60と、DQS信号発生回路70と、入出力バッファ80,430と、端子11,12,21?23,31?35,421,431とを備える。アドレスバッファ10、コントロール信号バッファ30、コントロール回路410、DLL回路50、メモリアレイ60、DQS信号発生回路70、および入出力バッファ430は、図12を参照して説明した内容と同じである。クロックバッファ20は、図12を参照して説明した内容に追加して、ラッチしたクロック信号CLKを入出力バッファ80へ出力する。入出力バッファ80は、コントロール回路410から不活性化されたテストモード信号TMが入力されたとき、つまり、通常動作時においては、図12を参照して説明した動作と同じ動作を行なう。そして、入出力バッファ80は、コントロール回路410から活性化されたテストモード信号TMが入力されたとき、後述する方法によって入出力バッファ430から入力された外部データストローブ信号outDQSではなく、クロックバッファ20から入力されたクロック信号CLKに同期して端子421からのデータを取込み、その取込んだデータをメモリアレイ60に書込む。また、メモリアレイ60からデータを読出すとき、入出力バッファ80は、DQS信号発生回路70からの内部データストローブ信号inDQSをDLL回路50からの遅延クロック信号CLKDおよび遅延反転クロック信号/CLKDに同期して入出力バッファ430へ出力するとともに、メモリアレイ60から読出されたデータを内部データストローブ信号inDQSに同期して端子421に出力する。そして、入出力バッファ430は、DLL回路50からの遅延クロック信号CLKDおよび遅延反転クロック信号/CLKDに同期して入出力バッファ80から入力された内部データストローブ信号inDQSを端子431へ出力するが、後述するように、テスト時には、端子431にテストピンが接続されないので、内部データストローブ信号inDQSが外部へ出力されることはない。」

(4-1-2)したがって、上記周知技術を勘案すれば、引用発明の「リードデータ出力用クロックOUTCLKを出力するクロック生成回路」を補正発明のように「DLLクロックを出力する遅延固定ループ」とし、「FIFO11」に入力される「リードデータ出力用クロックOUTCLK」を「DLLクロックに関わるクロック」とすることは当業者が容易になし得たことである。
よって、相違点1は当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)一般に、デジタル形式で入力された値に応じた出力値を求める手法として、入力値に応じた出力値を格納するテーブル、すなわちマッピング手段を設け、入力された値を当該マッピング手段に伝達し、マッピング値を出力するという手法は、演算手段が省略でき、高速な動作が可能なものとして、当業者において慣用的に用いられている手法である。
デジタル形式で入力された値に応じた遅延補償量を求める場合についても当然例外ではなく、入力された値に応じた遅延補償量を格納するテーブル、すなわちマッピング手段を設け、入力された値を当該マッピング手段に伝達し、マッピング値を出力することにより遅延補償量を求めることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である以下の周知例3?5にも記載されているように、当業者における周知技術である。

a.周知例3:特開平3-201287号公報
「〔実施例〕
次に、本発明の実施例について図面を参照して説明する。
第1図は本発明の遅延量制御可能な半導体集積回路の一実施例のブロック図、第2図(a)は第1図の本実施例における可変遅延回路の一例を示す回路図、第2図(b)は第2図(a)の可変遅延回路に入力する入力データi_(0)の波形および遅延量制御入力データc_(1)?c_(n)の値の組合せに対する出力データm_(0)の波形を示す波形図である。
第1図の半導体集積回路は、二つの可変遅延回路L0,L1およびROMRを有し、可変遅延回路L0,L1には、それぞれデータ入力端子D0,D1から入力データi_(0)、i_(1)が入力される。また、ROMRはアドレスを入力するためのROMアドレス入力端子P0?PTに接続され、読み出されたデータを可変遅延回路L0,L1に出力するためのROM出力端子O1?On,n+1?2nを備えている。そして、可変遅延回路L0とL1は、それぞれ入力データi_(0),遅延制御入力データc_(1)?c_(n)と入力データi_(1),遅延制御入力データu_(1)?u_(n)を受けて出力データm_(0)とm_(1)をデータ出力端子K0とK1にそれぞれ出力する。
次に本実施例の動作を説明する。
ROMRの各アドレスには可変遅延回路L0,L1の遅延量に対応する制御データが格納されており、ROMRにROMアドレス入力端子P0?PTからROMアドレスを指定するデータが入力され、ROM出力端子1?n,n+1?2nから遅延量制御入力データc_(1)?c_(n),u_(1)?u_(n)がそれぞれ可変遅延回路L0,L1に出力されてその遅延量が制御される。」(2ページ左上欄16行?左下欄8行)
(ここにおいて、「ROMR」がマッピング手段に相当することは、当業者にとって明らかである。)

b.周知例4:特開平4-118556号公報
「1個のユニットは第2図に示すように、選択回路11、遅延回路12、レベル調整回路13、選択チャンネル記憶回路14、遅延時間記憶回路15、レベル記憶回路16、選択回路11のチャンネル感度記憶回路17、遅延回路12の遅延感度記憶回路18、アドレス変換回路19、開口チャンネル数とユニット番号設定回路20によって構成される。第1図の振動子7とユニット1の各チャンネルとは、第3図に示すような関係で接続する。」(4ページ右下欄13行?5ページ左上欄2行)
「今、第1図の構成の電子走査式超音波探傷装置で、第7図に示した焦点距離f_(1)の集束超音波ビームを走査する場合を考える。第6図の走査位置#0で超音波ビームを送受する場合は、使用振動子は1番から5番で各振動子の送受信号には順にt1,1、t1,2、t1,3、t1,4、t1,5の遅延時間を与える。この走査位置#0の時は、振動子1番から5番がユニット#1からユニット#5に順に対応しているので、ユニット#1からユニット#5の順に、各ユニットの遅延回路12にt1,1、t1,2、t1,3、t1,4、t1,5の遅延時間を与えればよい。次に、走査位置#1で超音波ビームを送受する場合は、使用振動子は2番から6番で各振動子の送受信号には順にt1,1、t1,2、t1,3、t1,4、t1,5の遅延時間を与える。この走査位置#1の時は、振動子2番から6番がユニット#2、#3、#4、#5、#1の順に対応しているので、ユニット#1からユニット#5の順に、各ユニットの遅延回路12にt1,5、t1,1、t1,2、t1,3、t1,4の遅延時間を与えることになる。この各走査位置で使用する振動子Noと各ユニットの遅延回路12に与える遅延時間の関係をまとめると第8図に示すようになる。・・・次に、遅延時間記憶回路15のメモリマップについて考える。第7図に示したように5個の振動子を用いる場合は各ユニットの遅延回路12に与える遅延時間は1つの焦点距離について5通りである。また第8図に示すように走査位置に対する遅延時間の周期性を考慮すると、遅延時間記憶回路15のメモリマップは第10図に示すようになる。この遅延時間記憶回路15のアドレスは、焦点距離f_(0)からf_(4)の順に0から4の遅延コードを割当てると、[メモリアドレス]=[遅延コード]×[開口チャンネル数]+[走査位置番号を開口チャンネル数で割った余り]となる、このようなメモリマップとすると、遅延コードを固定して走査位置番号を変えた場合も、走査位置番号を固定して遅延コードを変えた場合も、前記の式で計算されるアドレスで全ユニットを共通にアクセスするだけで全ユニットの遅延回路12の遅延時間を一度に設定することができる。」(5ページ右上欄6行?右下欄14行)
(ここにおいて、「遅延時間記憶回路15」がマッピング手段に相当することは、当業者にとって明らかである。)

c.周知例5:特開平10-83189号公報
「【0080】第2の実施の形態における駆動信号算出部17の機能構成を図15に示す。
【0081】図5の第1の形態の構成と同一の箇所には同一の符号を付しており、詳細な説明を省略し、相違点を説明する。図15において、新たに、E/G回転数算出手段101、E/G回転数算出手段101によって算出したE/G回転数に従い、制御パラメータであるフィルタ特性更新刻みμ1(正常制御下でのフィルタ特性更新処理)、遅延時間td(フェイルセーフ処理により伝達特性Gの変化に対応して設定)を記憶するためのマップ(ルックアップテーブルとも呼ばれ、回転数の異なる値に対応させて、上記制御パラメータの値をメモリ上に表形態にまとめたもの、図18参照)102が加わる。そして、前置フィルタ42の代わりに、遅延処理を簡略化した遅延処理手段を加える。」
「【0089】E/G回転数に従い、図18のマップから、フィルタ特性更新処理(図16のステップS87)に必要なパラメータであるフィルタ更新刻みμ、遅延時間tdを設定する。」
「【0093】図15の遅延処理手段100の遅延処理をマイクロプロセッサにより実行するための処理手順を図23に示す。図23において、基準信号(E/G回転センサ信号)を入力する毎に内部メモリ内のデータ配列Bに一時記憶する。なお、データ配列Bに格納できるデータ数には限界があるので、データ数が一定になると、新しいデータを一番古いデータに上書き記憶して、古いデータは消去する(ステップS130)。このようなデータ配列B中から遅延時間tdに相当する位置のデータを取り出すことにより、換言すると、データ配列Bにデータを書き込むタイミングと、そのデータを読み出すタイミングを遅延時間tdだけずらすことにより、遅延処理を簡単に行うことができる。」
(ここにおいて、「E/G回転数に従い・・・遅延時間td・・・を記憶するためのマップ」がマッピング手段に相当することは、当業者にとって明らかである。)

(4-2-2)したがって、上記周知技術を勘案すれば、引用発明において、補正発明の「データパターン検出手段」に相当する「デコード回路DEC16」を、「前記nビットのリードデータRDが入力され、前記遅延調整信号DPSWを出力する排他的論理和回路EXOR51を備える」構成に換えて、「nビットのリードデータRD」に応じた遅延補償量を格納するテーブルであるマッピング手段を備え、「nビットのリードデータRD」を当該マッピング手段に伝達してマッピング値を出力する構成とすることは、当業者が容易になし得たことである。

(4-2-3)さらに、半導体記憶装置において、CASレイテンシー信号に応じて、動作のタイミングを変更することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である以下の周知例6及び7にも記載されているように、当業者における周知技術である。

a.周知例6:特開2000-200481号公報
「【0017】図4は上記パイプカウンタ制御器202の詳細回路図である。
【0018】上記図4を参照すると、上記ライジング及びフォーリングエッジクロックrclk#dll、fclk#dllのいずれかを選択するためのCASレイテンシ信号cl2を入力される第1否定論理積ゲート301と、上記CASレイテンシ信号cl2を反転させる第1インバータ302と、上記第1インバータの出力と上記フォーリングエッジクロック信号fclk#dllを入力される第2否定論理積ゲート303と、上記第1及び第2否定論理積ゲート301、303の出力を入力されて否定論理積する第3否定論理積ゲート304と上記第3否定論理積ゲート304の出力に所定の遅延のための多数の直列連結された第2インバータ305と、オプションで個数の選択ができる上記第2インバータ305の出力と上記出力活性化信号outenを否定論理積する第4否定論理積ゲート306と、上記第4否定論理積ゲート306の出力を入力されて所定の遅延を有してパイプカウンタ制御信号pcntincを生成するための多数の第3インバータ307とを具備する。
【0019】上記CASレイテンシ信号cl2は上記ライジング及びフォーリングエッジクロック信号rclk#dll、fclk#dllのいずれかを選択する信号であり、上記出力活性化信号outenがハイに活性化されている区間で上記ライジング及びフォーリングエッジクロック信号rclk#dll、fclk#dllのいずれかによって上記パイプカウンタ制御信号pcntincが発生する。」

b.周知例7:特開2003-7056号公報
「【0076】図5に示したラッチ回路220は、クロック変換回路212と、このクロック変換回路212からの出力により制御されて、ラッチ回路210から与えられる信号を保持するためのデータ保持回路214とを備える。
【0077】クロック変換回路212は、リピータ回路30からのクロック信号CLKQを一方入力に受け、イコライズ回路300へ与えられるデータバスイコライズ信号RDETGを他方入力に受けるAND回路216と、クロック信号CLKQと、AND回路216からの出力とを受けて、コマンド信号線CB2により伝達されるモード信号に応じて、いずれか一方をデータ保持回路214に与える切換回路218とを備える。
【0078】すなわち、切換回路218は、CASレイテンシが2(または3)の動作モードの場合は、リピータ回路30からのクロック信号CLKQをそのままデータ保持回路214に伝達する。
【0079】これに対して、切換回路218は、CASレイテンシが1に設定されている場合は、AND回路216からの出力をデータ保持回路214に与える。」

(4-2-4)したがって、上記周知技術を勘案すれば、引用発明において、補正発明の「データパターン検出手段」に相当する「デコード回路DEC16」を、「nビットのリードデータRD」に応じた遅延補償量を格納するテーブルであるマッピング手段を備え、「nビットのリードデータRD」を当該マッピング手段に伝達してマッピング値を出力する構成とするに当たり、さらに、CASレイテンシー信号に応じて出力するタイミングを変更すること、すなわち、補正発明のように、「前記データパターン検出手段が、 前記データパターンに応じた遅延補償量を格納するマッピング手段と、 前記データラインに出力されるデータを前記マッピング手段に伝達し、CASレイテンシー信号に応じて前記マッピング手段のマッピング値を出力するインターフェイス手段とを備える」構成とすることは、当業者が容易になし得たことである。
よって、相違点2も当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)相違点についての判断のまとめ
以上検討したとおり、補正発明と引用発明との相違点は、いずれも当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しないものである。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成21年8月17日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?12に係る発明は、平成21年1月15日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?12に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.における「(補正前)」の「【請求項1】」の箇所に記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2002-109888号公報(「引用例」)には、上記第2.4.(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。

したがって、本願発明は特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-02-24 
結審通知日 2011-03-01 
審決日 2011-03-15 
出願番号 特願2004-196856(P2004-196856)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 堀江 義隆堀 拓也  
特許庁審判長 北島 健次
特許庁審判官 高橋 宣博
近藤 幸浩
発明の名称 半導体素子における位相遅延補償装置及びその方法  
代理人 松本 公雄  
代理人 三枝 英二  
代理人 眞下 晋一  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ