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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1241172
審判番号 不服2008-29669  
総通号数 141 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-09-30 
種別 拒絶査定不服の審決 
審判請求日 2008-11-20 
確定日 2011-08-01 
事件の表示 特願2003-548254「受動マトリクス・アドレス指定可能素子の読み取り方法並びにその方法を実施するための素子」拒絶査定不服審判事件〔平成15年6月5日国際公開、WO03/46923、平成17年6月23日国内公表、特表2005-518618〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成14年10月29日(パリ条約による優先権主張 外国庁受理2001年11月30日、ノルウェー王国)を国際出願日とする出願であって、平成19年4月25日に手続補正書が提出され、平成20年2月1日付けで拒絶の理由が通知され、同年7月30日に意見書が提出されたが、同年8月19日付けで拒絶査定がなされ、それに対して、同年11月20日に拒絶査定不服審判が請求されたものである。

第2.本願発明
本願の請求項1?5に係る発明は、平成19年4月25日に提出された手続補正書により適法に補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項3に係る発明(以下「本願発明」という。)は、請求項3に記載されている事項により特定される次のとおりのものである。
「【請求項3】
1つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るための方法を実行するための素子であって、この素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第1および第2電極を含み、此処でワード・ライン電極(WL)とビット・ライン電極(BL)は相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の1つのセルは2つの分極状態の1にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ライン(WL)とビット・ライン(BL)の間に供給することにより行うことが可能であり、此処で各々のビット・ライン(BL)には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み/消去サイクルを備えた電圧パルス・プロトコルを含み、此処で各検出装置が読み取りサイクル中に関連するビット・ライン(BL)とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記素子であって;
ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする4つの電圧レベル0,V_(S)/3,2V_(S)/3およびV_(S)を具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置が接続され、前記制御装置は1本の選択されたワード・ラインおよび全てのビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し、ワード・ラインに接続されている全てのセルの論理値が読み取りサイクル中に検出され、読み取りサイクル中に破壊された全ての論理値が、書き込み/消去サイクル中にリセットまたは再書き込みするように1本の選択されたワード・ラインと選択されたビット・ラインを書き込み/消去サイクル中にアクティブ化するように適合されていることを特徴とする、前記素子。」

第3.引用刊行物に記載された発明
1.引用例1:特開平6-77434号公報
(1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平6-77434号公報(以下「引用例1」という。)には、図1、2、6?8、10、12、13、19、32、34及び40?41とともに、以下の記載がある(下線は当合議体が付加したものである。以下同じ。)。

a.「【請求項1】 第1のアドレス選択線に制御端子が接続されたスイッチ素子と、このスイッチ素子の一端側に共通に一方の電極が接続された複数からなる強誘電体キャパシタと、上記複数からなる強誘電体キャパシタの他方の電極にそれぞれ接続された複数からなる第2のアドレス選択線と含む単位記憶回路を備え、第1のアドレス選択線が選択状態にされてスイッチ素子がオン状態にされたときには複数からなる第2のアドレス選択線の中の1つを選択状態にして強誘電体キャパシタに分極が生じるような電圧を与え、残りの第2のアドレス選択線に強誘電体キャパシタに加わる電圧が選択された強誘電体キャパシタに加わる電圧のほぼ半分になるような非選択電位にし、第1のアドレス選択線が非選択状態にされてスイッチ素子がオフ状態にされたときには複数からなる第2のアドレス選択線には強誘電体キャパシタに加わる電圧がほぼ零になるような非選択電位を与えることを特徴とする半導体記憶装置。
(中略)
【請求項8】 上記単位記憶回路は、複数個により1つの記憶ブロックが構成されてなり、この記憶ブロックの単位でメモリアクセスが行われるものであることを特徴とする請求項1、請求項2、請求項3、請求項4、請求項5、請求項6又は請求項7の半導体記憶装置。
【請求項9】 上記記憶ブロックは、それに設けられる強誘電体キャパシタに対して一方に分極が生じるような初期化がなされ、それを基準にしてデータの書き込みは分極を反転させるようなデータに対応してのみ実際の書き込み動作が行われるものであることを特徴とする請求項8の半導体記憶装置。
(中略)
【請求項14】 上記初期化された分極の方向に対して反転させる書き込み動作はセンスアンプを動作させるものであり、そのセンス量が所定レベルに達しないときには再度書き込み動作が行われるようにするものであることを特徴とする請求項9の半導体記憶装置。
【請求項15】 上記再度の書き込み動作は、書き込み時間が増加させられるものであることを特徴とする請求項14の半導体記憶装置。
【請求項16】 上記一連の書き込み動作は、内部の制御回路又は外部の制御装置によって行われるものであることを特徴とする請求項14又は請求項15の半導体記憶装置。」

b.「【0001】
【産業上の利用分野】この発明は、半導体記憶装置に関し、特に強誘電体キャパシタを用いたものに利用して有効な技術に関するものである。
【0002】
【従来の技術】高集積化等のために1つのスイッチ素子に対して複数個の強誘電体キャパシタ(コンデンサ)を設けた半導体装置に関して、特開平4-90189号公報がある。また、強誘電体キャパシタを記憶素子として用いた例としては、特開昭63-201998号公報、特開平3-36763号公報がある。
【0003】
【発明が解決しようとする課題】本願発明者にあっては、上記のような1つのスイッチ素子に対して複数個の強誘電体キャパシタを設けた場合に必然的に生じる非選択の強誘電体キャパシタに対するストレス、実際上の書き込み/読み出し動作に伴う回路構成やレイアウト等において解説しなければならない種々の諸問題のあることを見い出した。
【0004】この発明の目的は、高集積化を図りつつ、非選択の強誘電体キャパシタに対するストレスを軽減させた半導体記憶装置を提供することにある。この発明の他の目的は、高集積化を図りつつ、動作の安定化を実現した半導体記憶装置を提供することにある。この発明の他の目的は、高集積化を図りつつ、製造プロセスに対する特性の安定化を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。」

c.「【0019】
【実施例】図1には、この発明に係る半導体記憶装置の一実施例のブロック図が示されている。同図の各回路ブロック及び回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。また、本願では、MOSFETは、絶縁ゲート型電界効果トランジスタ(IGFET)の意味で用いている。
【0020】この実施例の半導体記憶装置は、8ビットの単位でデータの書き込み/読み出し動作を行うものとされる。メモリアレイ部は、代表として2×8個のメモリブロックが設けられる。すなわち、横方向に8個のメモリブロックが設けられ、縦方向に2個のメモリブロックが設けられる。上記横方向に配置される8個のメモリブロックは、8個のデータ端子DIO-0ないしDIO-7に対応して設けられる。同図では、そのうちの4個のメモリブロックが代表として例示的に示されている。
【0021】1つのメモリブロック(1,0)における単位記憶回路の具体的回路が代表として例示的に示されている。単位記憶回路は、1つのスイッチMOSFETQ1と、それに対して複数個設けられた強誘電体キャパシタから構成される。スイッチMOSFETQ1の一方の電極は、信号線としてのデータ線(ビット線又はディジット線)に接続され、他方の電極は強誘電体キャパシタの一方の電極に共通に接続される。1つのメモリブロック内には、D0?D7のような複数のデータ線が設けられ、上記データ線D0と同様に他のデータ線D1?D7にもそれぞれに対応して1つのスイッチMOSFETQ2,Q3等が設けられる。」

d.「【0022】スイッチMOSFETQ1?Q3のゲートは、ブロック選択用の第1ワード線WB1に接続される。上記強誘電体キャパシタの他方の電極には、上記第1ワード線と平行に延長される第2ワード線W10?W17に接続される。
【0023】縦方向に並んで配置されるメモリブロック(0,0)と(1,0)に対してデータ線D0?D7が共通に設けられる。これらのデータ線D0?D7は、Yセレクト0を介して書き込み/読み出し回路WRC0に接続される。
【0024】Yセレクト0は、代表として具体的回路が示されているように、1つのデータ線D0に対して選択用のスイッチMOSFETQ5と非選択用のスイッチMOSFETQ4からなる一対のスイッチ素子が設けられる。同様に、代表として例示的に示されている他データ線D1とD7に対しても、非選択用と選択用のスイッチMOSFETQ6,Q7とQ8,Q9が設けられる。選択用のスイッチMOSFETQ5,Q7及びQ9は、対応するデータ線を共通データ線に接続する。この共通データ線には、上記書き込み/読み出し回路WRC0が設けられる。非選択用のスイッチMOSFETQ4,Q6及びQ8は、対応するデータ線に対して書き込み(読み出し)電圧Voの半分の電圧Vo/2を供給する。」

e.「【0025】残り7個のデータ線端子D1?D7に対応して、上記同様な構成のYセレクトと書き込み/読み出し回路が設けられる。同図には、データ端子DIO-7に対応したYセレクト7及び書き込み/読み出し回路WRC7が代表として示されている。書き込み系の回路は、データ入力バッファDIBと、データインラッチDIL及び書き込みアンプWAであり、読み出し系の回路は、センスアンプSAと、データアウトラッチDOL及びデータ出力バッファDOBである。データアウトラッチDOLからデータインラッチDILに供給されるデータは、後述するような破壊読み出しによる再書き込みのためのものである。MOSFETQ0は、タイミング信号φにより上記センスアンプSAの入力と書き込みアンプWAの出力が接続される共通データ線に回路の接地電位を与えるスイッチMOSFETである。
【0027】上記Yセレクト0?7の各スイッチMOSFETは、YデコーダYDECによりスイッチ制御される。Y系アドレス信号AYは、アドレスバッファYABを通してアドレスラッチ回路YALに取り込まれる。YデコーダYDECは、アドレスラッチ回路YALに取り込まれたアドレス信号を解読して、選択された1つのデータ線は書き込み/読み出し回路WRCに接続し、残り7本の非選択データ線にはバイアス電圧Vo/2を供給する。
【0028】制御回路CONTは、電源電圧V_(CC)により書き込み電圧Vo、半書き込電圧Vo/2の出力と、書き込み/読み出し信号R/Wに対応してタイミング信号φ等を形成する。この他、必要に応じてチップ選択信号や後述するような強制リフレッシュ処理(又はポーリング処理)用の高電圧が供給される。また、ブロックアクセス動作や自動書き込みベリファイ機能を付加する場合には、そのシーケンス制御のための論理回路が設けられる。」

f.「【0070】図6には、上記半導体記憶装置の読み出し方法の一実施例のステップ1(データ線プリチャージ)の動作を説明するための回路図が示されている。同図においては、8個のメモリブロック中のからYセレクトによってそれぞれ1本ずつ選ばれたデータ線と、強誘電体キャパシタの読み出し動作のための第1ステップにおける第1ワード線、第2ワード線与えられる電位関係が主に示されている。同図において、前記同様にスイッチSW0?SW7により示されている部分は、XデコーダXDCEの動作を示すものであり、スイッチSD0?SD7により示されている部分は、書き込み回路/読み出し回路WRCの動作を示すものである。
【0071】ステップ1では、選択データ線には回路の接地電位のようなプリチャージ電圧が与えられる。このとき、第1ワード線WB0はハイレベルの選択レベルにされ、スイッチMOSFETQ0?Q7はオン状態にされている。したがって、選択された単位記憶回路のサブデータ線d0?d7には0Vのようなプリチャージ電圧が与えられる。このプリチャージ電圧は、図1のタイミング信号φを受けるMOSFETQ0によって与えられる。このとき、第2ワード線W00?W07は、選択/非選択を問わずにVo/2の電位が与えられる。同図では、省略されているが、各メモリブロックのうち非選択のデータ線には、Vo/2のような電圧が与えられる。
【0072】上記のようなステップ1では、いずれの強誘電体キャパシタにおいてもVo/2のような電圧しか印加されないから、例えば同図に矢印で示したような記憶データに従った分極の向きが保持されるものである。」

g.「【0073】図7には、上記半導体記憶装置の読み出し方法の一実施例のステップ2(ワード線選択)の動作を説明するための回路図が示されている。同図のように第2ワード線W00に接続される強誘電体キャパシタの記憶情報を読み出す場合には、第2ワード線W00の電位がVo/2からVoのような電位に変化される。これとともに選択されたデータ線はセンスアンプSAの入力に結合される。上記の選択ワード線の電位変化に伴い、同図に実線の○によって囲まれて強誘電体キャパシタC0、C3、C4及びC7にあっては、保持していた分極を反転させるような電圧が印加され、それに伴い分極の反転が行われる。このような分極の反転により強誘電体キャパシタC0、C3、C4及びC7に分極の反転にために費やされる電荷の移動に対応した電流が流れ、それがセンスアンプSAによってセンスされる。
【0074】これに対して、上記のようなプリチャージ電圧と第2ワード線W00に与えられる電圧に対して、もともと同じ方向(同図の左向)の分極を保持していた強誘電体キャパシタC1、C2、C5及びC6は、分極の反転に伴うような電荷の移動がなく電流が流れない。このように電流が流れないことがセンスアンプSAによってセンスされる。
【0075】図8には、上記半導体記憶装置の読み出し方法の一実施例のステップ3(再書き込み)の動作を説明するための回路図が示されている。上記図7では分極が反転するか否かにより強誘電体キャパシタの記憶状態を破壊的に読み出すものである。それ故、もとの記憶状態に戻す必要がある。このため、上記センスされたデータは、ラッチ回路DOLを通して外部に出力されるとともに、DILに帰還され、その読み出しデータに基づいて再書き込みを必要とする強誘電体キャパシタC0、C3、C4及びC7に対応したデータ線には電圧Voが与えられ、書き込みを必要としない強誘電体キャパシタC1、C2、C5及びC6に対応したデータ線にはVo/2のような電圧が与えられる。すなわち、前記図2に示したと同様な“H”書き込みが行われる。」

h.「【0082】図10には、前記図6ないし図8に示した読み込み方法に対応した波形図が示されている。トランスファ(スイッチ)MOSFETのゲートが接続される第1ワード線は、一連の読み出し期間中に選択電圧Vwが与えられる。
【0083】ステップ1に対応したデータ線プリチャージにおいては、選択される第2ワード線がVo/2のような非選択レベルに維持された状態で、データ線のみが0Vのような電位にされる。
【0084】ステップ2に対応した読み出し動作では、選択される第2ワード線の電位がVoのような書き込み電圧にされる。これにより、分極反転が行われる強誘電体キャパシタには、分極の反転に伴う電荷の移動に対応した電位変化がデータ線に現れて、これがセンスアンプによりセンスされる。これに対して、分極の反転が行われない強誘電体キャパシタが接続されるデータ線では電位変化が生じない。
【0085】ステップ3に対応した再書き込み動作では、分極の反転に応じてそれをもとに戻すように第2ワード線又はデータ線の電位が変化させられる。このような読み出し動作の終了時にも、前記書き込み動作の終了と同様にトランファMOSFETをオフ状態にする前に、データ線及び第2ワード線の電位を所定のリセット電位にしておくものである。」

i.「【0096】図12には、上記のような書き込み動作の一例を説明するためのタイミング図が示されいる。同図において、点線で示したのは初期化のときの分極の方向を逆にした場合を示している。同図では、初期化の動作波形も示されているが、メモリアクセスの際にはかならず初期化を行うことを意味しない。初期化はいわば消去動作であり、1つのブロック内において未書き込みの強誘電体キャパシタに対して書き込みを行う場合には、この初期化を行うことなく直ちにデータの書き込みが行われる。
【0097】同図において、トランファMOSFETが第1ワード線に対応し、ワード線は第2ワード線に対応している。前記同様に2サイクル分の書き込み動作が終了すると、選択ブロックでは各第2ワード線やデータ線の電位は非選択レベルVo/2にされた後、ディチャージ動作にはいると0Vに変化させられて主に第2データ線であるサブデータ線をリセットさせる。この後に、第1ワード線が非選択レベルにされてトランファMOSFETをオフ状態にさせる。
【0098】非選択ブロックでは、上記選択ブロックに対するメモリアクセス動作に対応して第1データ線の電位が変化するのみであり、第2ワード線(ワード線)及びサブデータ線(第2データ線)の電位はともに0Vであるので、一切直流電圧によるストレスがかからない。第1データ線の電位の変化は、選択データ線と非選択データ線とが合わせて示されている。
【0099】図13には、上記のような書き込み動作の他の一例を説明するためのタイミング図が示されいる。同図においては、書き込み方法が若干異なるだけで、他は図12と同様である。すなわち、2サイクル以上の書き込みを行う場合、図12のように各サイクル毎にワード線の電位を変化させないで書き込み電圧Voのままにし、データ線側の電位を変化させる。この構成でも、書き込みが行われ強誘電体キャパシタには、第1データ線の電位変化に対応した時間により書き込み動作が行われるものとなる。」

j.「【0184】図34には、この発明に係る書き込み動作の一実施例のフローチャート図が示されている。この実施例は、上記書き込みベリファイ機能を半導体記憶装置のプロービングテストやユーザー使用時の欠陥救済にまで拡張したものに向けられている。
【0185】メモリアクセス開始により、ステップ(1)では、アクセス回数nが記憶され、書き込み時間がtpwoに設定される。以下のステップ(2)?ステップ(7)までは、前記図32の書き込みベリファイと同様であるので説明を省略する。」

k.「【0202】図40には、この発明に係る半導体記憶装置のメモリアレイ部の一実施例のレイアウト図が示されている。同図には、3本のデータ線、2本の第1ワード線及び6本の第2ワード線が代表しとて例示的に示されている。
【0203】この実施例は、基本的には図19(B)の単位記憶回路の配置と同様である。だだし、1つのトランスファMOSFETに設けられる強誘電体キャパシタは、4個設けられるようにされている。それ故、同図において横方向に延長される第2ワード線は、W10?W13のように4本が平行に配置される。これらワード線W10?W14は、後述する断面図から明らかなように強誘電体キャパシタの上部電極14と、層間絶縁膜や他の配線層を介して形成されるシャント用のアルミニュウム層19が設けられ、適宜に相互に接続されている。」

l.「【0207】図41には、図40のA-A’断面図が示され、図42には図40のB-B’における1つの単位記憶回路分の断面図が示されている。この実施例のマルチキャパシタ型の単位記憶回路は、従来のように縦積構造にされるのに対して、横方向に並んで配置される点に大きな特徴を持っている。
【0208】図43及び図44には、上記の半導体記憶装置の製造方法の一実施例を説明するための製造工程断面図が示されている。上記構成の半導体記憶装置の構造の詳細は、次の製造方法の説明によりいっそう容易に理解されよう。同図には、単位記憶回路MC-FRAMの他に、その周辺回路に用いられるNチャンネル型MOSFETとPチャンネル型MOSFETの製造方法も合わせて描かれている。
【0209】図43(A)において、公知のCMOS集積回路の製造技術により、P^(-)又はN^(-)型半導体基板1の上に、上記単位記憶回路MC-FRAMとNチャンネル型MOSFETが形成される部分には、P^(-)層3が形成され、Pチャンネル型MOSFETが形成される部分には、N^(-)層2が形成される。
【0210】素子形成用の拡散層の部分を残してフィールド絶縁膜4が形成される。このフィールド絶縁膜下には、P型のチャンネルストッパー5が形成されている。上記フィールド絶縁膜に囲まれた素子形成領域の表面に薄いゲート絶縁膜6が形成され、その上にポリシリコン又はポリサイドからなるゲート電極7が形成される。このゲート電極7とフィールド絶縁膜4をマクス(審決注:「マスク」の誤記)としてNチャンネル型MOSFETのソースとドレインを構成するN^(+)型拡散層9が形成される。Pチャンネル型MOSFETでは、別の工程でソースとドレインを構成するP^(+)型拡散層10が形成される。上記ゲート絶縁膜7の上には、CVD-SiO_(2)が形成される。もちろん、MOSFETをLDD構造等としてもよい。LDD構造とすれば、微細化と信頼性の向上を図ることができる。
【0211】図43(B)においては、ゲート電極7に対してCVD-SiO_(2)からなるサイドウォールが形成され、公知の方法によりPt等からなるシリサイド膜12が拡散層9の表面に形成される。例えば、拡散層9の表面の絶縁膜を除去し、その上にPt等をディポジションして、シリコイド化(審決注:「シリサイド化」の誤記)させた後に未反応のPtを除去することにより形成される。
【0212】図44(C)におていは(審決注:「においては」の誤記)、公知の方法によりBaMgF_(4)のような強誘電体13がディポジションされ、不要部分の除去が行われる。このような強誘電体層の形成方法に関しては、例えば、雑誌『セミコンダクタ・ワールド』1991年12月号、PP.122-125に詳しく述べられている。」

(2)ここにおいて、図1に記載された「半導体記憶装置」が、1つの強誘電体キャパシタ内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能な「強誘電体キャパシタ」を具備していることは、図1の記載等から明らかである。
また、図1及び0021段落?0023段落の記載から、図1に記載された「半導体記憶装置」は、複数個設けられた「強誘電体キャパシタ」の一方の電極が互いに共通に接続され、「第1ワード線WB1」のブロック選択用の信号によって導通される各「スイッチMOSFETQ1?Q3」を介して、各「データ線D0?D7」にそれぞれ接続され、「強誘電体キャパシタ」の他方の電極がそれぞれ「第2ワード線W10,W11,…W17」に接続される構成となっていることが明らかである。
また、図1及び0024段落?0027段落の記載から、前記「半導体記憶装置」は、各「データ線D0?D7」に、「YデコーダYDEC」によって選択あるいは非選択制御される「スイッチMOSFETQ5、Q7…Q9」及び「スイッチMOSFETQ4、Q6…Q8」の一方の端子がそれぞれ接続され、「スイッチMOSFETQ5、Q7…Q9」の他方の端子は「センスアンプSA」に共通に接続され、「スイッチMOSFETQ4、Q6…Q8」の他方の端子は、電圧レベル電圧Vo/2に接続される構成となっていることも明らかである。

(3)0073段落の「図7には、上記半導体記憶装置の読み出し方法の一実施例のステップ2(ワード線選択)の動作を説明するための回路図が示されている。同図のように第2ワード線W00に接続される強誘電体キャパシタの記憶情報を読み出す場合には、第2ワード線W00の電位がVo/2からVoのような電位に変化される。これとともに選択されたデータ線はセンスアンプSAの入力に結合される。上記の選択ワード線の電位変化に伴い、同図に実線の○によって囲まれて強誘電体キャパシタC0、C3、C4及びC7にあっては、保持していた分極を反転させるような電圧が印加され、それに伴い分極の反転が行われる。このような分極の反転により強誘電体キャパシタC0、C3、C4及びC7に分極の反転にために費やされる電荷の移動に対応した電流が流れ、それがセンスアンプSAによってセンスされる。」という記載から、「半導体記憶装置」内の1つの「強誘電体キャパシタ」は、分極性材料の保持電圧よりも大きな電圧レベルVoを、その「強誘電体キャパシタ」のアドレス指定を行うための「第2ワード線W10,W11,…W17」と各「データ線D0?D7」の間に供給することにより、2つの分極状態のうちの1にセットされる構成となっていることは明らかである。
また、引用例1の図1及び40?44を参照すると、「強誘電体キャパシタ」は、「第2ワード線W10,W11,…W17」(「上部電極14」)と、「データ線D0?D7」に関連する「下部電極12」とが相互に直交する部分において、両者に挟まれるように強誘電体材料が設けられる構造となっていることが明らかである。

(4)図1並びに0070段落?0075段落及び0083段落?0085段落の記載から、図1に記載された「半導体記憶装置」は、「第2ワード線W10,W11,…W17」及び「データ線D0?D7」に対して、3つの電圧レベル「0V」,「Vo/2」又は「Vo」を供給する構成となっていることが明らかである。
そして、0027段落の記載から明らかなように、図1に記載された「半導体記憶装置」は、「データ線D0?D7」のうちのいずれか一つが「YデコーダYDEC」により選択されて「書き込み/読み出し回路WRC0」に接続される構成となっていることを勘案しつつ、0070段落?0075段落及び0083段落?0085段落に記載された読み出し方法の「ステップ1」?「ステップ3」についてみると、「ステップ1」では、「第2ワード線W00?W07」を電圧レベル「Vo/2」に維持した状態で、「データ線D0?D7」をプリチャージ電圧である「0V」に制御し、「ステップ2」では、情報を読み出す「強誘電体キャパシタ」に接続された「第2ワード線W00?W07」を電圧レベル「Vo」に制御し、「ステップ3」では、分極の反転に応じてそれをもとに戻すように、情報を読み出した「強誘電体キャパシタ」に接続された「第2ワード線W00?W07」及び「データ線D0?D7」の電位を制御する構成となっていることが明らかである。
また、「センスアンプSA」が、「ステップ2」において、「スイッチMOSFETQ1?Q3」を介して、「データ線D0?D7」と当該「データ線D0?D7」に接続された「強誘電体キャパシタ」との間を流れる電荷を検出していることも明らかである。

(5)引用例1には、「ステップ1」?「ステップ3」において、どのような手段が、「第2ワード線W10,W11,…W17」及び「データ線D0?D7」に対して、「0V」,「Vo/2」及び「Vo」という3つの電圧レベルを与える一連の制御を行っているのかについての具体的な記載はないが、そのような制御を行う手段、すなわち制御手段が存在している(「制御回路CONT」が当該制御手段に該当すると考えるのが最も自然ではあるが、引用例1には「制御回路CONT」についての詳しい説明がなく、そのように断定はできない。)ことは当業者にとって自明である。
そこで、以下においては、図1に記載された「半導体装置」を上記「制御手段」とそれ以外の部分に分け、「それ以外の部分」を「メモリ素子」ということとする。

(6)以上を総合すると、引用例1には、次の発明(以下「引用発明1」という。)が記載されているものと認められる。
「1つの強誘電体キャパシタ内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能な強誘電体キャパシタを具備するメモリ素子を備えた半導体記憶装置であって、
複数個設けられた前記強誘電体キャパシタの一方の電極は互いに共通に接続され、第1ワード線WB1のブロック選択用の信号によって導通される各スイッチMOSFETQ1?Q3を介して、各データ線D0?D7にそれぞれ接続され、前記複数個設けられたそれぞれの強誘電体キャパシタの他方の電極は、それぞれ第2ワード線W10,W11,…W17に接続され、
前記強誘電体キャパシタは、前記第2ワード線W10,W11,…W17と、前記データ線D0?D7に関連する下部電極12とが相互に直交する部分において、両者に挟まれるように強誘電体材料が設けられる構造となっており、
各前記データ線D0?D7には、YデコーダYDECによって選択あるいは非選択制御されるスイッチMOSFETQ5、Q7…Q9及びスイッチMOSFETQ4、Q6…Q8の一方の端子がそれぞれ接続され、前記スイッチMOSFETQ5、Q7…Q9の他方の端子はセンスアンプSAに共通に接続され、前記スイッチMOSFETQ4、Q6…Q8の他方の端子は電圧Vo/2に接続され、
前記半導体記憶装置内の1つの前記強誘電体キャパシタは、分極性材料の保持電圧よりも大きな電圧レベルVoを、その強誘電体キャパシタのアドレス指定を行うための前記第2ワード線W10,W11,…W17と各前記データ線D0?D7の間に供給することにより、2つの分極状態のうちの1にセットされる構成となっており、
前記第2ワード線W10,W11,…W17及び前記データ線D0?D7に対して、3つの電圧レベル0V,Vo/2およびVoを与えるように制御する制御手段を備え、
前記制御手段は、読み出し方法のステップ1において、前記第2ワード線W00?W07を電圧レベルVo/2に維持した状態で、前記データ線D0?D7をプリチャージ電圧である0Vに制御し、ステップ2において、情報を読み出す前記強誘電体キャパシタに接続された前記第2ワード線W00?W07を電圧レベルVoに制御し、ステップ3において、分極の反転に応じてそれをもとに戻すように、情報を読み出した前記強誘電体キャパシタに接続された前記第2ワード線W00?W07及び前記データ線D0?D7の電位を制御するものであり、
前記センスアンプSAは、前記ステップ2において、前記スイッチMOSFETQ1?Q3を介して、前記データ線D0?D7と当該データ線に接続された前記強誘電体キャパシタとの間を流れる電荷を検出する構成となっていることを特徴とする、前記半導体記憶装置。」

2.引用例2:特開平9-91970号公報
(1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平9-91970号公報(以下「引用例2」という。)には、図1、3、31及び32とともに、以下の記載がある。

a.「【0002】
【従来の技術】一般に、コンピュータと画像装置の発展に伴い、高密度で高性能のメモリ装置が要求されている。従来のメモリ装置としては、磁気テープ、フロッピーディスク、光磁気ディスクといった外部メモリ装置、あるいは、半導体メモリ、すなわち、DRAM、SRAM、EPROM、EEPROM、フラッシュメモリ等が用いられていた。
【0003】そして、マルチメディアとコンピュータとが融合された場合に、メモリ装置としては、第1に不揮発性、第2に高速低電圧駆動であり、第3に駆動レスの固体メモリであるといった、より高性能でコンパクトなメモリが必要とされる。しかし、従来の記録装置の技術では対応できない場合がある。
【0004】これに応えるメモリ装置として、例えば、USP4,873,664(S.Sheffield Eaton Jr., Colorado Springs, CO)に開示されているような強誘電体メモリがある。
【0005】この強誘電体メモリの構成を図31に示す。」

b.「【0006】メモリセル301内の強誘電体薄膜容量302がスイッチング素子であり、FET303によりドライブされるDRAM方式の蓄積容量を強誘電体容量に変えた構成となっている。メモリセルへの駆動は、ワードライン304、プレートライン305、ビットライン308に接続され、その読み出しは、センスアンプ307で行なう。
【0007】この構成では、センスアンプ307がSiデバイスの上に形成されているため、集積度、コストともに半導体メモリのDRAMやFLASHメモリと同程度になり、例えば、数100Mbyteのカードを作る場合には不都合である。
【0008】これに対して、USP5,060,191に開示されている方法は、図32に示すように、強誘電体材料313で単純マトリックス構造を作り、読み出しドライブ回路314,315で信号検出する方式である。
【0009】このような単純マトリックスで構成されたメモリの大きな問題は、セルが隣接して配置されており、選択したセルと非選択のセルとの干渉である。例えば、あるセルを選択し、書き込み/読み出しを行なう際に、電圧Vaを印加した場合、選択しない非選択セルにも電圧が印加されてしまう。特に、セル数が大きくなるにつれて、選択セルの入力側/出力側の電極ラインに接続される非選択セルにはVa/2が印加されてしまう。
【0010】そこで、上記USP5,060,191では、選択セルに対する印加電圧Vaに対して、例えば、Va/3を非選択セルに印加されるよう工夫して、書き込み動作を行なう。また、読み出しは、低インピーダンスの電圧を読み出して、非選択セルからのノイズをカットしている。しかし、書き込み時に選択セルの分極反転に必要な電圧Vaを印加すると、非選択セルの分極状態は、Va/3の電圧ですら多数回の印加により破壊されてしまう。」

c.「【0030】図3を参照して、図1に示した強誘電体メモリ装置の動作について詳細に説明する。
【0031】図3(a)は、マトリックス状に複数のメモリセル1が配置され、第1のライン19と第2のライン20が接続された単純マトリックスの強誘電体メモリ装置である。
【0032】この強誘電体メモリ装置に図3(b)に示す電圧Veを印加することにより、記録されているデータを一括して消去する。
【0033】図3(c)は、同様に、データ書込みの方法を説明するための図である。データ書込みは、1/3駆動法を用いて、図3(c)に示すようなXライン群の選択セルの第1のライン19には電圧Vwを印加し、非選択セルの第1のライン19には電圧1/3Vwを印加し、且つYライン群の選択セルに0V、非選択セル2/3Vwの電圧を印加する様に、にデータ書込み時の破壊劣化を防ぐ。この破壊劣化については、PZT薄膜を用いて前述した駆動法によって、1マットのメモリセルで1Gbitまで集積化しても、データ書込み時にセルが破壊されない事を確認している。
【0034】図3(e)は同様に、データ読出し法を説明するための図である。ここで、選択ラインの第1のライン19a以外の第1のライン19は、接地されている。また選択データラインの第2のライン20a以外の第2のライン20は、接地されているものとする。」

(2)以上の記載を総合すると、引用例2には、次の発明(以下「引用発明2」という。)が記載されているものと認められる。
「強誘電体メモリにおいて、選択セルと非選択のセルの干渉を防止するため、前記選択セルに対する印加電圧Vaに対して、Va/3を前記非選択セルに印加する1/3駆動法を用いた強誘電体メモリ。」

第4.本願発明と引用発明1との対比
1.本願発明と引用発明1とを対比する。
引用発明1の「強誘電体キャパシタ」は、本願発明の「セル」に相当し、引用発明1の「メモリ素子」は、本願発明の「特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子」に相当するから、引用発明1の「1つの強誘電体キャパシタ内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能な強誘電体キャパシタを具備するメモリ素子を備えた半導体記憶装置」は、本願発明の「1つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るための方法を実行するための素子であって、この素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含」むものに相当する。

2.引用発明1の「第2ワード線W10,W11,…W17」及び「データ線D0?D7」は、各々本願発明の「ワード・ライン」及び「ビット・ライン」に相当する。
したがって、引用発明1の「複数個設けられた前記強誘電体キャパシタの一方の電極は互いに共通に接続され、第1ワード線WB1のブロック選択用の信号によって導通される各スイッチMOSFETQ1?Q3を介して、各データ線D0?D7にそれぞれ接続され、前記複数個設けられたそれぞれの強誘電体キャパシタの他方の電極は、それぞれ第2ワード線W10,W11,…W17に接続され、 前記強誘電体キャパシタは、前記第2ワード線W10,W11,…W17と、前記データ線D0?D7に関連する下部電極12とが相互に直交する部分において、両者に挟まれるように強誘電体材料が設けられる構造となっており」という構成と、本願発明の「素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第1および第2電極を含み、此処でワード・ライン電極(WL)とビット・ライン電極(BL)は相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており」という構成とは、「素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインに関連するラインとビット・ラインに関連するラインを形成する第1および第2電極を含み、此処でワード・ライン電極(WL)とビット・ライン電極(BL)に関連するラインは相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインに関連するラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備され」る構成である点で一致する。

3.引用発明1の「前記半導体記憶装置内の1つの前記強誘電体キャパシタは、分極性材料の保持電圧よりも大きな電圧レベルVoを、その強誘電体キャパシタのアドレス指定を行うための前記第2ワード線W10,W11,…W17と各前記データ線D0?D7の間に供給することにより、2つの分極状態のうちの1にセットされる構成」は、本願発明の「此処で素子内の1つのセルは2つの分極状態の1にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ライン(WL)とビット・ライン(BL)の間に供給することにより行うことが可能であり」という構成に相当する。

4.引用発明1の「センスアンプSA」は、本願発明の「検出装置」に相当する。
また、引用発明1の「ステップ1」?「ステップ3」のうちの「ステップ2」が本願発明の「読み取りサイクル」に相当し、「ステップ3」が本願発明の「書き込み/消去サイクル」に相当するから、引用発明1の「ステップ1」?「ステップ3」という一連の動作は、本願発明の「読み取りサイクルおよび書き込み/消去サイクルを備えた電圧パルス・プロトコル」に相当する。
したがって、引用発明1の「各前記データ線D0?D7には、YデコーダYDECによって選択あるいは非選択制御されるスイッチMOSFETQ5、Q7…Q9及びスイッチMOSFETQ4、Q6…Q8の一方の端子がそれぞれ接続され、前記スイッチMOSFETQ5、Q7…Q9の他方の端子はセンスアンプSAに共通に接続され、前記スイッチMOSFETQ4、Q6…Q8の他方の端子は電圧Vo/2に接続され」、「前記センスアンプSAは、前記ステップ2において、前記スイッチMOSFETQ1?Q3を介して、前記データ線D0?D7と当該データ線に接続された前記強誘電体キャパシタとの間を流れる電荷を検出する構成」と、本願発明の「此処で各々のビット・ライン(BL)には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み/消去サイクルを備えた電圧パルス・プロトコルを含み、此処で各検出装置が読み取りサイクル中に関連するビット・ライン(BL)とビット・ラインに接続されたセルとの間を流れる電荷を検出する」という構成とは、「此処でビット・ライン(BL)には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み/消去サイクルを備えた電圧パルス・プロトコルを含み、此処で検出装置が読み取りサイクル中に関連するビット・ライン(BL)とビット・ラインに接続されたセルとの間を流れる電荷を検出する」構成である点で一致する。

5.引用発明1の「0V」が本願発明の「ゼロ電位」に相当することは当業者にとって自明である。
また、引用例1の図10並びに0097段落、0099段落、及び0185段落の記載から、引用発明1は、強誘電体キャパシタを用いたメモリセルの読み書きを行うに際して、所定時間の電圧パルスを与えることにより強誘電体キャパシタの分極を変化させているものと認められる。
したがって、引用発明1の「前記第2ワード線W10,W11,…W17及び前記データ線D0?D7に対して、3つの電圧レベル0V,Vo/2およびVoを与えるように制御する制御手段を備え」る構成と、本願発明の「ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする4つの電圧レベル0,V_(S)/3,2V_(S)/3およびV_(S)を具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置が接続され」る構成とは、「ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、複数分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする複数の電圧レベルを具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置が接続される構成」である点で一致する。

6.引用発明1の「情報を読み出す前記強誘電体キャパシタに接続された前記第2ワード線W00?W07」は、本願発明の「1本の選択されたワード・ライン」に相当する。
したがって、引用発明1の「前記センスアンプSAは、前記ステップ2において、前記スイッチMOSFETQ1?Q3を介して、前記データ線D0?D7と当該データ線に接続された前記強誘電体キャパシタとの間を流れる電荷を検出する」という構成と、本願発明の「前記制御装置は1本の選択されたワード・ラインおよび全てのビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し、ワード・ラインに接続されている全てのセルの論理値が読み取りサイクル中に検出され」という構成とは、「前記制御装置は1本の選択されたワード・ラインおよびビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し、ワード・ラインに接続されているセルの論理値が読み取りサイクル中に検出され」る構成である点で一致する。

7.引用発明1の「ステップ3において、分極の反転に応じてそれをもとに戻すように、情報を読み出した前記強誘電体キャパシタに接続された前記第2ワード線W00?W07及び前記データ線D0?D7の電位を制御する」という構成は、本願発明の「読み取りサイクル中に破壊された全ての論理値が、書き込み/消去サイクル中にリセットまたは再書き込みするように1本の選択されたワード・ラインと選択されたビット・ラインを書き込み/消去サイクル中にアクティブ化する」という構成に相当する。

8.したがって、本願発明と引用発明1とは、
「1つのセル内に電荷値の組として与えられる論理値を格納するための、個々にアドレス指定可能なセルを具備した、特にメモリ素子またはセンサ素子の様な受動マトリクス・アドレス指定可能素子を読み取るための方法を実行するための素子であって、この素子はヒステリシスを示す電気的分極性材料、特に強誘電性材を含み、此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインに関連するラインを形成する第1および第2電極を含み、此処でワード・ライン電極(WL)とビット・ライン電極(BL)に関連するラインは相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインに関連するラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されており、此処で素子内の1つのセルは2つの分極状態の1にセットされるかまたは、これらの間での切り換えを、分極性材料の保持電圧Vcよりも大きな電圧Vsを、そのセルのアドレス指定を行うワード・ライン(WL)とビット・ライン(BL)の間に供給することにより行うことが可能であり、此処でビット・ライン(BL)には検出装置が接続されており、此処でこの方法は読み取りサイクルおよび書き込み/消去サイクルを備えた電圧パルス・プロトコルを含み、此処で検出装置が読み取りサイクル中に関連するビット・ライン(BL)とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記素子であって;
ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、複数分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする複数の電圧レベルを具備し、全てのワードおよびビット・ライン上の電位に対するタイミング・シーケンスを含む電圧パルス・プロトコルを実現する制御装置が接続され、前記制御装置は1本の選択されたワード・ラインおよびビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し、ワード・ラインに接続されているセルの論理値が読み取りサイクル中に検出され、読み取りサイクル中に破壊された全ての論理値が、書き込み/消去サイクル中にリセットまたは再書き込みするように1本の選択されたワード・ラインと選択されたビット・ラインを書き込み/消去サイクル中にアクティブ化するように適合されていることを特徴とする、前記素子。」

である点で一致し、以下の点で相違する。

(相違点1)
メモリの構造に関する相違点であって、本願発明は、「ワードライン」と「ビットライン」の交点に強誘電体キャパシタが形成されている(「分極性材料」が設けられている)構造(すなわち、「此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第1および第2電極を含み、此処でワード・ライン電極(WL)とビット・ライン電極(BL)は相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されて」いる構造)であるのに対して、引用発明1は、「第2ワード線W10,W11,…W17」と、「データ線D0?D7」から「スイッチMOSFETQ1?Q3」を介して分岐した線(サブデータ線)との交点に強誘電体キャパシタが形成されている構造(すなわち、「複数個設けられた前記強誘電体キャパシタの一方の電極は互いに共通に接続され、第1ワード線WB1のブロック選択用の信号によって導通される各スイッチMOSFETQ1?Q3を介して、各データ線D0?D7にそれぞれ接続され、前記複数個設けられたそれぞれの強誘電体キャパシタの他方の電極は、それぞれ第2ワード線W10,W11,…W17に接続され」ている構造)である点。

(相違点2)
相違点1と同様にメモリの構造に関する相違点であって、本願発明は、各「ビットライン」に「検出装置」が接続され、すべての「ビットライン」に対して情報の読み書きが行われる構造(すなわち、「各々のビット・ライン(BL)には検出装置が接続されており、・・・此処で各検出装置が読み取りサイクル中に関連するビット・ライン(BL)とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記素子であって;・・・前記制御装置は1本の選択されたワード・ラインおよび全てのビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し、ワード・ラインに接続されている全てのセルの論理値が読み取りサイクル中に検出され、読み取りサイクル中に破壊された全ての論理値が、書き込み/消去サイクル中にリセットまたは再書き込みするように1本の選択されたワード・ラインと選択されたビット・ラインを書き込み/消去サイクル中にアクティブ化するように適合されている」構造)であるのに対して、引用発明1は、「スイッチMOSFETQ5、Q7…Q9」により「データ線D0?D7」のうちの一つが選択されて「センスアンプSA」に接続され、選択された「データ線D0?D7」に対して情報の読み書きが行われる構造となっている(すなわち、「各前記データ線D0?D7には、YデコーダYDECによって選択あるいは非選択制御されるスイッチMOSFETQ5、Q7…Q9及びスイッチMOSFETQ4、Q6…Q8の一方の端子がそれぞれ接続され、前記スイッチMOSFETQ5、Q7…Q9の他方の端子はセンスアンプSAに共通に接続され、・・・前記制御手段は、読み出し方法のステップ1において、前記第2ワード線W00?W07を電圧レベルVo/2に維持した状態で、前記データ線D0?D7をプリチャージ電圧である0Vに制御し、ステップ2において、情報を読み出す前記強誘電体キャパシタに接続された前記第2ワード線W00?W07を電圧レベルVoに制御し、ステップ3において、分極の反転に応じてそれをもとに戻すように、情報を読み出した前記強誘電体キャパシタに接続された前記第2ワード線W00?W07及び前記データ線D0?D7の電位を制御するものであり、 前記センスアンプSAは、前記ステップ2において、前記スイッチMOSFETQ1?Q3を介して、前記データ線D0?D7と当該データ線に接続された前記強誘電体キャパシタとの間を流れる電荷を検出する構成となっている」)点。

(相違点3)
本願発明は、「制御装置」が、「ワードライン」と「ビットライン」に印加する電位を、「三分の一電圧選択規則」に基づいて制御している(すなわち、「ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする4つの電圧レベル0,Vs/3,2Vs/3およびVsを具備」する「制御装置」が接続されている)のに対して、引用発明1は、「制御手段」が、「第2ワード線W10,W11,…W17」及び「データ線D0?D7」に印加する電位を、「3つの電圧レベル0V,Vo/2およびVoを与えるように制御」している点。

第5.相違点についての当審の判断
1.相違点1ついて
(1)一般に、強誘電体キャパシタをメモリセルとして用いるメモリ素子において、ワードラインとビットラインの交点に強誘電体キャパシタを形成する構造とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例1及び2の以下の記載からも分かるように、当業者における周知技術である。

a.周知例1:特開平8-147982号公報
「【0100】以下に、図27?図32に基づき本発明の第12実施例を説明する。
【0101】第12実施例は単純マトリックス構成としたことを特徴とする。すなわち、強誘電体薄膜210を間に挟んでほぼ直交する一対のストライプ状の電極で強誘電体薄膜210を狭持し、そのストライプ状の電極で交差された領域を記憶セル220とする構成である。
【0102】以下に、図27により前記した第11実施例で説明した強誘電体セル211を単純マトリックス構成としたメモリ動作を説明する。強誘電体薄膜210の上部電極217および下部電極216が、第1ストライプ電極218、第2ストライプ電極219に構成されている。上部電極217、および、下部電極216のどちらを、第1ストライプ電極218あるいは第2ストライプ電極219としても良い。」
(ここにおいて、図27の「第1ストライプ電極218」及び「第2ストライプ電極219」が、各々「ワードライン」及び「ビットライン」として機能していることは明らかである。)

b.周知例2:特表平9-512943号公報
「入力R/W158上の信号が、選択されたメモリロケーションへの書き込みアクセスを示すならば、ワード線162およびビット線164の交差点に位置する強誘電体コンデンサ102に適当な電界を印加するために、カラムアドレス多重化回路116は、カラム信号ドライバ112の出力信号を2本のビット線164の1つに接続する。カラム信号ドライバ112からバス170上へ出力される信号の極性は、データバス152上にて受けた信号によって決定される。」(11ページ22行?27行)

(2)したがって、上記周知技術を勘案すれば、引用発明1において、「ワードライン」と「ビットライン」の交点に強誘電体キャパシタが形成されている構造、すなわち、本願発明のように、「此処で素子は平行な複数の電極を具備した、それぞれ素子内でワード・ラインとビット・ラインを形成する第1および第2電極を含み、此処でワード・ライン電極(WL)とビット・ライン電極(BL)は相互に直交し分極性材料の反対側表面で接触して、その素子のセルがワード・ラインとビット・ラインとが交差する部分の分極性材料の体積内に定義されるキャパシタ様構造を含むように具備されて」いる構造とすることは、当業者が容易になし得たことである。
したがって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

2.相違点2について
(1)一般に、強誘電体キャパシタをメモリセルとして用いるメモリ素子において、各「ビットライン」に「検出装置」が接続され、すべての「ビットライン」に対して情報の読み書きが行われる構造とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例3、4及び上記周知例1の以下の記載からも分かるように、当業者における周知技術である。

a.周知例3:特開平9-116107号公報
「【0034】
【発明の実施の形態】図1は、本発明に係る強誘電体記憶装置におけるメモリアレイを示す図である。」
「【0037】また、トランジスタPCTN、PCTN+1は、プリチャージ信号φPCにより、主ビット線MBLN、MBLN+1をプリチャージ電圧VPCにプリチャージするためのトランジスタであり、トランジスタCTN、CTN+1は、カラム選択信号φCにより、主ビット線MBLN、MBLN+1をそれぞれのセンスアンプに接続するためのトランジスタである。センスアンプSAN、SAN+1は、それぞれ主ビット線MBLN、MBLN+1に接続されたセンスアンプであり、センスイネーブル信号φSEで活性化されセンスアンプSANは、ノード電位VNおよび比較電位VRN間の電位差をセンスし、センスアンプSAN+1は、ノード電位VN+1および比較電位VRN+1間の電位差をセンスする。」
「【0056】続いて、図1の、メモリアレイ図における、メモリセルに対するデータの読み出しを行う場合の第1の実施例を、図7のタイミングチャート図、および図9のヒスリシス特性(審決注:「ヒステリシス特性」の誤記)を参照しながら順に説明する。」
「【0063】次に時刻t3で、選択ゲート線SLを、次に選択ワード線WLmを0Vに立ち下げ、時刻t4でセンスイネーブル信号φSEを電源電圧VCC(3.3V)に立ち上げることにより、それぞれの主ビット線に接続されたセンスアップSAN、SAN+1を活性化させる。その結果、センスアップSANは、上述した主ビット線MBLNの電位変化△V(+)(ノード電位VN)と比較電位VRNとの電位差をセンスし、またセンスアンプSAN+1は、主ビット線MBLN+1の電位変化△V(-)(ノード電位VN+1)と比較電位VRN+1の電位差をセンスする。」
「【0066】まず、時刻t5で、選択ゲート線SLを0Vから5Vに、メモリセルCm,N、Cm,N+1が接続された選択ワード線WLmを電源電圧VCC(3.3V)に、WLm以外のすべての非選択のワード線WL1?WLMを(1/2)VCC(1.65V)に設定する。その結果、0データを書き込むべきメモリセルの強誘電体キャパシタCm,N+1が、図9のヒステリシス特性においてD点の状態に時刻t6までに移動し、0データの再書き込みが完了する。
【0067】次に時刻t6で、選択ワード線WLmを接地電圧(0V)に立ち下げる。その結果、1データを書き込むべきメモリセルの強誘電体キャパシタCm,Nが、図9に示すヒステリシス特性においてC点の状態に時刻t7までに移動し、1データの再書き込みが完了する。」

b.周知例4:特表2002-540543号公報
「【0017】
図1には、FRAMタイプの集積メモリセルにおける1つのメモリフィールドの一部分が描かれている。この図にはビット線ペアBLi,bBLiが示されており、これらはそれぞれ1つの差動型センスアンプSAiと接続されている。センスアンプSAiは読み出しアクセスにあたり個々のビット線ペアにおいて所定の電圧を増幅し、増幅されたそれらの電圧をデータ線ペアLDQi,bLDQiへ転送する。書き込みアクセスにあたり、センスアンプはデータ線ペアから個々のビット線ペアへ電圧を伝送する。図1にはただ2つのビット線ペアBLi,bBLiだけしか描かれていないけれども、メモリは多数のビット線ペアを相応のセンスアンプSAiとともに有している。また、ここで説明する実施例では、各ビット線ペアの2つのビット線が互いに平行に延びている「折り返し形ビット・ラインコンセプト」が描かれているけれども、1つのビット線ペアにおける2つのビット線が対応するセンスアンプのそれぞれ異なる側に配置された「開放形ビット・ラインコンセプト」に従い構成されたメモリにも、本発明を同じように良好に適用可能である。」

c.周知例1:特開平8-147982号公報
「【0048】以下に本発明の第5実施例を説明する。第5実施例は、図9に示すように、第1実施例の原理を単純マトリックス構成のメモリに適用したものである。X-ライン、すなわちワードライン31として、この場合、下部電極を構成する第2ストライプ電極131と、Y-ライン、すなわちデータライン30として上部電極を構成する第1ストライプ電極130を用い、その間に挟持された強誘電体薄膜で各々X、Y-ラインを構成する。」
「【0050】一方、データライン30は、同じく1/2または1/3Vw法を用いた書き込み回路33、およびセンス回路18に接続する。このセンス回路18は、増幅器と位相および出力両方を検出する測定回路(不図示)に接続しており、この出力は外部回路(不図示)に送られる。このセンス回路18はワードライン(審決注:「データライン」の誤記)(Y-ライン)30の1本1本に接続されており、多数のデータを一括して読み出せる様にしても良いし、選択回路を通してセンス回路18に接続されても良い。また、その組み合わせ、すなわち、4本、8本、16本等のバイト単位の出力を処理できるよう、幾つかのデータをひとかたまりにまとめて検出しても良く、システムに適したデータ処理を行えば良い。また交流小信号発生回路50も、ワードライン31の1本1本に接続し、多数のデータを一括して書き込みをする事で、本メモリデバイスへのアクセススピードを高める事ができる。また、さらに、選択回路を通して接続しても良い。また、その組み合わせ、すなわち、4本、8本、16本等のバイト単位の入力を処理できるよう、幾つかのデータをひとかたまりにまとめて書き込みしても良く、システムに適したデータ処理を行えば良い。」

(2)したがって、上記周知技術を勘案すれば、引用発明1において、各「各データ線D0?D7」に「センスアンプSA」が接続され、すべての「各データ線D0?D7」に対して情報の読み書きが行われる構造、すなわち、本願発明のように、「各々のビット・ライン(BL)には検出装置が接続されており、・・・此処で各検出装置が読み取りサイクル中に関連するビット・ライン(BL)とビット・ラインに接続されたセルとの間を流れる電荷を検出する、前記素子であって;・・・前記制御装置は1本の選択されたワード・ラインおよび全てのビット・ラインを読み取りサイクルの少なくとも一部の間にアクティブ化し、ワード・ラインに接続されている全てのセルの論理値が読み取りサイクル中に検出され、読み取りサイクル中に破壊された全ての論理値が、書き込み/消去サイクル中にリセットまたは再書き込みするように1本の選択されたワード・ラインと選択されたビット・ラインを書き込み/消去サイクル中にアクティブ化するように適合されている」構造とすることは、当業者が容易になし得たことである。
したがって、相違点2は当業者が容易になし得た範囲に含まれる程度のものである。

3.相違点3について
引用発明1と引用発明2とは、共に強誘電体キャパシタをメモリセルとして用いるメモリ装置に関するものであるから、両発明の属する技術分野は一致するとともに、解決しようとする課題も、非選択の強誘電体キャパシタの電圧印加によるストレスを軽減することである点で共通するものである。
したがって、引用発明1及び2の両方に接した当業者であれば、引用発明1に対して引用発明2を組み合わせ、「制御手段」が、「第2ワード線W10,W11,…W17」及び「データ線D0?D7」に印加する電位を、「3つの電圧レベル0V,Vo/2およびVoを与えるように制御」することに換え、「1/3駆動法」に基づいて電圧を供給するよう制御すること、すなわち、本願発明のように、「ワード・ラインとビット・ラインに、全てのワードおよびビット・ライン上の電位を、三分の一電圧選択規則に基づく時間調整方式で制御し、ゼロ電位を基準とする4つの電圧レベル0,Vs/3,2Vs/3およびVsを具備」する「制御装置」が接続されている構成とすることは、容易になし得たことである。
したがって、相違点3も当業者が容易になし得た範囲に含まれる程度のものである。

4.相違点についての判断のまとめ
以上検討したとおり、本願発明と引用発明1との相違点は、いずれも周知技術を勘案することにより、又は、引用発明2を組み合わせることにより当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は、引用発明1及び2に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第6.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-02-25 
結審通知日 2011-03-01 
審決日 2011-03-16 
出願番号 特願2003-548254(P2003-548254)
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 北島 健次
特許庁審判官 高橋 宣博
西脇 博志
発明の名称 受動マトリクス・アドレス指定可能素子の読み取り方法並びにその方法を実施するための素子  
代理人 岩見 晶啓  
代理人 清水 邦明  
代理人 浅村 肇  
代理人 浅村 皓  
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