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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1242400
審判番号 不服2008-31071  
総通号数 142 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-10-28 
種別 拒絶査定不服の審決 
審判請求日 2008-12-08 
確定日 2011-08-24 
事件の表示 特願2003-289351「強誘電体メモリへの過剰駆動アクセス方法と強誘電体記憶装置」拒絶査定不服審判事件〔平成16年11月11日出願公開、特開2004-319057〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成15年8月7日(優先権主張 2003年4月17日、台湾)の特許出願であって、平成20年2月5日付けの拒絶理由通知に対して同年5月12日に意見書及び手続補正書が提出されたが、同年9月2日付けで拒絶査定がなされ、それに対して、同年12月8日に拒絶査定不服審判が請求されたものである。

第2.本願発明
本願の請求項1に係る発明(以下「本願発明」という。)は、平成20年5月12日に提出された手続補正書により適法に補正された明細書、特許請求の範囲及び図面の記載からみて、特許請求の範囲の請求項1に記載されている事項により特定される次のとおりのものである。
「【請求項1】
強誘電体メモリに適用されるプレート線駆動アクセス方法であって、
前記強誘電体メモリは、
互いに平行で且つセンス増幅器に結合された正のビット線及び負のビット線と、
前記正のビット線と前記負のビット線にほぼ直交するワード線と、
前記ワード線と前記正のビット線とに結合され、且つ前記ワード線が有効の場合に前記正のビット線に接続される正のメモリセルと、
前記ワード線と前記負のビット線とに結合され、且つ前記ワード線が有効な場合に前記負のビット線に接続される負のメモリセルと、
前記正のメモリセルと前記負のメモリセルとに結合されたプレート線と、
センス増幅器と、を備え、前記センス増幅器は、
出力端子と入力端子とが前記正のビット線と前記負のビット線とにそれぞれ結合され、前記負のビット線の電圧の位相を反転させた後に、前記負のビット線の電圧を出力する第1P型トランジスタ及び第1N型トランジスタからなる第1位相インバータであって、
前記第1P型トランジスタ及び前記第1N型トランジスタのゲート電極が、前記負のビット線に結合されると共に、前記第1P型トランジスタのドレイン電極と前記第1N型トランジスタのソース電極とが、前記第1位相インバータの前記出力端子に結合された前記第1位相インバータと、
入力端子と出力端子とが前記正のビット線と前記負のビット線とにそれぞれ結合され、前記正のビット線の電圧の位相を反転させた後に、前記正のビット線の電圧を出力する第2P型トランジスタ及び第2N型トランジスタからなる第2位相インバータであって、
前記第2P型トランジスタ及び前記第2N型トランジスタのゲート電極が、前記正のビット線に結合されると共に前記第2P型トランジスタのドレイン電極と前記第2N型トランジスタのソース電極とが、前記第2位相インバータの前記出力端子に結合された前記第2位相インバータと、
一端が前記第1及び前記第2P型トランジスタのソース電極に結合され、他端が電源に結合されたPスイッチと、
一端が前記第1及び前記第2N型トランジスタのドレイン電極に結合され、他端が接地されたNスイッチと、を備えて構成され、
前記アクセス方法が、
前記ワード線を有効にする段階と、
前記プレート線を有効にして、前記正のビット線と前記負のビット線との間に電位差を発生させる段階と、
前記Nスイッチを有効にして前記電位差を拡大する段階と、
前記Pスイッチを有効にして前記センス増幅器をしてさらに前記電位差を拡大せしめ、その際、前記拡大が、前記正のビット線の電圧と前記負のビット線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることによって行われる段階と、
前記正のビット線と前記負のビット線との間の前記電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階と、
を含むことを特徴とするプレート線駆動アクセス方法。」

第3.引用刊行物に記載された事項
1.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平6-208796号公報(以下「引用例」という。)には、図1?3及び10?12とともに、以下の記載がある(ここにおいて、下線は当合議体において付加したものである。以下同じ。)。

a.「【0001】
【産業上の利用分野】本発明は半導体メモリの構成に係り、特に強誘電体を用いて、消費電力や雑音が小さく、安定に情報を保持できる高集積の不揮発性メモリに関する。」

b.「【0017】
【実施例】以下の実施例を用いて、本発明の概念を説明する。初めに、メモリの構成およびその基本的な駆動方法に関する基本概念について述べる。
【0018】(実施例1)図1は、本発明によるメモリの回路構成を示した一実施例である。図において、ワード線WLaｘ(ｘ=1,…,m)とデータ線DLaｙおよび相補データ線DBaｙ(ｙ=1,…,n)が行列状に配置され、WLaｘとDLaｙとの交点上にメモリセルMCaｘｙが接続され、WLaｘとDBaｙとの交点上に相補メモリセルMBaｘｙが接続されて、メモリセルアレイが構成される。ここでMBaｘｙは、MCaｘｙに対し相補の情報を記憶し、MCaｘｙに論理1が書き込まれる場合(’1’W)、MBaｘｙには論理0が書き込まれ、MCaｘｙに論理0が書き込まれる場合(’0’W)、MBaｘｙには論理1が書き込まれる。プリチャージ回路PCaｙは、プリチャージ回路制御線PCSaにより制御され、活性化時において、プリチャージ電位供給線VCSaの電位をDLaｙ,DBaｙに供給する。図の構成においては、DLaｙ,DBaｙが隣合って配置されており、両者を短絡することによりプリチャージを高速に行うことが容易である。データ線分離スイッチCSWaｙは、データ線分離制御線CDaｙにより制御され、DLaｙ,DBaｙと感知信号線SLaｙ,SBaｙとの接続・分離を行う。CDaｙは共通でもよい。センスアンプSAaｙは、PMOS側センスアンプ制御線PPaおよびNMOS側センスアンプ制御線PNaにより制御され、活性化時において、SLaｙ,SBaｙ間の電位差を感知し増幅する。列選択スイッチSWaｙは、列選択信号線YSaｙにより制御され、選択された感知信号線対を入出力信号線対I/Oaに接続する。図ではI/Oaは一対のみ示したが、入出力信号線対を複数組設け、感知信号線対をそのいずれかに接続することにより、複数の情報を並列に読み出す構成としてもよい。また、MCaｘｙ,MBaｘｙのプレート電極は、論理1に対応する電位VDD、論理0に対応する電位VSSの中間にある定電位VPLを発生する電位発生手段(図中省略)に接続され、メモリセルの強誘電体キャパシタは、セル選択時において選択データ線にVDDまたはVSSを加えることにより、分極状態を制御され得るものとする。なお、以下の説明において、各電位はVSSを基準電位とした値であるものとする。
【0019】上記のメモリに用いられるメモリセルの構成を図2(a)に示す。図において、CFEは強誘電体をキャパシタ絶縁膜として用いた強誘電体キャパシタである。強誘電体としては、例えばジルコン酸チタン酸鉛(PZT),チタン酸バリウム(BaTiO_(3)),ニオブ酸リチウム(LiNbO_(3))等のペロブスカイト酸化物が適用可能である。抵抗RFEは、CFEの両端に接続されたリーク抵抗である。RFEは、CFEに用いた強誘電体膜のリーク成分を利用して形成してもよい。セル選択トランジスタPTは、データ線DLとCFEの間の電気伝導度をワード線WLにより制御する。プレート電極PLは、論理1,論理0を表す電位の中間レベルの電圧源に接続される。」

c.「【0021】上記メモリの制御系の例について、図3を用いて説明する。図3は、本発明によるメモリのブロック構成を示した一例である。図においてMCARYaは、メモリセル、ワード線、データ線、プリチャージ回路等を含むメモリセルアレイである。SAGaは、センスアンプ、感知信号線を含むセンス回路群である。メモリコントローラMCTLaは、外部からの制御信号を受けてメモリ各部への制御信号CTLGaを発生し、また内部アドレスを行アドレスバッファXABaおよび列アドレスバッファYABaに供給する。XABaは行アドレスバッファであり、MCTLaから受け取った行アドレスをラッチする。XDECaは行デコーダであり、XABaにラッチされた行アドレスを元に、ワード線を選択する。XDRVaはワード線ドライバであり、選択ワード線を駆動する。YABaは列アドレスバッファであり、MCTLaから受け取った列アドレスをラッチする。YDECaは列デコーダであり、YABaにラッチされた列アドレスを元に、感知信号線を選択する。YSWGaは列選択スイッチ群であり、選択された感知信号線と外部との接続・分離を行う。IDBaは入力データバッファであり、外部からの入力データを受ける。ODBaは出力データバッファであり、読み出した信号を増幅するメインアンプ、出力段を含んでなる。」

d.「【0055】図10は、図1に示した実施例に有効な読み出し動作制御法を示した図であり、ワード線電位をVCHに上げる前に、データ線に待機時と異なる電位をプリチャージせず、センスアンプのNMOS側とPMOS側の活性化のタイミングを変えることにより情報を読み出す点で、上に述べた例と異なる。待機時における回路内の各部電位は、これまで述べた例と同様である。時刻ｔｒaa1において、WLaiの電位をVSSからVCHに上げ、WLaiに接続されたメモリセルMCaiｙ,MBaiｙのトランジスタをオンさせる。この時、各データ線対DLaｙ,DBaｙにはプリチャージ回路PCaｙを通して電位VPLが供給されているため、MCaiｙ,MBaiｙの強誘電体キャパシタにはほとんど電圧がかからず、情報が読み出されることも破壊されることもない。次に時刻ｔｒaa2において、PCaｙを非活性化し、DLaｙ,DBaｙをフローティング状態にする。次に時刻ｔｒaa3において、PNaにより各センスアンプSAaｙのNMOS側のみを活性化する。すると、DLaｙ,DBaｙはNMOSを通じて放電し、その電位はともにVSSに向かって低下する。この時の強誘電体キャパシタの状態を図11に示す。初め、論理1が書き込まれたセルの強誘電体は状態ｓ1にあり、論理0が書き込まれたセルの強誘電体は状態ｓ0にある。NMOS側センスアンプを活性化すると、論理1を記憶した側のメモリセルでは、データ線電位の低下とともに強誘電体の分極が反転し始める。これより、この側のNMOSの負荷容量が等価的に大きくなるため、NMOS対の電流駆動能力がほぼ同等であれば、データ線電位の低下が論理0を記憶した側に比べ遅くなる。よって、論理0側の強誘電体が状態ｓ0から状態ｒ0に移る間に、論理1側の強誘電体は状態ｓ1から状態ｒ1に移り、両者に電位差VDTが生じる。ここで時刻ｔｒaa4において、PPaによりSAaｙのPMOS側を活性化し、VDTを感知・増幅する。この時CDaｙの電圧をVCHにすることにより、高電位側データ線の増幅が十分行われる。信号が十分増幅されると、メモリセルアレイとセンスアンプが分離され、メモリセルアレイが待機状態に移る。即ち、時刻ｔｒaa6においてデータ線分離スイッチが遮断されると共にプリチャージ回路が活性化され、時刻ｔｒaa7においてWLaiの電位がVSSにされて非活性状態になる。一方、時刻ｔｒaa5?ｔｒaa6の間、YSajによりSWajが導通し、情報がI/Oaに読み出される。ここで前に述べた例と同様に、アドレスを切り替えて連続的に情報を読み出してもよいし、書き込み動作に移ってもよい。動作終了の制御信号を受けると、時刻ｔｒaa7においてセンスアンプを非活性化し、時刻ｔｒaa8においてデータ線分離スイッチを導通させて、動作を終了する。書き込み動作を行った場合、センスアンプからメモリセルへの書き戻し動作を行ってからセンスアンプを非活性化すればよい。この例では、複数のプリチャージ電位を用いる必要がないため、回路を簡単化し、消費電力を低減することが可能となる。なお、PMOS側とNMOS側の活性化のタイミングを逆順にして、データ線電位をVDDに向けて上昇させてもよい。また、NMOS側センスアンプをPMOS側より先に活性化する代わりに、例えば図12に示すように、プルダウン回路制御線SPDaにより制御され、ほぼ同等の電流駆動能力を持つ2個のトランジスタによるデータ線電圧プルダウン回路NPDa1,…を設け、プルダウン電位供給線VPDaの電位に向けてデータ線を放電させることにより信号電圧を発生させてもよい。あるいはまた、図13に示すように、プリチャージ回路を分割してもよい。図において、イコライズ用プリチャージ回路PC1a1,…はプリチャージ回路制御線PCS1aにより制御され、前記の動作例におけるプリチャージ回路と同じタイミングで動作する。電位供給用プリチャージ回路PC2a1,…はプリチャージ回路制御線PCS2aにより制御され、PC1a1,…の活性時において同時に活性化してプリチャージ電位を供給する他、読み出し時において上の例における動作原理に基づく信号発生にも用いる。これにより、トランジスタ数を増やすことなく、図12と同様の効果が得られる。」

2.ここにおいて、図1には、「センスアンプSAaｙ」を構成している各トランジスタに名前が付されておらず、また、各トランジスタのゲート以外の2端子のうちのどちらがソースで、どちらがドレインであるかも明示されていない。
そこで、便宜上、各トランジスタ及び各端子について、参考図に示すように、次のとおり名前を付すこととする。
(1)ゲートが「感知信号線SBa1」に接続され、他の2端子が「PMOS側センスアンプ制御線PPa」及び「感知信号線SLa1」に接続されているトランジスタを「第1Pチャネルトランジスタ」とし、当該トランジスタの「PMOS側センスアンプ制御線PPa」に接続されている端子を「ソース」とし、「感知信号線SLa1」に接続されている端子を「ドレイン」とする。

(2)ゲートが「感知信号線SBa1」に接続され、他の2端子が「感知信号線SLa1」及び「NMOS側センスアンプ制御線PNa」に接続されているトランジスタを「第1Nチャネルトランジスタ」とし、当該トランジスタの「感知信号線SLa1」に接続されている端子を「ソース」とし、「NMOS側センスアンプ制御線PNa」に接続されている端子を「ドレイン」とする。

(3)ゲートが「感知信号線SLa1」に接続され、他の2端子が「PMOS側センスアンプ制御線PPa」及び「感知信号線SBa1」に接続されているトランジスタを「第2Pチャネルトランジスタ」とし、当該トランジスタの「PMOS側センスアンプ制御線PPa」に接続されている端子を「ソース」とし、「感知信号線SBa1」に接続されている端子を「ドレイン」とする。

(4)ゲートが「感知信号線SLa1」に接続され、他の2端子が「感知信号線SBa1」及び「NMOS側センスアンプ制御線PNa」に接続されているトランジスタを「第2Nチャネルトランジスタ」とし、当該トランジスタの「感知信号線SBa1」に接続されている端子を「ソース」とし、「NMOS側センスアンプ制御線PNa」に接続されている端子を「ドレイン」とする。

3.図1において、「第1Pチャネルトランジスタ」と「第1Nチャネルトランジスタ」は、「感知信号線SBa1」の電圧の位相を反転させるインバータとして機能していることが明らかであるから、参考図に示すように、当該インバータに「第1位相インバータ」という名前を付すこととする。
また、「第2Pチャネルトランジスタ」と「第2Nチャネルトランジスタ」は、「感知信号線SLa1」の電圧の位相を反転させるインバータとして機能していることが明らかであるから、参考図に示すように、当該インバータに「第2位相インバータ」という名前を付すこととする。



4.以上のような前提の下で図1に記載された回路を分析すると、図1には、次のような「センスアンプSAaｙ」が記載されているものと認められる。

入力端子と出力端子とが「感知信号線SBa1」と「感知信号線SLa1」とにそれぞれ結合され、「感知信号線SBa1」の電圧の位相を反転させた後に、「感知信号線SBa1」の電圧を出力する「第1Pチャネルトランジスタ」及び「第1Nチャネルトランジスタ」からなる「第1位相インバータ」であって、
「第1Pチャネルトランジスタ」及び「第1Nチャネルトランジスタ」の「ゲート」が、「感知信号線SBa1」に結合されるとともに、「第1Pチャネルトランジスタ」の「ドレイン」と「第1Nチャネルトランジスタ」の「ソース」とが、「第1位相インバータ」の出力端子に結合された「第1位相インバータ」と、
入力端子と出力端子とが「感知信号線SLa1」と「感知信号線SBa1」とにそれぞれ結合され、「感知信号線SLa1」の電圧の位相を反転させた後に、「感知信号線SLa1」の電圧を出力する「第2Pチャネルトランジスタ」及び「第2Nチャネルトランジスタ」からなる「第2位相インバータ」であって、
「第2Pチャネルトランジスタ」及び「第2Nチャネルトランジスタ」の「ゲート」が、「感知信号線SLa1」に結合されるとともに、「第2Pチャネルトランジスタ」の「ドレイン」と「第2Nチャネルトランジスタ」の「ソース」とが、「第2位相インバータ」の出力端子に結合された「第2位相インバータ」と、
を備えた「センスアンプSAaｙ」。

5.0001段落の「本発明は半導体メモリの構成に係り、特に強誘電体を用いて、消費電力や雑音が小さく、安定に情報を保持できる高集積の不揮発性メモリに関する。」という記載、0017段落の「【実施例】以下の実施例を用いて、本発明の概念を説明する。初めに、メモリの構成およびその基本的な駆動方法に関する基本概念について述べる。」という記載、及び0055段落の「図10は、図1に示した実施例に有効な読み出し動作制御法を示した図であり、」という記載等から、引用例には、強誘電体を用いた不揮発性メモリ、すなわち強誘電体メモリのアクセス方法が記載されていることが明らかである。

6.図1及び0018段落の「データ線分離スイッチCSWaｙは、データ線分離制御線CDaｙにより制御され、DLaｙ,DBaｙと感知信号線SLaｙ,SBaｙとの接続・分離を行う。」という記載から、「データ線DLaｙおよび相補データ線DBaｙ(ｙ=1,…,n)」は、「データ線分離スイッチCSWaｙ」を介して「センスアンプSAaｙ」に結合されていることが明らかである。

7.図1の記載から、図1における「メモリセルMCaｘｙ」は、「ワード線WLaｘ(ｘ=1,…,m)」と「データ線DLaｙ」とに結合され、「前記ワード線WLaｘ(ｘ=1,…,m)」が有効の場合に「データ線DLaｙ」に接続される構成となっていることが明らかである。
同様に、図1における「メモリセルMBaｘｙ」は、「ワード線WLaｘ(ｘ=1,…,m)」と「データ線DBaｙ」とに結合され、「前記ワード線WLaｘ(ｘ=1,…,m)」が有効の場合に「相補データ線DBaｙ」に接続される構成となっていることも明らかである。
さらに、0018段落の「また、MCaｘｙ,MBaｘｙのプレート電極は、論理1に対応する電位VDD、論理0に対応する電位VSSの中間にある定電位VPLを発生する電位発生手段(図中省略)に接続され、」という記載における「プレート電極」には、「プレート線」が接続されていることは、当業者にとって自明である。

8.0055段落の「時刻ｔｒaa1において、WLaiの電位をVSSからVCHに上げ、WLaiに接続されたメモリセルMCaiｙ,MBaiｙのトランジスタをオンさせる。」という段階において、「ワード線WLai」を有効にするという動作が実現されていることは、当業者にとって明らかである。
また、0055段落の「次に時刻ｔｒaa3において、PNaにより各センスアンプSAaｙのNMOS側のみを活性化する。」という段階により、「センスアンプSAaｙ」のNMOS側のみを活性化させて、「感知信号線SLa1」と「感知信号線SBa1」間の電位差を拡大するという動作が実現されていることも、当業者にとって明らかである。
そして、そのような動作を行うためには、図1において、「第1Nチャネルトランジスタ」及び「第2Nチャネルトランジスタ」の「ドレイン」に接続される「NMOS側センスアンプ制御線PNa」を「VSS」とする手段が必要であることは当業者にとって自明である。

9.0055段落の「ここで時刻ｔｒaa4において、PPaによりSAaｙのPMOS側を活性化し、VDTを感知・増幅する。」という段階により、「センスアンプSAaｙ」のPMOS側を活性化させて、「センスアンプSAaｙ」の増幅作用によって、「感知信号線SLa1」と「感知信号線SBa1」間の電位差を更に拡大せしめ、前記拡大が、「感知信号線SLa1」の電位と「感知信号線SBa1」の電位のうち、高い方の電圧を「VDD」に上昇させ、低い方の電圧を「VSS」に下降させることによって行われるという動作が実現されていることは、当業者にとって明らかである。
そして、そのような動作を行うためには、図1において、「第1Pチャネルトランジスタ」及び「第2Pチャネルトランジスタ」の「ソース」に接続される「PMOS側センスアンプ制御線PPa」を「VDD」とする手段が必要であることは当業者にとって自明である。
また、0055段落の「一方、時刻ｔｒaa5?ｔｒaa6の間、YSajによりSWajが導通し、情報がI/Oaに読み出される。」という段階により、「感知信号線SLa1」と「感知信号線SBa1」との間の電位差を検知するとともに、それに従って前記誘電体メモリ」に記憶されているコンテンツを出力するという動作が実現されることは、当業者にとって明らかである。

10.以上を総合すると、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。
「強誘電体メモリのアクセス方法であって、
前記強誘電体メモリは、
センスアンプSAaｙに結合された感知信号線SLa1及び感知信号線SBa1に、データ線分離スイッチCSWaｙを介して各々接続されたデータ線DLaｙ及び相補データ線DBaｙと、
ワード線WLaｘと、
前記ワード線WLaｘと前記データ線DLaｙとに結合され、かつ前記ワード線WLaｘが有効の場合に前記データ線DLaｙに接続されるメモリセルMCaｘｙと、
前記ワード線WLaｘと前記相補データ線DBaｙとに結合され、かつ前記ワード線WLaｘが有効の場合に前記相補データ線DBaｙに接続されるメモリセルMBaｘｙと、
前記メモリセルMCaｘｙとメモリセルMBaｘｙとに結合されたプレート線と、
前記センスアンプSAaｙと、を備え、前記センスアンプSAaｙは、
出力端子と入力端子とが前記感知信号線SLa1と前記感知信号線SBa1とにそれぞれ結合され、前記感知信号線SBa1の電圧の位相を反転させた後に、前記感知信号線SBa1の電圧を出力する第1Pチャネルトランジスタ及び第1Nチャネルトランジスタからなる第1位相インバータであって、
前記第1Pチャネルトランジスタ及び前記第1Nチャネルトランジスタのゲートが、前記感知信号線SBa1に結合されるとともに、前記第1Pチャネルトランジスタのドレインと前記第1Nチャネルトランジスタのソースとが、前記第1位相インバータの前記出力端子に結合された前記第1位相インバータと、
入力端子と出力端子とが前記感知信号線SLa1と前記感知信号線SBa1とにそれぞれ結合され、前記感知信号線SLa1の電圧の位相を反転させた後に、前記感知信号線SLa1の電圧を出力する第2Pチャネルトランジスタ及び第2Nチャネルトランジスタからなる第2位相インバータであって、
前記第2Pチャネルトランジスタ及び前記第2Nチャネルトランジスタのゲートが、前記感知信号線SLa1に結合されるとともに前記第2Pチャネルトランジスタのドレインと前記第2Nチャネルトランジスタのソースとが、前記第2位相インバータの前記出力端子に結合された前記第2位相インバータと、
前記第1Pチャネルトランジスタ及び前記第2Pチャネルトランジスタのソースに接続されるPMOS側センスアンプ制御線PPaをVDDとする手段と、
前記第1Nチャネルトランジスタ及び前記第2Nチャネルトランジスタのドレインに接続されるNMOS側センスアンプ制御線PNaをVSSとする手段と、を備えて構成され、
前記アクセス方法が、
前記ワード線WLaiを有効にする段階と、
前記センスアンプSAaｙのNMOS側のみを活性化させて、前記感知信号線SLa1と前記感知信号線SBa1間の電位差を拡大する段階と、
前記センスアンプSAaｙのPMOS側を活性化させて、前記センスアンプSAaｙの増幅作用によって、前記感知信号線SLa1と前記感知信号線SBa1間の電位差を更に拡大せしめ、前記拡大が、前記感知信号線SLa1の電位と前記感知信号線SBa1の電位のうち、高い方の電圧をVDDに上昇させ、低い方の電圧をVSSに下降させることによって行われる段階と、
前記感知信号線SLa1と前記感知信号線SBa1との間の電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階と、
を含むことを特徴とする強誘電体メモリのアクセス方法。」

第4.対比
1.本願発明と引用発明とを対比する。
引用発明の「強誘電体メモリのアクセス方法」と、本願発明の「強誘電体メモリに適用されるプレート線駆動アクセス方法」とは、「強誘電体メモリに適用されるアクセス方法」である点で一致する。

2.引用発明の「センスアンプSAaｙ」、「データ線DLaｙ」及び「相補データ線DBaｙ」が、各々本願発明の「センス増幅器」、「正のビット線」及び「負のビット線」に相当することは、当業者にとって明らかである。
また、引用発明の「感知信号線SLa1」及び「感知信号線SBa1」は、「データ線分離スイッチCSWaｙ」を介して各々「データ線DLaｙ」(本願発明の「正のビット線」に相当)及び「相補データ線DBaｙ」(本願発明の「負のビット線」に相当)と接続される構成となっているから、引用発明の「感知信号線SLa1」及び「感知信号線SBa1」と本願発明の「正のビット線」及び「負のビット線」とは、各々「正のビット線に対応する線」及び「負のビット線に対応する線」である点で一致する。
したがって、引用発明の「センスアンプSAaｙに結合された感知信号線SLa1及び感知信号線SBa1に、データ線分離スイッチCSWaｙを介して各々接続されたデータ線DLaｙ及び相補データ線DBaｙ」と、本願発明の「互いに平行で且つセンス増幅器に結合された正のビット線及び負のビット線」とは、「センス増幅器に結合された正のビット線に対応する線及び負のビット線に対応する線」である点で一致する。
また、引用発明の「ワード線WLaｘ」が、本願発明の「ワード線」に相当することは、当業者にとって明らかである。

3.引用発明の「前記ワード線WLaｘと前記データ線DLaｙとに結合され、かつ前記ワード線WLaｘが有効の場合に前記データ線DLaｙに接続されるメモリセルMCaｘｙ」は、本願発明の「前記ワード線と前記正のビット線とに結合され、且つ前記ワード線が有効の場合に前記正のビット線に接続される正のメモリセル」に相当し、引用発明の「前記ワード線WLaｘと前記相補データ線DBaｙとに結合され、かつ前記ワード線WLaｘが有効の場合に前記相補データ線DBaｙに接続されるメモリセルMBaｘｙ」は、本願発明の「前記ワード線と前記負のビット線とに結合され、且つ前記ワード線が有効な場合に前記負のビット線に接続される負のメモリセル」に相当する。
また、引用発明の「前記メモリセルMCaｘｙとメモリセルMBaｘｙとに結合されたプレート線」は、本願発明の「前記正のメモリセルと前記負のメモリセルとに結合されたプレート線」に相当する。

4.引用発明の「ドレイン」、「ソース」及び「ゲート」が、各々本願発明の「ドレイン電極」、「ソース電極」及び「ゲート電極」に相当することは、当業者にとって自明である。
したがって、引用発明の「前記センスアンプSAaｙは、 出力端子と入力端子とが前記感知信号線SLa1と前記感知信号線SBa1とにそれぞれ結合され、前記感知信号線SBa1の電圧の位相を反転させた後に、前記感知信号線SBa1の電圧を出力する第1Pチャネルトランジスタ及び第1Nチャネルトランジスタからなる第1位相インバータであって、 前記第1Pチャネルトランジスタ及び前記第1Nチャネルトランジスタのゲートが、前記感知信号線SBa1に結合されるとともに、前記第1Pチャネルトランジスタのドレインと前記第1Nチャネルトランジスタのソースとが、前記第1位相インバータの前記出力端子に結合された前記第1位相インバータと、 入力端子と出力端子とが前記感知信号線SLa1と前記感知信号線SBa1とにそれぞれ結合され、前記感知信号線SLa1の電圧の位相を反転させた後に、前記感知信号線SLa1の電圧を出力する第2Pチャネルトランジスタ及び第2Nチャネルトランジスタからなる第2位相インバータであって、 前記第2Pチャネルトランジスタ及び前記第2Nチャネルトランジスタのゲートが、前記感知信号線SLa1に結合されるとともに前記第2Pチャネルトランジスタのドレインと前記第2Nチャネルトランジスタのソースとが、前記第2位相インバータの前記出力端子に結合された前記第2位相インバータと」「を備えて構成され」ていることと、本願発明の「前記センス増幅器は、 出力端子と入力端子とが前記正のビット線と前記負のビット線とにそれぞれ結合され、前記負のビット線の電圧の位相を反転させた後に、前記負のビット線の電圧を出力する第1P型トランジスタ及び第1N型トランジスタからなる第1位相インバータであって、 前記第1P型トランジスタ及び前記第1N型トランジスタのゲート電極が、前記負のビット線に結合されると共に、前記第1P型トランジスタのドレイン電極と前記第1N型トランジスタのソース電極とが、前記第1位相インバータの前記出力端子に結合された前記第1位相インバータと、 入力端子と出力端子とが前記正のビット線と前記負のビット線とにそれぞれ結合され、前記正のビット線の電圧の位相を反転させた後に、前記正のビット線の電圧を出力する第2P型トランジスタ及び第2N型トランジスタからなる第2位相インバータであって、 前記第2P型トランジスタ及び前記第2N型トランジスタのゲート電極が、前記正のビット線に結合されると共に前記第2P型トランジスタのドレイン電極と前記第2N型トランジスタのソース電極とが、前記第2位相インバータの前記出力端子に結合された前記第2位相インバータと」「を備えて構成され」ていることとは、「前記センス増幅器は、 出力端子と入力端子とが前記正のビット線に対応する線と前記負のビット線に対応する線とにそれぞれ結合され、前記負のビット線に対応する線の電圧の位相を反転させた後に、前記負のビット線に対応する線の電圧を出力する第1P型トランジスタ及び第1N型トランジスタからなる第1位相インバータであって、 前記第1P型トランジスタ及び前記第1N型トランジスタのゲート電極が、前記負のビット線に対応する線に結合されると共に、前記第1P型トランジスタのドレイン電極と前記第1N型トランジスタのソース電極とが、前記第1位相インバータの前記出力端子に結合された前記第1位相インバータと、 入力端子と出力端子とが前記正のビット線に対応する線と前記負のビット線とにそれぞれ結合され、前記正のビット線に対応する線の電圧の位相を反転させた後に、前記正のビット線に対応する線の電圧を出力する第2P型トランジスタ及び第2N型トランジスタからなる第2位相インバータであって、 前記第2P型トランジスタ及び前記第2N型トランジスタのゲート電極が、前記正のビット線に対応する線に結合されると共に前記第2P型トランジスタのドレイン電極と前記第2N型トランジスタのソース電極とが、前記第2位相インバータの前記出力端子に結合された前記第2位相インバータと」「を備えて構成され」ている点で一致する。

5.引用発明の「VDD」が電源電圧を意味することは当業者の技術常識であり、また、当該「VDD」が本願発明の「ハイレベル」に相当することは、当業者にとって明らかである。
したがって、引用発明の「前記第1Pチャネルトランジスタ及び前記第2Pチャネルトランジスタのソースに接続されるPMOS側センスアンプ制御線PPaをVDDとする手段」と、本願発明の「一端が前記第1及び前記第2P型トランジスタのソース電極に結合され、他端が電源に結合されたPスイッチ」とは、「前記第1及び前記第2P型トランジスタのソース電極を電源電圧とする手段」である点で一致する。
また、引用発明の「VSS」が接地電圧を意味することは当業者の技術常識であり、また、当該「VSS」が本願発明の「ローレベル」に相当することは、当業者にとって明らかである。
したがって、引用発明の「前記第1Nチャネルトランジスタ及び前記第2Nチャネルトランジスタのドレインに接続されるNMOS側センスアンプ制御線PNaをVSSとする手段」と、本願発明の「一端が前記第1及び前記第2N型トランジスタのドレイン電極に結合され、他端が接地されたNスイッチ」とは、「前記第1及び前記第2N型トランジスタのドレイン電極を接地電圧とする手段」である点で一致する。

6.引用発明の「前記ワード線WLaiを有効にする段階」は、本願発明の「前記ワード線を有効にする段階」に相当する。
また、引用発明の「前記センスアンプSAaｙのNMOS側のみを活性化させて、前記感知信号線SLa1と前記感知信号線SBa1間の電位差を拡大する段階」と、本願発明の「前記Nスイッチを有効にして前記電位差を拡大する段階」とは、「前記第1及び前記第2N型トランジスタのドレイン電極を接地電圧として、前記正のビット線に関連する線と、前記負のビット線に関連する線との電位差を拡大する段階」である点で一致する。
また、引用発明の「前記センスアンプSAaｙのPMOS側を活性化させて、前記センスアンプSAaｙの増幅作用によって、前記感知信号線SLa1と前記感知信号線SBa1間の電位差を更に拡大せしめ、 前記拡大が、前記感知信号線SLa1の電位と前記感知信号線SBa1の電位のうち、高い方の電圧をVDDに上昇させ、低い方の電圧をVSSに下降させることによって行われる段階」と、本願発明の「前記Pスイッチを有効にして前記センス増幅器をしてさらに前記電位差を拡大せしめ、その際、前記拡大が、前記正のビット線の電圧と前記負のビット線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることによって行われる段階」とは、「前記第1及び前記第2P型トランジスタのソース電極を電源電圧として前記センス増幅器をしてさらに前記電位差を拡大せしめ、その際、前記拡大が、前記正のビット線に対応する線の電圧と前記負のビット線に対応する線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることによって行われる段階」である点で一致する。

7.引用発明の「前記感知信号線SLa1と前記感知信号線SBa1との間の電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階」と、本願発明の「前記正のビット線と前記負のビット線との間の前記電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階」とは、「前記正のビット線に対応する線と前記負のビット線に対応する線との間の前記電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階」である点で一致する。

8.したがって、本願発明と引用発明は、
「強誘電体メモリに適用されるアクセス方法であって、
前記強誘電体メモリは、
センス増幅器に結合された正のビット線に対応する線及び負のビット線に対応する線と、
ワード線と、
前記ワード線と前記正のビット線とに結合され、且つ前記ワード線が有効の場合に前記正のビット線に接続される正のメモリセルと、
前記ワード線と前記負のビット線とに結合され、且つ前記ワード線が有効な場合に前記負のビット線に接続される負のメモリセルと、
前記正のメモリセルと前記負のメモリセルとに結合されたプレート線と、
センス増幅器と、を備え、前記センス増幅器は、
出力端子と入力端子とが前記正のビット線に対応する線と前記負のビット線に対応する線とにそれぞれ結合され、前記負のビット線に対応する線の電圧の位相を反転させた後に、前記負のビット線に対応する線の電圧を出力する第1P型トランジスタ及び第1N型トランジスタからなる第1位相インバータであって、
前記第1P型トランジスタ及び前記第1N型トランジスタのゲート電極が、前記負のビット線に対応する線に結合されると共に、前記第1P型トランジスタのドレイン電極と前記第1N型トランジスタのソース電極とが、前記第1位相インバータの前記出力端子に結合された前記第1位相インバータと、
入力端子と出力端子とが前記正のビット線に対応する線と前記負のビット線に対応する線とにそれぞれ結合され、前記正のビット線に対応する線の電圧の位相を反転させた後に、前記正のビット線に対応する線の電圧を出力する第2P型トランジスタ及び第2N型トランジスタからなる第2位相インバータであって、
前記第2P型トランジスタ及び前記第2N型トランジスタのゲート電極が、前記正のビット線に対応する線に結合されると共に前記第2P型トランジスタのドレイン電極と前記第2N型トランジスタのソース電極とが、前記第2位相インバータの前記出力端子に結合された前記第2位相インバータと、
前記第1及び前記第2P型トランジスタのソース電極を電源電圧とする手段と、
前記第1及び前記第2N型トランジスタのドレイン電極を接地電圧とする手段と、を備えて構成され、
前記アクセス方法が、
前記ワード線を有効にする段階と、
前記第1及び前記第2N型トランジスタのドレイン電極を接地電圧として前記正のビット線に関連する線と、前記負のビット線に関連する線との電位差を拡大する段階と、
前記第1及び前記第2P型トランジスタのソース電極を電源電圧として前記センス増幅器をしてさらに前記電位差を拡大せしめ、その際、前記拡大が、前記正のビット線に対応する線の電圧と前記負のビット線に対応する線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることによって行われる段階と、
前記正のビット線に対応する線と前記負のビット線に対応する線との間の前記電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階と、
を含むことを特徴とするアクセス方法。」

である点で一致し、以下の点で相違する。

(相違点1)
本願発明は、「強誘電体メモリ」が「センス増幅器に結合された正のビット線及び負のビット線」を備える構成となっているのに対して、引用発明は、「強誘電体メモリ」が「センスアンプSAaｙに結合された感知信号線SLa1及び感知信号線SBa1に、データ線分離スイッチCSWaｙを介して各々接続されたデータ線DLaｙ及び相補データ線DBaｙ」を備える構成となっている点。
すなわち、本願発明の「強誘電体メモリ」は、「正のビット線」及び「負のビット線」が「センス増幅器」に結合されているのに対して、引用発明の「強誘電体メモリ」は、「データ線分離スイッチCSWaｙ」を介して「データ線DLaｙ」(本願発明の「正のビット線」に相当)と接続される「感知信号線SLa1」、及び「データ線分離スイッチCSWaｙ」を介して「相補データ線DBaｙ」(本願発明の「負のビット線」に相当)と接続される「感知信号線SLa1」が「センスアンプSAaｙ」に結合されている点。

(相違点2)
本願発明は、「正のビット線及び負のビット線」が「互いに平行」であり、かつ、「ワード線」が「前記正のビット線と前記負のビット線にほぼ直交する」構造となっているのに対して、引用発明は、そのような構造が特定されていない点。

(相違点3)
本願発明は、「前記プレート線を有効にして、前記正のビット線と前記負のビット線との間に電位差を発生させる段階」を備え、「プレート線」を駆動することによりアクセスを行うものであるのに対して、引用発明は、「前記プレート線を有効にして、前記正のビット線と前記負のビット線との間に電位差を発生させる段階」を備えておらず、「プレート線」を駆動することによりアクセスを行うものではない点。

(相違点4)
本願発明は、「前記第1及び前記第2P型トランジスタのソース電極を電源電圧とする手段」及び「前記第1及び前記第2N型トランジスタのドレイン電極を接地電圧とする手段」が、各々「一端が前記第1及び前記第2P型トランジスタのソース電極に結合され、他端が電源に結合されたPスイッチ」及び「一端が前記第1及び前記第2N型トランジスタのドレイン電極に結合され、他端が接地されたNスイッチ」であるのに対して、引用発明は、「前記第1及び前記第2P型トランジスタのソース電極を電源電圧とする手段」及び「前記第1及び前記第2N型トランジスタのドレイン電極を接地電圧とする手段」の具体的構成について特定されていない点。

第5.相違点についての当審の判断
1.相違点1について
(1)一般に、強誘電体メモリにおいて、センスアンプによりビット線間の電位差を検知増幅するに当たり、正のビット線及び負のビット線を、スイッチを介することなくセンスアンプに結合することは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例1及び2の以下の記載からも分かるように、当業者における周知技術である。

a.周知例1:特開2000-40377号公報
「【0008】かかる構成の強誘電体メモリでは、読み出し動作を次のように行う。まず、ビット線プリチャージ信号PBLをVccから0Vに下げ、ビット線BLT及びBLNを0Vでフローティングとする。次に、所望のワードを選択するワード線WLを1本だけVｗ1とする。さらに、プレート線PLを0VからVccに立ち上げると、選択されたワード線WL上の全てのセルMCの強誘電体容量FC1及びFC2に電圧がかかる。この電圧によって、一方の強誘電体容量は分極反転し、多くの電荷が容量から供給されてビット線の電圧は高くなり、他方の容量は分極反転せず、ビット線の電圧はそれに比べ低くなる。
【0009】ここでは理解しやすいように、正ビット線BLTが負ビット線BLNに比べて高い電圧を示したとする。このようにして現れる正負ビット線電圧の差を、センスアンプSAをセンスアンプ活性化信号SAPにより活性化して増幅する。増幅後は、高い電圧を示した正ビット線BLTがVccとなり、一方、低い電圧を示した負ビット線BLNは0Vとなる。
【0010】センスアンプSAで増幅した後に、Yスイッチ活性化信号YSWEを活性とするタイミングで、Yスイッチ回路YSWを介して所望のビット線対(BLT,BLN)をデータ線対(DLT,DLN)に接続する。最後に、データ線対に現れる信号をデータアンプ(DA)で増幅し、データ(DO)を出力する。ここでは正データ線の方が高い電圧となるため、出力データは“1”となる。」

b.周知例2:特開2000-187990号公報
「【0027】図2は本発明の第1の実施例による強誘電体記憶装置の回路構成を示す図である。図において、本発明の第1の実施例による強誘電体記憶装置の隣接する2本のビット線BL1,BL2は寄生容量CB1,CB2を持ち、その一端末には両ビット線BL1,BL2の容量差を利用してデータを検出するセンスアンプSAが接続されている。尚、本発明で用いるセンスアンプSAは以下説明する強誘電体記憶装置以外にも使用可能である。」

(2)したがって、このような周知技術を勘案すれば、引用発明において、「データ線分離スイッチCSWaｙ」を介することなく、「データ線DLaｙ」及び「相補データ線DBaｙ」を「センスアンプSAaｙ」に直接結合する構成とすること、すなわち、本願発明のように、「センス増幅器に結合された正のビット線及び負のビット線」を備える構成とすることは、当業者が容易になし得たことである。
よって、相違点1は当業者が容易になし得た範囲に含まれる程度のものである。

2.相違点2について
一般に、強誘電体メモリを含めた半導体メモリ全般において、ビット線どうしが互いに平行となるようするとともに、ビット線とワード線とが直交するようにすることは、当業者において常套的に用いられている技術である。
そして、引用例の0018段落における「図において、ワード線WLaｘ(ｘ=1,…,m)とデータ線DLaｙおよび相補データ線DBaｙ(ｙ=1,…,n)が行列状に配置され、」という記載等から、引用発明においても、「データ線DLaｙ」及び「相補データ線DBaｙ」は互いに平行であり、かつ、「データ線DLaｙ」及び「相補データ線DBaｙ」と「ワード線WLaｘ」とは直交しているものと解されるから、相違点2は実質的なものではない。
また、仮に、相違点2が実質的なものではないとまではいえないものであったとしても、上に述べた当業者において常套的に用いられている技術を勘案すれば、引用発明において、「データ線DLaｙ」及び「相補データ線DBaｙ」は互いに平行であり、かつ、「データ線DLaｙ」及び「相補データ線DBaｙ」と「ワード線WLaｘ」とは直交している構造とすることは、当業者にとって容易になし得たことである。
したがって、相違点2は実質的なものではなく、また、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。

3.相違点3について
(1)一般に、強誘電体メモリにおいて、プレート線を有効にして、正のビット線と負のビット線との間に電位差を発生させる段階を備え、プレート線を駆動することによりアクセスを実現することは、例えば、本願の優先権主張の日前に日本国内において頒布された上記周知例1及び3の以下の記載からも分かるように、当業者における周知技術である。

a.周知例1:特開2000-40377号公報
上記周知例1には、第5図とともに、以下の記載がある。
「【0008】かかる構成の強誘電体メモリでは、読み出し動作を次のように行う。まず、ビット線プリチャージ信号PBLをVccから0Vに下げ、ビット線BLT及びBLNを0Vでフローティングとする。次に、所望のワードを選択するワード線WLを1本だけVw1とする。さらに、プレート線PLを0VからVccに立ち上げると、選択されたワード線WL上の全てのセルMCの強誘電体容量FC1及びFC2に電圧がかかる。この電圧によって、一方の強誘電体容量は分極反転し、多くの電荷が容量から供給されてビット線の電圧は高くなり、他方の容量は分極反転せず、ビット線の電圧はそれに比べ低くなる。」

b.周知例3:特開2002-74939号公報
「【0035】データの読み出し動作開始時には、ビット線BL0,BL1を接地電位Vｓｓでフローティングとする。その状態で、ワード線WLを昇圧電位Vddまで上げ、スイッチング・トランジスタT0,T1をオンさせて強誘電体キャパシタC0,C1をビット線BL0,BL1に接続する。ワード線電位が昇圧電位Vddに達したら、プレート線PLの電位を電源電位Vccに上げる。
【0036】プレート線電位の上昇にともなって、電荷がそれぞれ強誘電体キャパシタC0,C1からビット線BL0,BL1に移動し、ビット線BL0,BL1の電位が上昇する。その際、強誘電体キャパシタC1の分極値は、図2に示すようにB1点から分極反転してB2点に変化する。一方、強誘電体キャパシタC0の分極値は、図2に示すようにA1点からA2点に変化するが、このとき強誘電体キャパシタC0の分極は反転しない。したがって、強誘電体キャパシタC1の方が電荷の移動量が大きいため、ビット線BL1の電位はビット線BL0の電位よりも高くなる。」

(2)したがって、このような周知技術を勘案すれば、引用発明において、「データ線分離スイッチCSWaｙ」を介することなく、「データ線DLaｙ」及び「相補データ線DBaｙ」を「センスアンプSAaｙ」に直接接続する構成とするに当たり、「プレート線」を有効にして、「データ線DLaｙ」と「データ線DBaｙ」との間に電位差を発生させる段階を設ける構成とすることは、当業者が容易になし得たことである。
よって、相違点3は当業者が容易になし得た範囲に含まれる程度のものである。

4.相違点4について
(1)一般に、半導体メモリ装置において、センスアンプの電力供給端を所望のタイミングで電源電圧や接地電圧とするに当たり、電源側にP型MOSトランジスタを用いたスイッチ、すなわちPスイッチを設け、接地側にN型MOSトランジスタを用いたスイッチ、すなわちNスイッチを設ける構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例4及び5の以下の記載からも分かるように、当業者における周知技術である。

a.周知例4:特開2001-351373号公報
「【0007】図3は、強誘電体メモリのセル回路構成を示す回路図(a)、およびセルプレート線駆動方式での強誘電体メモリの動作を示す波形図(b)である。
【0008】図3(a)において、31はメモリセル、32はセンスアンプである。WLはワード線、BLおよびXBLは、メモリセルからのデータ読み出しと外部からのデータ書き込みのためのビット線対である。CPはセルプレート線、Nｓは強誘電体メモリセル(記憶ノード)である。
【0009】次に、このように構成された強誘電体メモリの動作について、図3(b)を用いて説明する。
【0010】まず、ワード線WLを論理“H”レベルに持ち上げ(ｔ11)、その後にセルプレート線CPを“H”にしてメモリセルNｓを選択する(ｔ12)。CPが“H”レベルに駆動されると、メモリセルからの電荷がビット線対BL、XBLに出てくるが、その際に、この電荷がビット線対容量Cbとメモリセル容量(強誘電体キャパシタともいう)Cｓによって分割され、電位としてビット線対BL、XBLに現れる。
【0011】次に、センスアンプ起動信号SAEを“H”にしてセンスアンプを起動すると(ｔ13)、このビット線対BLとXBLの電位差がVCCとVSSレベルに増幅されて、データの読み出しと“L”データの再書き込みが行われる。
【0012】続いて、CPを“L”(VSS)レベルに下げるとメモリセルへ“H”の再書き込みが行われ、最後にWLを“L”に戻して動作は完了する。」

b.周知例5:特開2000-268599号公報
「【0093】図1に示す第1の実施の形態のFRAMの主要部は、NMOS1と強誘電体キャパシタ2からなる2個のメモリセルが、BLj及び/BLjからなる1対のビット線と2本のワード線WLiと2本のプレート線PLiに接続されたマトリックス状のメモリセル領域と、イコライズ信号VEQにより1対のビット線を接地するNMOS3からなるイコライザ回路と、PMOS4とNMOS5及び信号電圧V/SAP、VSANからなるセンスアンプ活性化部と、PMOS6とNMOS7からなるセンスアンプと、NMOS8とカラムセレクト線CSLjからなるDQゲートと、DQ線対から構成される。なお、SNij、/SNijは強誘電体キャパシタ2の蓄積ノード(上部電極)である。」

(2)したがって、このような周知技術を勘案すれば、引用発明において、「前記第1Pチャネルトランジスタ及び前記第2Pチャネルトランジスタのソースに接続されるPMOS側センスアンプ制御線PPaをVDDとする手段」及び「前記第1Nチャネルトランジスタ及び前記第2Nチャネルトランジスタのドレインに接続されるNMOS側センスアンプ制御線PNaをVSSとする手段」を、各々本願発明のように、「一端が前記第1及び前記第2P型トランジスタのソース電極に結合され、他端が電源に結合されたPスイッチ」及び「一端が前記第1及び前記第2N型トランジスタのドレイン電極に結合され、他端が接地されたNスイッチ」を用いて実現することは、当業者が容易になし得たことである。
したがって、相違点4は当業者が容易になし得た範囲に含まれる程度のものである。

5.相違点についての判断のまとめ
以上、検討したとおり、本願発明と引用発明との相違点は、いずれも実質的なものではないか、又は、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第6.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-03-23 
結審通知日 2011-03-29 
審決日 2011-04-11 
出願番号 特願2003-289351(P2003-289351)
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 高野 芳徳  
特許庁審判長 北島 健次
特許庁審判官 酒井 英夫
近藤 幸浩
発明の名称 強誘電体メモリへの過剰駆動アクセス方法と強誘電体記憶装置  
代理人 萩原 誠  

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