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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1242932
審判番号 不服2008-11302  
総通号数 142 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-10-28 
種別 拒絶査定不服の審決 
審判請求日 2008-05-02 
確定日 2011-09-07 
事件の表示 特願2003-541022「磁気抵抗ビット構造体およびその製造方法」拒絶査定不服審判事件〔平成15年 5月 8日国際公開,WO03/38864,平成17年 3月24日国内公表,特表2005-508084〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1 手続の経緯
本願は,2002年10月29日(パリ条約による優先権主張外国受理2001年10月30日,米国)を国際出願日とする出願であって,平成19年9月21日付けの拒絶理由通知に対して,同年12月25日に手続補正書及び意見書が提出されたが,平成20年1月29日付けで拒絶査定がなされ,これに対し,同年5月2日に拒絶査定不服審判が請求されるとともに,同年5月20日に手続補正書が提出され,その後,同年9月11日付けで拒絶理由が通知され,同年12月15日に手続補正書及び意見書が提出され,平成22年6月10日付けで審尋がなされ,同年9月2日に回答書が提出された。さらに,当審において同年11月30日付けで拒絶理由が通知され,平成23年2月24日に手続補正書及び意見書が提出されたものである。

2 当審の拒絶理由の要旨
当審において平成22年11月30日付けで通知された拒絶理由(以下「当審拒絶理由」という。)の要旨は,本願の請求項1?22に係る発明は,引用例1に記載された発明及び引用例2に記載された技術並びに周知技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない,というものである。

3 本願発明の内容
本願の請求項1?22に係る発明は,平成23年2月24日に提出された手続補正書により補正された本願の明細書,特許請求の範囲及び図面の記載からみて,その特許請求の範囲の請求項1?22に記載されている事項により特定されるとおりのものであり,そのうちの請求項1に係る発明(以下「本願発明」という。)は,請求項1に記載されている事項により特定される,以下のとおりのものである。

「【請求項1】
互いに接続された複数の磁気抵抗ビットのストリングを備える磁気抵抗メモリーであって,複数の前記磁気抵抗ビットの各々が,
前記磁気抵抗ビットの一方の端にある第1のビット端と,
前記磁気抵抗ビットの他方の端にある第2のビット端と,
前記第1のビット端と前記第2のビット端との間に直線状に延び,かつ,前記第1及び第2のビット端の各々の対向する2つの側面間にはさまれた,幅のある細長い中央部分であって,前記第1及び第2のビット端の両方が前記細長い中央部分の前記幅よりも広い幅を有する,細長い中央部分と,
前記第1のビット端と接触する第1のコンタクト構造体であって,前記第1のビット端の面積が,前記第1のビット端のうち前記第1のコンタクト構造体によって占められた面積よりも大きく,かつ,前記第1のビット端が前記第1のコンタクト構造体の周囲を越えて延びており,かつ,前記第1のビット端が前記第1のコンタクト構造体の周囲に広がる大きさである,第1のコンタクト構造体と,
前記第2のビット端と接触する第2のコンタクト構造体であって,前記第2のビット端の面積が,前記第2のビット端のうち前記第2のコンタクト構造体によって占められた面積よりも大きく,かつ,前記第2のビット端が前記第2のコンタクト構造体の周囲を越えて延びており,かつ,前記第2のビット端が前記第2のコンタクト構造体の周囲に広がる大きさである,第2のコンタクト構造体と,
前記磁気抵抗ビットに隣接して配置された絶縁層であって,前記絶縁層は,外周を有し且つ前記第1のコンタクト構造体を収容する第1のホールを画定し,前記第1のホールは前記絶縁層を通って前記第1のビット端まで延びており,前記第1のビット端は,外周を有すると共に,前記第1のビット端の前記外周が前記第1のホールの前記外周を超えて外側方向に延びる大きさであり,前記絶縁層は更に,外周を有し且つ前記第2のコンタクト構造体を収容する第2のホールを画定し,前記第2のホールは前記絶縁層を通って前記第2のビット端まで延びており,前記第2のビット端は,外周を有すると共に,前記第2のビット端の前記外周が前記第2のホールの前記外周を超えて外側方向に延びる大きさである,絶縁層と,
少なくとも前記第1及び第2のホールの領域内において前記第1及び第2のビット端と前記絶縁層との間にはさまれた保護層と,
を備える磁気抵抗メモリー。」

4 本願発明の容易想到性について
4-1 引用例の記載と引用発明
(1)引用例1の記載
当審拒絶理由において引用された,本願の優先日前に日本国内において頒布された刊行物である特開平11-238377号公報(以下「引用例1」という。)には,図1,3とともに,次の記載がある(下線は当審で付加。以下同じ。)。

・「【請求項3】 不揮発性磁気抵抗メモリのための浮遊磁気遮へい構造であって:半導体基板(55)上に位置づけられる不揮発性磁気抵抗メモリ(50)であって,当該不揮発性磁気抵抗メモリ(50)は,非磁性材料の層によって離間せられる磁気抵抗材料の少なくとも第1層および第2層を含む各セルを有する個別セル(51,52)のアレイを含み,さらに,当該不揮発性磁気抵抗メモリ(50)は,入力/出力端子を有する個別セル(51,52)を指定し制御する集積回路(61)を含む,ところの不揮発性磁気抵抗メモリ(50);および高透磁率であり,かつ非導電性磁気材料の層(60)であって,当該層(60)は,前記不揮発性磁気抵抗メモリ(50)の少なくとも上側表面をコーティングし,それによって,内部で発生する磁場を,各個別のセル(51,52)内の磁気抵抗材料の第1および第2層の少なくとも1つの層上に集束させる,ところの層(60);から構成されることを特徴とする浮遊磁気遮へい構造。」

・「【0001】
【産業上の利用分野】本発明は一般に不揮発性磁気抵抗メモリに関し,特に不揮発性磁気抵抗型メモリのパッシベーションに関する。
【0002】
【従来の技術および発明が解決しようとする課題】CMOSデバイスまたは回路を用いて集積したメモリ要素としての大規模磁気抵抗(Giant Magneto-Resistive)(GMR)材料を利用した,超高密度不揮発性メモリが提案されてきた。これらのメモリは,GMRメモリ要素に磁化ベクトル(magnetization vectors)の配向(orientation)として保存される情報によって動作する。その磁化ベクトルは,適用される磁場(H)によって,配向される。磁化ベクトルの配向を読出しおよび書込みのために使用されるその磁場は,集積CMOS回路によって生成される。十分な大きさの浮遊磁場(stray magnetic field)(メモリの外部で生成される)が,メモリの保持にエラーを引き起こす原因になり得る。」

・「【0014】図1は,強磁性的に結合される複数の層を有する大規模磁気抵抗GMRセル10の例の拡大断面図である。不揮発性磁気抵抗メモリセル10は,単に例として本明細書に使用され,様々な任意の不揮発性磁気抵抗メモリセルがその構造と関連して使用され得ることが,当業者には理解されるであろう。セル10が,第1磁性体層11および第2磁性体層13を含む複数の磁性体層を有する。層11,13は,第1導電スペーサ層12によって離間せられる。磁性体層11,13のそれぞれは,磁性体材料の単一層であり得る,または,替りに合成磁性体層でもあり得る。さらに,層11は,第1の厚さまたは厚さ23を有し,並びに層13は,厚さ23よりの厚い第2の厚さまたは厚さ24を有する。」

・「【0017】セル10の状態を書込むまたはチャージするために,長さ27の方向に沿った1方向から長さ27の方向に沿った逆の方向へ層11,13の両層の磁化ベクトルの方向を完全に切り換えるのに,すなわち,ベクトル21によって示されている状態からベクトル22によって示される状態へ(またはその逆も同様)の切り換えるのに,十分なトータル磁場が,印加される。トータル磁場を印加するために,横方向導電体またはワードライン16が,メモリセル10の上に存在する誘電体層14の表面上に形成され,第2導電体(図示せず)が,個別の横列状にセル10の反対側の端に接続される。センスラインおよびワードライン16の結合もまた,セル10も保存される状態を読み出す(またはセンス)ために使用される。いくつかの場合においては,ワードライン16に垂直方向である付加的なデジタルライン(digit line)(図示せず)が,トータル磁場の大きさがその磁化ベクトルが確実に転換かまたは切換えを引き起こすのに十分であることが要求される。トータル磁場の大きさは,センス,ワードおよびデジタルサイン電流からの結果の磁場の和である。」

・「【0024】図3において,セル10に類似するセルのアレイ50の簡単化した拡大断面図が示されている。アレイ50のほんの一部分が,便利のために図示され,セル51,52を含む。代表的には,セル10に類似した複数のセル(例えば51,52)が,各個別のセル51,52などの間にスペースを有する共通の基板55上に形成される。次に,導電体56が,個別の横列(センスライン)の相互接続セル51,52などに適用される。複数の横方向導電体またはワードライン57が,メモリセルの各縦列とその1つ1つが関係して,そのメモリセルの上に重畳する。
【0025】パッシベーション層60が,アレイ全体の上に亘って形成され,それによって,完全に,そのアレイ全体およびそのアレイに伴う集積回路(61でブロックの形態として示される)を不活性化する。(以下略)」

・ 図3を参照すると,「集積回路61」の上に,「下側ワード金属」「GMR」及び「上側ワード金属」が,所定の層を隔てて積層され,当該所定の層の上下に延びる「金属1」「MRAM金属2」「MRAM金属3(導電体56)」によって相互に接続された様子が示されている。また,「GMR」が左右2つの端部と当該2つの端部にはさまれた中央部分とを有し,当該2つの端部の各々において導電体56と接触する様子が見て取れる。

(2)記載事項の整理
以上を整理すると,引用例1には次の事項が記載されている。
ア 段落【0001】の「本発明は一般に不揮発性磁気抵抗メモリに関し」との記載,段落【0014】の「図1は,強磁性的に結合される複数の層を有する大規模磁気抵抗GMRセル10の例の拡大断面図である。」との記載,及び,段落【0024】の「図3において,セル10に類似するセルのアレイ50の簡単化した拡大断面図が示されている。・・・(中略)・・・セル10に類似した複数のセル(例えば51,52)が,各個別のセル51,52などの間にスペースを有する共通の基板55上に形成される。次に,導電体56が,個別の横列(センスライン)の相互接続セル51,52などに適用される。」との記載から,引用例1には,「相互接続された複数の大規模磁気抵抗GMRセルの列を備える不揮発性磁気抵抗メモリ」が記載されている。

イ 図3における「GMR」とは,「大規模磁気抵抗GMRセル」を意味することは明らかであるから,図3には,複数の大規模磁気抵抗GMRセルの各々が,左右2つの端部と当該2つの端部の間にはさまれた中央部分を有し,当該2つの端部の各々において導電体56と接触する様子が示されている。

ウ 段落【0017】の「横方向導電体またはワードライン16が,メモリセル10の上に存在する誘電体層14の表面上に形成され」との記載,及び,段落【0024】の「複数の横方向導電体またはワードライン57が,メモリセルの各縦列とその1つ1つが関係して,そのメモリセルの上に重畳する。」との記載から,図3の「ワードライン57」と「GMR」との間には,「誘電体層」が存在するものと理解できる。

エ 請求項3の「当該不揮発性磁気抵抗メモリ(50)は,入力/出力端子を有する個別セル(51,52)を指定し制御する集積回路(61)を含む」との記載から,図3の「集積回路61」は,図3の「GMR」を指定し制御する回路であると理解できる。さらに,段落【0002】の「磁化ベクトルの配向を読出しおよび書込みのために使用されるその磁場は,集積CMOS回路によって生成される。」との記載から,図3の「集積回路61」は「集積CMOS回路」であると理解できる。

オ 上記ウ,エでの検討,及び段落【0002】「CMOSデバイスまたは回路を用いて集積したメモリ要素としての大規模磁気抵抗(Giant Magneto-Resistive)(GMR)材料を利用した,超高密度不揮発性メモリが提案されてきた。」との記載を総合すると,図3における,下層の「集積回路61」と上層の「GMR」とは,「集積CMOS回路」の技術により,「誘電体層」を介して多層構造に集積化され,「金属1」「MRAM金属2」「MRAM金属3(導電体56)」によって相互に接続されたものであるといえる。
そして,集積回路において,異なる配線層間の電気的接続を実現するに際しては,多層配線技術,すなわち,素子領域や配線層を覆う誘電体層を形成し,前記誘電体層を開口して前記素子領域や配線層まで通じるコンタクトホールを形成し,前記コンタクトホール内に導電体を埋め込み前記素子領域や配線層と接触させて,前記素子領域や配線層との電気的接続を得る技術を用いることが,当業者の常套手段である。そうすると,図3における「導電体56」もまた,多層配線技術で形成されたものであり,「GMR」を覆う誘電体層に開口されたコンタクトホール内に埋め込まれ,「GMR」端部に接触するものであると認められる。

(3)引用例1に記載された発明
上記(2)によれば,引用例1には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「相互接続された複数の大規模磁気抵抗GMRセルの列を備える不揮発性磁気抵抗メモリであって,複数の前記大規模磁気抵抗GMRセルの各々が,
前記大規模磁気抵抗GMRセルの左側の端部と,
前記大規模磁気抵抗GMRセルの右側の端部と,
前記左側の端部と前記右側の端部との間にはさまれた中央部分と,
前記左側の端部と接触する左側の導電体56と,
前記右側の端部と接触する右側の導電体56と,
前記大規模磁気抵抗GMRセルを覆う誘電体層と,
前記誘電体層に開口された,前記大規模磁気抵抗GMRセルの左側の端部に通じ,前記左側の導電体56が埋め込まれた左側のコンタクトホールと,
前記誘電体層に開口された,前記大規模磁気抵抗GMRセルの右側の端部に通じ,前記右側の導電体56が埋め込まれた右側のコンタクトホールと,
を備える不揮発性磁気抵抗メモリ」

(4)引用例2の記載
ア 当審拒絶理由において引用された,本願の優先日前に日本国内において頒布された刊行物である特開平8-306014号公報(以下「引用例2」という。)には,図1?4とともに,次の記載がある。

「【0001】
【産業上の利用分野】本発明は,磁気抵抗効果を利用したメモリー素子に関するものである。
【0002】
【従来の技術】従来より磁気抵抗効果を用いたメモリー素子としては,図11に示すような従来のMR(磁気抵抗効果)材料であるNi-FeやNi-Fe-CoをTaNを介して積層したNi-Fe(-Co)/TaN/Ni-Fe(-Co)よりなる導体部(センスライン)を用いたメモリー素子が提案されている(USP 4,754,431 及びIEEE Trans. Magn. Vol.27,No.6,1991,pp5520-5522)。これらはMR材料として従来材料を用いているためMR変化率は2?3%で,情報読みだし時の出力が小さい点と本質的に非破壊読みだしが困難であった。また,記録・読みだし時にはワードラインだけを用いて行うため,大きな電流が必要であった。」

「【0009】
【作用】本発明のメモリー素子は,素子部に保磁力の異なる人工格子膜を用い,素子部と素子部に付随するセンスラインとその上に絶縁層を介してワードラインを有する。人工格子膜を用いた素子部に電流を流した場合,素子部には自己バイアスが生じる。従って,素子部とワードラインを流れる電流から発生する磁界の合成磁界を利用し,記録・読みだ効率をあげる。(以下略)」

「【0019】(実施例1)ターゲットにCo(半硬質磁性膜11),Ni_(80)Fe_(10)Co_(10)(軟磁性膜13),Cu(非磁性金属膜12)を用いて半硬質磁性膜11,非磁性金属膜12,軟磁性膜13を順次積層し,に示されるようなサンドイッチタイプの
[Co(30)/Cu(20)/NiFeCo(30)] (()内の数値は膜厚nmを示す)
なる磁気抵抗変化部を作製し,素子の形状をエッチングした後,Au/Crを蒸着しセンスライン26を形成した。絶縁膜SiO_(2)25をこの上に約1μmスパッタし,更にワードライン24のAu/Crを成膜し,図2に示すような素子部とワードラインが平行に位置するメモリー素子を作製した。この素子部の形状を変えて自己バイアスの大きさを調べた。その結果を表1に示す。
【0020】
【表1】
試料No. | 素子形状 | 合成磁界(Oe)
A |40μm×20μm | 14.9
B |40μm×10μm | 20.9
C |40μm×5μm | 22.8
【0021】この結果は素子の電流密度が12mA/μm^(2)の場合の自己バイアスである。上記の表2から,この実施例の磁気抵抗効果素子部は素子の幅が狭くなるに従い,自己バイアスが大きくなることが確認された。従って,素子部の形状は電流の流れる方向に対して直交する方向(自己バイアス方向)の幅を狭くすることで自己バイアスを大きくできることは明きらかである。」

「【0024】・・・
(実施例3)ターゲットにCo(半硬質磁性膜11),Ni_(80)Fe_(15)Co_(5)(軟磁性膜13),Cu(非磁性金属膜12)を用いて半硬質磁性膜11,非磁性金属膜12,軟磁性膜13を順次積層し,図1(a)に示されるようなサンドイッチタイプの
[Co(30)/Cu(20)/NiFeCo(30)]
なる磁気抵抗変化部を作製し,素子の形状をエッチングした後,Au/Crを蒸着しセンスライン36を形成した。絶縁膜SiO_(2)35をこの上に約1μmスパッタし,更にワードライン34のAu/Crを成膜し,図3に示すような素子部とワードラインが直交するようなメモリー素子を作製した。この時,素子部に流す電流は電流密度12mA/μm^(2)一定とし,ワードラインに流す電流を20,40,60,80,100mAと変化させ,それらの合成磁界方向と合成磁界の大きさを図4に示す。これより,図3のように,素子部とワードラインが直交する場合(自己バイアスとワードラインから発生する磁界が直交する場合)には,合成磁界方向が素子部に加える磁界が最大となる。従って,合成磁界方向が素子に与える磁界が最大となり,その方向に素子の磁化容易軸方向(特に保磁力の大きな膜の磁化容易軸方向)を向けることで効率の良い記録・読みだしを行えることは明きらかである。」

イ 図3を参照すると,素子部の両端がセンスライン36と接触し,素子部の中央部分が絶縁膜35を介してワードライン34と重なる様子が見て取れる。また,素子部のうち,中央部分の幅が,センスライン36と接触する部分の幅よりも細くなっていることが見て取れる。(上記において「幅」とは,センスライン36の延在する方向に直交する方向の幅をいう。)

ウ 以上を総合すると,引用例2には,磁気抵抗効果を利用したメモリー素子において,自己バイアスとワードラインから発生する合成磁界を用いることで,ワードラインだけで行うよりも効率の良い記録・読み出しを行えるようにする技術とともに,素子の中央部分を両端部よりも細く形成することで,自己バイアスをより大きくする技術が開示されていると認められる。

4-2 本願発明と引用発明の対比
本願発明と,引用発明とを対比する。

(1)引用発明における「大規模磁気抵抗GMRセル」及び「不揮発性磁気抵抗メモリ」は,本願発明における「磁気抵抗ビット」及び「磁気抵抗メモリー」に,それぞれ相当する。

(2)引用発明における「大規模磁気抵抗GMRセルの左側の端部」及び「大規模磁気抵抗GMRセルの右側の端部」は,本願発明における「磁気抵抗ビットの一方の端にある第1のビット端」及び「磁気抵抗ビットの他方の端にある第2のビット端」に,それぞれ相当する。

(3)引用例1の図3から,引用発明の「中央部分」が,少なくとも,左右の端部の各々の対向する2つの側面間にはさまれ,所定の幅を有することは明らかであるから,引用発明の「前記左側の端部と前記右側の端部との間にはさまれた中央部分」と,本願発明の「前記第1のビット端と前記第2のビット端との間に直線状に延び,かつ,前記第1及び第2のビット端の各々の対向する2つの側面間にはさまれた,幅のある細長い中央部分であって,前記第1及び第2のビット端の両方が前記細長い中央部分の前記幅よりも広い幅を有する,細長い中央部分」とは,「前記第1のビット端と前記第2のビット端との間に延び,かつ,前記第1及び第2のビット端の各々の対向する2つの側面間にはさまれた,幅のある中央部分」である点で共通する。

(4)引用発明の「左側の端部と接触する左側の導電体56」及び「右側の端部と接触する右側の導電体56」は,本願発明における「第1のビット端と接触する第1のコンタクト構造体」及び「第2のビット端と接触する第2のコンタクト構造体」に,それぞれ相当する。

(5)引用発明の「誘電体層」は,本願発明の「絶縁層」に相当する。また,引用発明の「コンタクトホール」は,外周を有し,「誘電体層」に開口され,「大規模磁気抵抗GMRセル」の「端部」に通じ,「導電体」が埋め込まれたものであるから,引用発明の「左側」及び「右側」の「コンタクトホール」と,本願発明の「第1」及び「第2」の「ホール」は,「外周を有し」「第1」又は「第2」の「コンタクト構造体を収容」し,「前記絶縁層を通って」「第1」又は「第2」の「ビット端まで延びて」いる点で共通する。さらに,引用発明の「誘電体層」と本願発明の「絶縁層」は,「磁気抵抗ビットに隣接して配置された絶縁層であって,前記絶縁層は,外周を有し且つ前記第1のコンタクト構造体を収容する第1のホールを画定し」「更に,外周を有し且つ前記第2のコンタクト構造体を収容する第2のホールを画定し」ている層である点で一致する。
そうすると,本願発明と引用発明の一致点及び相違点は,次のとおりとなる。

<一致点>
「互いに接続された複数の磁気抵抗ビットのストリングを備える磁気抵抗メモリーであって,複数の前記磁気抵抗ビットの各々が,
前記磁気抵抗ビットの一方の端にある第1のビット端と,
前記磁気抵抗ビットの他方の端にある第2のビット端と,
前記第1のビット端と前記第2のビット端との間に延び,かつ,前記第1及び第2のビット端の各々の対向する2つの側面間にはさまれた,中央部分と,
前記第1のビット端と接触する第1のコンタクト構造体と,
前記第2のビット端と接触する第2のコンタクト構造体と,
前記磁気抵抗ビットに隣接して配置された絶縁層であって,前記絶縁層は,外周を有し且つ前記第1のコンタクト構造体を収容する第1のホールを画定し,前記第1のホールは前記絶縁層を通って前記第1のビット端まで延びており,前記第1のビット端は,外周を有し,前記絶縁層は更に,外周を有し且つ前記第2のコンタクト構造体を収容する第2のホールを画定し,前記第2のホールは前記絶縁層を通って前記第2のビット端まで延びており,前記第2のビット端は,外周を有する,絶縁層と,
を備える磁気抵抗メモリー。」である点。

<相違点1>
本願発明は,「磁気抵抗ビット」の「第1及び第2のビット端」と「中央部分」の幅について,「幅のある細長い中央部分であって,前記第1及び第2のビット端の両方が前記細長い中央部分の前記幅よりも広い幅を有する」と特定されているのに対し,
引用発明では,「大規模磁気抵抗GMRセル10」の「端部」と「中央部」の幅が特定されていない点。

<相違点2>
本願発明では,「第1のビット端の面積が,前記第1のビット端のうち前記第1のコンタクト構造体によって占められた面積よりも大きく,かつ,前記第1のビット端が前記第1のコンタクト構造体の周囲を越えて延びており,かつ,前記第1のビット端が前記第1のコンタクト構造体の周囲に広がる大きさ」であり,「前記第1のビット端は,外周を有すると共に,前記第1のビット端の前記外周が前記第1のホールの前記外周を超えて外側方向に延びる大きさ」であり,同様に,「第2のビット端の面積が,前記第2のビット端のうち前記第2のコンタクト構造体によって占められた面積よりも大きく,かつ,前記第2のビット端が前記第2のコンタクト構造体の周囲を越えて延びており,かつ,前記第2のビット端が前記第2のコンタクト構造体の周囲に広がる大きさで」であり,「前記第2のビット端は,外周を有すると共に,前記第2のビット端の前記外周が前記第2のホールの前記外周を超えて外側方向に延びる大きさである」のに対し,引用発明では,ビット端の外周とコンタクト構造体及びコンタクトホールの外周との大小関係について明示されていない点。

<相違点3>
本願発明では,「少なくとも前記第1及び第2のホールの領域内において前記第1及び第2のビット端と前記絶縁層との間にはさまれた保護層」を備えるのに対し,引用発明では,保護層を備えていない点。

4-3 相違点についての当審の判断
(1)相違点1について
上記4-1(4)ウで検討したように,磁気抵抗効果を利用したメモリー素子の両端部よりも中央部を細くする,換言すると,中央部よりも両端部を幅広に形成することによって,当該メモリー素子に加わる合成磁界を強め,記録・読み出し効率を向上する技術は,引用例2に記載された公知の技術である。
そして,磁気抵抗メモリーを含めたメモリー一般において,記録・読み出し効率を上げることは,当業者が常に念頭に置いている技術課題であり,加えて,引用例1の段落【0017】には,書込みや読み出しに際し,「センス,ワードおよびデジタルサイン電流からの結果の磁場の和である」「トータル磁場」をセルに印加することが記載されており,当該引用例1には,合成磁界を用いて記録・読み出しを行うことが示唆されているといえる。
そうすると,引用発明において,記録・読み出し効率の向上を図るために引用例2に開示された公知技術を採用し,「大規模磁気抵抗GMRセル」の両端部の幅を中央部分よりも幅広な形状とすること,すなわち相違点1に係る構成とすることは,当業者が容易に想到し得たことである。

(2)相違点2について
コンタクトホールの外周よりもコンタクトされる側の配線部分の幅の方が大きくなるようにすることは,次の周知例1?3にも記載されているように,多層配線技術における,位置合わせ誤差を考慮したコンタクトホールと配線の接触部との大小関係の設定として,ごく普通に行われている周知の技術である。また,そのように設定することで,合わせずれによる,コンタクトされる配線層の下にある層間絶縁膜の不要なエッチングを避け,層間での短絡を防止することは,当該周知例2?3にも記載されているように,当業者が普通に配慮することである。

・周知例1:特開平2-234468号公報
当審拒絶理由において引用例3として引用された,本願の優先権主張日前に日本国内で頒布された刊行物である,特開平2-234468号公報には,第2図とともに次の記載がある。
「〔従来の技術〕
第2図は従来のDRAMのセル部におけるビット線の平面図(一部を透過した平面図)を示しており,本図は3本のビット線1A,1B,1CがX方向に平行に配設されて,それぞれのビット線に接続する接続電極2がY方向では直列に配列されず,相互にジグザク状に配置されている構造で,この接続電極は下部の接続電極コンタクト部3(透過して図示している)と連結した構成である。このように,接続電極2がジグザク状に設けられるのはビット線を高密度化して,しかも,ビット線が互いに短絡しないようにリソグラフィ技術面から工夫したものである。
且つ,このビット線1A,1B,1Cの接続電極2がビット線よりも幅広く形成されているのはリソグラフィ技術の位置合わせ精度を考慮したもので,例えば,ビット線の幅を1μm,接続電極コンタクト部3の幅を1μm×1μmとし,位置合わせ許容誤差を±0.5μmとすると,接続電極2は2μm×2μmとなり,その接続電極2部分におけるビット線の幅は2μmとしている。」(第1頁右下欄第14行?第2頁左上欄第14行)

・周知例2:特開平5-175337号公報
当審拒絶理由において引用例4として引用された,本願の優先権主張日前に日本国内で頒布された刊行物である,特開平5-175337号公報には,図3とともに次の記載がある。
「【0003】図3には,その全体開示に関して出願人内部で公開の優先日付まで公開されていない従来の技術,すなわちポリシリコンの語線10(下側導体路),アルミニウム語線11(上側導体路)およびそれぞれ1つのポリシリコンの語線と1つのその上に位置しているアルミニウム語線との間の接触部12の通常の配置を有するセル領域1の間のこのような配線領域2の一部分の平面図が示されている。接触部12の外側で下側および上側導体路は1つの絶縁層により電気的に互いに絶縁されている。配線領域1のなかで各下側導体路10と正確に接触部12を経て上側導体路11と,上側導体路11の形成前にこの個所に1つの接触孔12がたとえばエッチングプロセスにより絶縁層のなかに作られることにより接続される。接触部12のところで下側導体路10は,下側導体路10にくらべての接触部12の位置に狂いが生じ得るために,接触面100として広げられなければならず,同時に導体路ラスターはできるかぎり小さくなければならず,特にセル領域の上の導体路ラスターと一致しなければならない。一般に上側導体路11も接触面110として広げられる。六重の梯形のなかの接触部12の図3に示されている配置(すなわち隣接する導体路の接触部は互いにずらされており,その際に6つの導体路が繰り返してずらされている),接触面100,110の特別な形状および波状(すなわちほぼ直線状)の案内は既にこれらの要求に対してほぼ最適化されている。
【0004】配線領域2のなかで別の下側に位置している層のなかに一般に他の電気的に需要な構造,半導体メモリ装置ではたいていメモリコンデンサの1つの電極と接続されているポリシリコン層(いわゆるポリシリコン板)が配置されている。生じ得る接触部12の位置狂いが接触面100のところで得られた下側導体路10の相応の側の広がりよりも大きくまたはそれに等しいと,接触孔が接触面とならんで下側に位置しているポリシリコン板までエッチングされる危険がある。その場合には上側導体路11の形成の後にこの個所に機能故障に通ずるポリシリコン板への短絡が生ずる。下側導体路の拡大に,隣接する下側導体路の間の必要な間隔および光技術により達成可能な構造精細度が対立している。」
「【0010】間隙に基づいて,それぞれ通しの下側導体路の接触面210は,下側導体路21にくらべての接触孔25の最大予想すべき位置狂いの際にも接触孔25がなお接触面210の範囲内に位置するように,充分に大きい寸法にされ得る。周囲の腐食および場合によっては下側に位置する構造への短絡は排除され得る。下側導体路の間隙は配線領域2の全体にわたり延びていてよい。」

・周知例3:特開平8-153795号公報
本願の優先権主張日前に日本国内で頒布された刊行物である,特開平8-153795号公報には,図3?4とともに次の記載がある。
「【0002】
【従来の技術】図3は,本願の発明の一従来例で形成されたコンタクト孔を有する2種類の半導体装置を示している。これらの半導体装置の何れにおいても,下層側の配線11に対してコンタクト孔12が形成されており,上層側の配線13がコンタクト孔12を介して下層側の配線11に接続されている。
【0003】ところで,図3(a)に示す半導体装置では,コンタクト孔12に対する合わせ余裕14が配線11に設けられているのに対して,図3(b)に示す半導体装置では,この合わせ余裕14が設けられていない。このため,図3(a)と図3(b)との比較からも明らかな様に,図3(a)に示す半導体装置では,配線11の幅が広くて微細化が困難であるのに対して,図3(b)に示す半導体装置では,配線11の幅が狭くて微細化が容易である。
【0004】しかし,図3(b)及び図4(a)に示す様に配線11に対する合わせずれがコンタクト孔12に生じない場合は殆どなく,現実には,図4(b)に示す様に合わせずれが生じる。
【0005】そして,この様に合わせずれが生じた場合に,配線11に合わせ余裕14が設けられていなければ,図4(b)からも明らかな様に,配線11を覆っている層間絶縁膜としてのSiO_(2) 膜15にコンタクト孔12が開孔されるのみならず,配線11の下地になっているSiO_(2) 膜16にもオーバエッチングによってコンタクト孔12が開孔されて,SiO_(2) 膜16の下層の配線17や半導体基板にコンタクト孔12が達する。【0006】このため,コンタクト孔12を配線13で埋めると,SiO_(2) 膜16を貫通しているコンタクト孔12を介して配線11,13と配線17とが短絡して,半導体装置が正常には動作しなくなる。従って,配線11に合わせ余裕14が設けられていなければ,半導体装置の歩留りが低かった。」

一方,上記4-1(2)オで検討したように,引用発明の「不揮発性メモリ」は,具体的には引用例1の図3に示すとおり,「集積回路61」と「大規模磁気抵抗GMRセル」を誘電体層を介して上下に積層して構成したものと認められる。そうすると,引用発明においても,上層に位置する「大規模磁気抵抗GMRセル」に対するコンタクトホールの合わせずれによって不具合が生じうることは,引用例1に接した当業者であれば直ちに察知し得たことである。
したがって,引用発明において,合わせずれによる不具合を防止するために,コンタクトホールの外周よりも端部の幅の方が大きくなるように設定すること,すなわち相違点2に係る構成とすることは,上記周知技術に照らし当業者が容易に想到し得たことである。

(3)相違点3について
本願明細書(段落【0020】を参照。)によれば,本願発明における「保護層」とは,「シリコンクロム(CrSi)で形成され」「エッチストップ層として機能する」層を含むものと理解できる。一方,少なくとも磁気抵抗素子に通じるコンタクトホールの形成される領域内において,前記磁気抵抗効果素子とそれを覆う絶縁層との間に,CrSiからなるエッチングストッパとなる層,すなわち本願でいう「保護層」を設けることは,次の周知例4?5にも記載された,当業者にとって周知の技術である。

・周知例4:特表2000-516714号公報
当審拒絶理由において引用例6として引用された,本願の優先日前に日本国内において頒布された刊行物である特表2000-516714号公報には,次の記載がある。
「電気絶縁層11は,窒化シリコンのスパッタリング堆積により半導体チップ10上に形成され,非磁性の導電性中間層によって互いに分離される一対の強磁性薄膜層を備えた電流センサ「サンドイッチ」構造を支持する。」(第11頁第9行?第12行)
「この「サンドイッチ」構造が完成した後,タンタルまたは窒化タンタルの200Åの層をストレータム12’上にスパッタ堆積し,・・・(中略)・・・洗浄された層15上に,クロム40%およびシリコン60%のクロムシリコン層として層16がスパッタ堆積され,その上に設けられるミリングマスク層を後にエッチングする際にエッチストップとして作用する。」(第12頁第20行?第13頁第4行)
「電流センサおよび相互接続構造17の完成に続いて,窒化シリコンの10,000Å以上の絶縁層20がスパッタ堆積によって(図2A,図2B,図2Cおよび図2Eにおいて,この絶縁層中に組み合わせて図示する窒化シリコンミリング層の残留部分を含む)構造17上および窒化シリコン層11の露出部分上に設けられる。・・・(中略)・・・
この絶縁層を提供した後,層20に対して2回の個別のエッチングが行われる。1回目においては,フォトレジストを全体にパターニングし,これにより,構造17との電気的相互接続を形成するために絶縁層20中に開口部を設けたい場所に開口部を設ける。反応性イオンエッチングによって層20中に開口部21を設け,これにより,図2Cに示すように構造17の層16を露出させる。」(第14頁第2行?第17行)

・周知例5:米国特許第5496759号明細書
当審拒絶理由において引用例7として引用された,本願の優先日前に外国において頒布された刊行物である米国特許第5496759号明細書には,次の記載がある(翻訳文は当審による。)。
"Next in the process is the deposition of the magnetic layers or magnetic stack 18. Magnetic stack 18 is a sandwich-type structure containing a first layer 20 of a 65% Ni, 15% Fe, 20% Co Permalloy alloy of approximately 150 angstroms. Next, a non-magnetic intermediate layer 22 of TaN is deposited to a thickness of approximately 50 angstroms. Then a second layer 24 of the Permalloy alloy is deposited to a thickness of approximately 150 angstroms. This is followed by depositing a second non-magnetic resistive layer 26 of tantalum nitride to a thickness of 50-100 angstroms, preferably about 550 angstroms. A capping, or etch stop, layer 28 of Chromium silicon (CrSi) is then deposited to a thickness in the range of 100 to 1500 angstroms, preferably about 800 angstroms."(第2欄第30行?43行)
(訳文)次は磁性層又は磁気スタック18の堆積プロセスである。磁気スタック18は,厚さ約150オングストローム,65%Ni,15%Fe,20%Coのパーマロイ合金の第1層20を含むサンドイッチタイプの構造である。次に,TaNの非磁性中間層22が厚さ約50オングストローム堆積される。そしてパーマロイ合金の第2層24が厚さ約150オングストローム堆積される。続いてタンタル窒化物の第2非磁性抵抗層26が厚さ50から100オングストローム,好ましくはおよそ550オングストローム堆積される。そして,クロムシリコン(CrSi)のキャッピング又はエッチストップ層28が厚さ100から1500オングストロームの範囲,好ましくはおよそ800オングストローム堆積される。
"Still referring to FIG. 2, a first layer 30 of an amorphous dielectric, e.g., bias sputtered quartz (BSQ), is deposited to a thickness of approximately 3200 angstroms. BSQ layer 30 is then patterned and etched to serve as a masking layer as shown in FIG. 3. This masking layer defines the MRAM bit pattern for ion milling." (第2欄第50行?第55行)
(訳文)引き続き図2を参照して,アモルファス誘電体の第1層30,例えば,バイアススパッタされた石英が,厚さ約3200オングストローム堆積される。そして,BSQ層はパターン及びエッチングされ,図3に示すマスキング層として提供される。このマスキング層はイオンミリングによりMRAMビットパターンを画定する。
"Referring to FIG. 4, next a second layer 40 of amorphous dielectric, e.g., bias sputtered quartz (BSQ), is deposited to a thickness of approximately 2500 angstroms."(第2欄第65行?第67行)
(訳文)図4を参照して,次にアモルファス誘電体の第2層40,例えばバイアススパッタされた石英(BSQ)が,厚さ約2500オングストローム堆積される。
"As shown in FIG. 6, a dry etch is used to remove BSQ layer 40 and BSQ layer 30a for a silicon interconnection at bit end 34 and at shorting bar location 52."(第3欄第5行?第8行)
(訳文)図6に示すように,ドライエッチを用い,ビット端34及び短絡バー配置52におけるシリコン相互接続のためのBSQ層40とBSQ層30aが除去される。
図6を参照すると,クロムシリコン(CrSi)のキャッピング又はエッチストップ層28が,短絡バー配置52の形成された絶縁層(BSQ層40及びBSQ層30a)とMRAMビットの磁気抵抗効果素子部分(NiFeCo層20/TaN層22/NiFeCo層24)との間に形成されていることが見て取れる。

よって,引用発明において「保護層」を設けることは,上記周知の技術に照らし当業者が適宜なし得たことである。

4-4 小括
したがって,本願発明は,従来周知の技術を勘案することにより,引用発明及び引用例2に記載の公知技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

5 結言
以上のとおりであるから,他の請求項について検討するまでもなく,本願は,拒絶をすべきものである。
よって,上記結論のとおり審決する。
 
審理終結日 2011-04-04 
結審通知日 2011-04-05 
審決日 2011-04-22 
出願番号 特願2003-541022(P2003-541022)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 河口 雅英粟野 正明  
特許庁審判長 北島 健次
特許庁審判官 小野田 誠
小川 将之
発明の名称 磁気抵抗ビット構造体およびその製造方法  
代理人 大菅 義之  
代理人 野村 泰久  
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