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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1243487 |
| 審判番号 | 不服2009-488 |
| 総通号数 | 143 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-11-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2009-01-05 |
| 確定日 | 2011-09-14 |
| 事件の表示 | 特願2000-566853「メモリ装置及びメモリ回路」拒絶査定不服審判事件〔平成12年3月2日国際公開、WO00/11676、平成16年1月8日国内公表、特表2004-500673〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成11年8月18日(パリ条約による優先権主張外国庁受理 1998年8月21日、アメリカ合衆国)を国際出願日とする特許出願であって、平成19年12月12日付けの拒絶理由通知に対して平成20年4月11日に意見書及び手続補正書が提出されたが、同年9月22日付けで拒絶査定がなされた。 そして、平成21年1月5日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成22年6月11日付けで審尋がなされ、同年12月15日に回答書が提出された。 第2.平成21年1月5日に提出された手続補正書による補正について 平成21年1月5日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の明細書の特許請求の範囲の請求項10?14、16?23及び29?45を削除するとともに、当該削除に伴って請求項の番号及び引用する請求項の番号を修正するものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる請求項の削除を目的とするものに該当する。 したがって、本件補正は、特許法第17条の2第4項に規定する要件を満たす。 また、本件補正が、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項に規定する要件を満たすことは明らかである。 以上のとおりであるから、本件補正は適法になされたものである。 第3.本願発明 上記第2.において検討したとおり、本件補正は適法になされたものであるから、本願の請求項1?15に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?15に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 メモリ装置であって、当該メモリ装置が、 X方向で互いに隣接して配置された第1及び第2データ経路回路であって、各データ経路回路が前記メモリ装置からデータを出力するデータ書込み回路と、前記メモリ装置にデータを入力するデータ読取り回路と、セクション選択回路とを具えている当該データ経路回路と、 X方向で前記第1データ経路回路に接続されたメモリセルの少なくとも1つのブロックと、X方向で前記第2データ経路回路に接続されたメモリセルの少なくとも1つの他のブロックとであって、前記第1及び第2データ経路回路が前記X方向でメモリセルのこれらブロック間に位置し、各ブロックの前記メモリセルが行及び列を有するアレイに構成されており、前記メモリセルの各ブロックがセンス増幅器回路を有し、これらセンス増幅器回路が、前記X方向に配置した入出力(IO)ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記X方向で前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになってメモリセルの当該ブロックと を有するメモリ装置。」 なお、ここにおいて、「各データ経路回路が前記メモリ装置からデータを出力するデータ書込み回路と、前記メモリ装置にデータを入力するデータ読取り回路と、」(下線は当合議体にて付加。以下同じ。)が「各データ経路回路が前記メモリ装置からデータを出力するデータ読取り回路と、前記メモリ装置にデータを入力するデータ書込み回路と、」の誤記であり、「これら入出力ラインは前記X方向で前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになってメモリセルの当該ブロックと」が「これら入出力ラインは前記X方向で前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになっているメモリセルの当該ブロックと」の誤記であることは明らかであるから、以下においては、各々そのように読み換えた上で検討を行う。 第4.引用刊行物に記載された発明 1.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平7-161183号公報(以下「引用例」という。)には、図1、3及び4とともに、以下の記載がある。 a.「【0001】 【産業上の利用分野】本発明は、半導体記憶装置、さらにはそれの動作速度の高速化技術に関し、例えばシンクロナスDRAM(ダイナミック・ランダム・アクセス・メモリ)に適用して有効な技術に関する。」 b.「【0017】 【実施例】図4には本発明に係る半導体記憶装置の一実施例であるシンクロナスDRAMの全体的な構成が機能的に示される。同図に示されるシンクロナスDRAMは、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。 【0018】図4に示されるシンクロナスDRAMは、特に制限されないが、外部から入力されるロウアドレスの一部によって選択可能な二つのメモリバンク1(Bank1),メモリバンク0(Bank0)を有する。バンク1,0は、それぞれダイナミック型メモリセルをアレイ状に配列して成る複数のメモリマットを有する。このバンク選択回路405は、上記バンク1,0に対してカラムアドレスを選択的に伝達させることによって、アクセス対象バンクを選択するためのバンク選択回路405が設けられている。このバンク選択回路405は、後に詳述するように、メモリマットに対応して配置された複数のバンクセレクタを含む。」 c.「【0019】ロウアドレスバッファ411が設けられ、このロウアドレスバッファ411を介して取込まれたロウアドレスが、後段のロウアドレスプリデコーダ410によってプリデコードされた後に、ロウデコード回路408,409に伝達されるようになっている。このローデコード回路408、409のデコード出力に基づいて、上記バンク1,0に含まれるワード線の選択信号が生成される。尚、ロウアドレス上位ビットは、バンク1,0の選択ビットとして利用される。 【0020】また、外部からカラムアドレスバッファ115を介して入力されたカラムアドレスを初期アドレスとしてそれに続くカラムアドレスを生成するためのカラムアドレスカウンタ414が設けられ、生成されたカラムアドレスが、カラムアドレスプリデコーダ117に伝達され、そこでプリデコードされた後に、上記バンク選択回路405に伝達されるようになっている。」 d.「【0021】ロウアドレスのデコード出力に基づいて一つのワード線が選択レベルに駆動されると、それに結合されたメモリセルが選択される。このとき、カラムアドレスのデコードによって生成されたデータ線選択信号に基づいてカラム選択スイッチが動作されることによって、データ線が選択的にコモンデータ線に結合され、それによって、上記メモリセルへのデータ書込み、又は当該メモリセルからのデータ読出しが可能とされる。メモリセルデータの信号レベルは微弱であるため、それを増幅するためのセンスアンプ403,407が設けられている。このセンスアンプ403,407で増幅されたメモリセルデータは、それぞれ入出力回路401,402に含まれるメインアンプMAを介して、外部出力可能とされる。また、外部からの書込みデータは、上記入出力回路401に含まれるライトアンプWAで増幅された後にコモンデータ線に伝達され、上記のようにカラムアドレスに基づいて選択されたデータ線を介して、対応するメモリセルに伝達されることによって、書込み可能とされる。」 e.「【0022】図1には上記シンクロナスDRAMにおける主要部の構成例が、実際のレイアウトに近い形で示される。 【0023】特に制限されないが、バンク1(Bank1)と、バンク0(Bank0)は半導体チップにおいて対応配置される。バンク1とバンク0とは、基本的に同一構成とされ、それぞれ複数のメモリセルがアレイ状に配列されて成るメモリマット131?138を含む。また、カラムアドレスバッファ115や、比較的大きなレイアウト面積を占めるカラムアドレスプリデコーダ117、冗長比較回路118、カラム系制御回路116は、全てのメモリマットのアクセスパスが可能な限り短くなるような位置に配置される。本実施例では、特に制限されないが、バンク1において、メモリマット132とメモリマット133との間に、カラムアドレスバッファ115や、カラムアドレスプリデコーダ117、冗長比較回路118、カラム系制御回路116を配置するようにしている。」 f.「【0025】上記カラムアドレスバッファ115を介して取込まれたカラムアドレスが、上記カラムアドレスプリデコーダ117によってプリデコードされ、このプリデコード出力が、カラムデコーダ101?108へ伝達され、そこでデコードされることにより、カラム選択スイッチを選択的に制御するための制御信号が生成されるようになっている。このカラムスイッチによってデータ線が選択的にコモンデータ線に結合されることによって、メモリセルデータの読出しが可能とされる。読出されたメモリセルデータは、対応するメインアンプMAを介して外部出力可能とされる。メモリセルからの読出しデータを外部出力可能とするためのメインアンプMAは、バンク1,0毎に、それぞれメモリマット131?138の近傍に複数配列される。」 g.「【0030】次に、バンクセレクタについて詳述する。 【0031】図3には上記複数のバンクセレクタBS1?BS8のうち、バンクセレクタBS1について構成例が代表的に示される。 【0032】バンクセレクタBS1は、特に制限されないが、図3に示されるようにインバータや、ナンド回路、CMOSトランスファゲートなどの論理回路の組合わせによって構成される。 【0033】特に制限されないが、カラムアドレスプリデコーダ117から図1に示されるカラムデコーダ101に伝達されるべきプリデコード信号の通過を規制するための上位ゲート回路301、及び下位ゲート回路302が設けられる。上位ゲート回路301は、上記カラムアドレスプリデコーダ117から伝達されたプリデコード信号のうち、上位12ビットについての伝達を一定条件下で制限するもので、特に制限されないが、入力初段のインバータ303と、それの後段に配置されたCMOSトランスファゲート304と、このCMOSトランスファゲート304の出力論理を反転するためのインバータ305との結合回路が、12組配置されて成る。また、上記下位ゲート回路302は、上記カラムアドレスプリデコーダ117から伝達されたプリデコード信号のうち、下位8ビットについての伝達を一定条件下で制限するもので、特に制限されないが、入力初段の3入力ナンド回路306と、その論理出力を反転するためのインバータ307と、それの後段に配置されたCMOSトランスファゲート308と、このCMOSトランスファゲート308の出力論理を反転するためのインバータ309との結合回路が、8組配置されて成る。」 h.「【0035】さらに、上位ゲート回路301,下位ゲート回路303,及びカラム冗長系ゲート回路330に含まれる全てのMOSトランスファゲート304,308,313,317の動作や、メインアンプMA、ライトアンプWA(図4参照)の動作を制御するため、制御論理回路331が設けられている。この制御論理回路331は、特に制限されないが、次のように構成される。 【0036】カラム系起動信号120、すなわちリード起動信号、及びライト起動信号と、マット活性化信号とのナンド論理を得るため、2入力ナンド回路319,320が設けられ、それの出力論理を反転するためのインバータ321,322が設けられる。そしてこのインバータ321,322の論理出力のノア論理を得るための2入力ノア回路323、及びその出力論理を反転するためのインバータ326が設けられる。このインバータ326の論理出力は、上記CMOSトランスファゲートを制御するための信号とされる。また、上記CMOSトランスファゲート304,308,313,317が、ｐチャンネル型MOSトランジスタとnチャンネル型MOSトランジスタとを含み、それの動作制御のために相補レベルの信号を供給する必要があることから、上記インバータ326の出力論理を反転するためのインバータ329が設けられている。 【0037】ここで、上記マット活性化信号は、図1に示されるメモリマット131?138を選択的に活性化するための信号とされ、特に制限されないが、ロウアドレス信号の上位ビットをデコードすることによって得られる。例えば図3に示されるバンクセレクタBS1は、図1から明らかなように、メモリマット131に対応するものであるから、図3において示されるマット活性化信号は、メモリマット131の活性化を指示するための信号とされる。つまり、このマット活性化信号がハイレベルにアサートされた場合には、制御論理回路331におけるナンド回路319,320の一方の入力端子がハイレベルとされるので、それぞれリード起動信号、及びライト信号の論理状態に応じて、上位ゲート回路301,下位ゲート回路302,カラム冗長系ゲート回路330に含まれる全てのCMOSトランスファゲート304,308,314,317、そしてメインアンプMA及びライトアンプWAの動作制御が可能とされる。 【0038】例えば、マット活性化信号がハイレベルにアサートされた状態で、カラム系制御回路116によってリード起動信号がハイレベルにアサートされた場合には、ナンド回路319の論理出力がローレベルとされるから、上位ゲート回路301,下位ゲート回路302,カラム冗長系ゲート回路330に含まれる全てのCMOSトランスファゲート304,308,314,317がオン状態とされ、そのとき、カラムアドレスバスYBUSを介してカラムアドレスプリデコーダ117から伝達されたプリデコード信号が、図1に示されるカラムデコーダ101に伝達されるので、メモリマット131のアクセスが可能とされる。つまり、カラムデコーダ101にプリデコード信号が入力され、それがデコードされることによって、当該メモリマットに含まれるカラム選択スイッチが動作制御されることによって、メモリセルデータの読出しが可能とされる。そして、上記のようにリード起動信号がハイレベルとされることによってナンド回路の出力論理がローレベルとされた場合には、インバータ327の出力論理がハイレベルとされることによって、メインアンプ起動信号120がハイレベルにアサートされるので、図1においてメモリマット131に対応する4個のメインアンプMAが一斉に動作可能状態とされ、それによって、上記メモリセルデータの外部出力が可能とされる。」 2.ここにおいて、0022段落の「図1には上記シンクロナスDRAMにおける主要部の構成例が、実際のレイアウトに近い形で示される。」という記載から、引用例の図1には、実際のレイアウトに近い「シンクロナスDRAM」の内部構造が記載されているものと認められる。 なお、以下においては、便宜上、図1において、縦方向(公報の上下方向)を「X方向」ということとする。 3.0021段落の「また、外部からの書込みデータは、上記入出力回路401に含まれるライトアンプWAで増幅された後にコモンデータ線に伝達され、上記のようにカラムアドレスに基づいて選択されたデータ線を介して、対応するメモリセルに伝達されることによって、書込み可能とされる。」という記載及び図4の記載から、図1において、「メモリバンク1」側の「メインアンプMA」の付近には「ライトアンプWA」が設けられ、これらの「メインアンプMA」と「ライトアンプWA」によって、「第1の入出力回路401」が構成されていることが明らかである。 同様にして、図1の「メモリバンク0」側の「メインアンプMA」の付近には、「ライトアンプWA」が設けられ、これらの「メインアンプMA」と「ライトアンプWA」によって、「第2の入出力回路402」が構成されていることが明らかである。 そこで、図1において、「メモリバンク1」の下部に設けられている「第1の入出力回路401」及び「バンクセレクタBS1?4」をまとめて「第1の周辺回路」といい、「メモリバンク0」の上部に設けられている「第2の入出力回路402」及び「バンクセレクタBS5?8」をまとめて「第2の周辺回路」ということとすれば、図1に記載された「シンクロナスDRAM」は、X方向で互いに隣接して配置された「第1の周辺回路」及び「第2の周辺回路」であって、各周辺回路が「シンクロナスDRAM」からデータを出力する「メインアンプMA」と、「シンクロナスDRAM」にデータを入力する「ライトアンプWA」と、「バンクセレクタ」とを備えている「第1の周辺回路」及び「第2の周辺回路」を有しているものと認められる。 また、図1の記載から、図1に記載された「シンクロナスDRAM」は、「X方向」で「第1の周辺回路」に接続された「メモリバンク1」と、「X方向」で「第2の周辺回路」に接続された「メモリバンク0」とであって、「第1の周辺回路」及び「第2の周辺回路」が「X方向」で「メモリバンク1」と「メモリバンク0」との間に位置する構成となっていることが明らかである。 4.0021段落の「メモリセルデータの信号レベルは微弱であるため、それを増幅するためのセンスアンプ403,407が設けられている。このセンスアンプ403,407で増幅されたメモリセルデータは、それぞれ入出力回路401,402に含まれるメインアンプMAを介して、外部出力可能とされる。」という記載及び図4の記載から、「メモリバンク0」及び「メモリバンク1」の各々には、「センスアンプ407」及び「センスアンプ403」が備えられていることが明らかである。 また、0021段落の「このセンスアンプ403,407で増幅されたメモリセルデータは、それぞれ入出力回路401,402に含まれるメインアンプMAを介して、外部出力可能とされる。」という記載から、「センスアンプ403」と「第1の周辺回路」との間、及び「センスアンプ407」と「第2の周辺回路」との間は、各々「コモンデータ線」により接続されているものと認められる。 5.0018段落の「図4に示されるシンクロナスDRAMは、特に制限されないが、外部から入力されるロウアドレスの一部によって選択可能な二つのメモリバンク1(Bank1),メモリバンク0(Bank0)を有する。バンク1,0は、それぞれダイナミック型メモリセルをアレイ状に配列して成る複数のメモリマットを有する。」という記載から、「メモリバンク0」及び「メモリバンク1」内の「メモリセル」は、各々行及び列を有するアレイに構成されていることが明らかである。 6.以上を総合すると、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。 「シンクロナスDRAMであって、当該シンクロナスDRAMが、 X方向で互いに隣接して配置された第1の周辺回路及び第2の周辺回路であって、各周辺回路が前記シンクロナスDRAMからデータを出力するメインアンプMAと、前記シンクロナスDRAMにデータを入力するライトアンプWAと、バンクセレクタとを備えている前記第1の周辺回路及び前記第2の周辺回路と、 X方向で前記第1の周辺回路に接続されたメモリバンク1と、前記X方向で前記第2の周辺回路に接続されたメモリバンク0とであって、前記第1の周辺回路及び前記第2の周辺回路が前記X方向で前記メモリバンク1と前記メモリバンク0との間に位置し、前記メモリバンク1及び前記メモリバンク0内のメモリセルは、各々行及び列を有するアレイに構成されており、前記メモリバンク1及び前記メモリバンク0が、各々センスアンプ403及びセンスアンプ407を有し、前記センスアンプ403及び前記センスアンプ407は、各々コモンデータ線により前記第1の周辺回路及び前記第2の周辺回路に接続されており、前記コモンデータ線は、前記センスアンプ403及び前記センスアンプ407と前記第1の周辺回路及び前記第2の周辺回路との間でデータを転送するのに用いられる前記メモリバンク1及び前記メモリバンク0と を有するシンクロナスDRAM。」 第5.本願発明と引用発明との対比 1.本願発明と引用発明とを対比する。 引用発明の「シンクロナスDRAM」が本願発明の「メモリ装置」に相当することは、当業者にとって自明である。 2.引用発明の「前記シンクロナスDRAMからデータを出力するメインアンプMA」、「前記シンクロナスDRAMにデータを入力するライトアンプWA」及び「バンクセレクタ」が、各々本願発明の「前記メモリ装置からデータを出力するデータ読取り回路」、「前記メモリ装置にデータを入力するデータ書込み回路」及び「セクション選択回路」に相当することは明らかである。 したがって、引用発明の「第1の周辺回路」及び「第2の周辺回路」は、各々本願発明の「第1データ経路回路」及び「第2データ経路回路」に相当し、引用発明の「X方向で互いに隣接して配置された第1の周辺回路及び第2の周辺回路であって、各周辺回路が前記シンクロナスDRAMからデータを出力するメインアンプMAと、前記シンクロナスDRAMにデータを入力するライトアンプWAと、バンクセレクタとを備えている前記第1の周辺回路及び前記第2の周辺回路」は、本願発明の「X方向で互いに隣接して配置された第1及び第2データ経路回路であって、各データ経路回路が前記メモリ装置からデータを出力するデータ書込み回路と、前記メモリ装置にデータを入力するデータ読取り回路と、セクション選択回路とを具えている当該データ経路回路」に相当する。 3.引用発明の「X方向で前記第1の周辺回路に接続されたメモリバンク1」及び「前記X方向で前記第2の周辺回路に接続されたメモリバンク0」は、各々本願発明の「X方向で前記第1データ経路回路に接続されたメモリセルの少なくとも1つのブロック」及び「X方向で前記第2データ経路回路に接続されたメモリセルの少なくとも1つの他のブロック」に相当する。 また、引用発明の「前記第1の周辺回路及び前記第2の周辺回路が前記X方向で前記メモリバンク1と前記メモリバンク0との間に位置し」という構成は、本願発明の「前記第1及び第2データ経路回路が前記X方向でメモリセルのこれらブロック間に位置し」という構成に相当する。 さらに、引用発明の「前記メモリバンク1及び前記メモリバンク0内のメモリセルは、各々行及び列を有するアレイに構成されており」という構成は、本願発明の「各ブロックの前記メモリセルが行及び列を有するアレイに構成されており」という構成に相当する。 4.引用発明の「センスアンプ403」及び「センスアンプ407」が本願発明の「センス増幅器回路」に相当することは、当業者にとって自明である。 したがって、引用発明の「前記メモリバンク1及び前記メモリバンク0が、各々センスアンプ403及びセンスアンプ407を有し」という構成は、本願発明の「前記メモリセルの各ブロックがセンス増幅器回路を有し」という構成に相当する。 また、引用発明の「コモンデータ線」は、メモリセルと外部との間でのデータの入出力を担うものであるから、本願発明の「入出力(IO)ライン」に相当する。 したがって、引用発明の「前記センスアンプ403及び前記センスアンプ407は、各々コモンデータ線により前記第1の周辺回路及び前記第2の周辺回路に接続されており、前記コモンデータ線は、前記センスアンプ403及び前記センスアンプ407と前記第1の周辺回路及び前記第2の周辺回路との間でデータを転送するのに用いられる」という構成と、本願発明の「これらセンス増幅器回路が、前記X方向に配置した入出力(IO)ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記X方向で前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになっている」という構成とは、「これらセンス増幅器回路が、入出力(IO)ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになっている」という構成である点で一致する。 5.したがって、本願発明と引用発明とは、 「メモリ装置であって、当該メモリ装置が、 X方向で互いに隣接して配置された第1及び第2データ経路回路であって、各データ経路回路が前記メモリ装置からデータを出力するデータ書込み回路と、前記メモリ装置にデータを入力するデータ読取り回路と、セクション選択回路とを具えている当該データ経路回路と、 X方向で前記第1データ経路回路に接続されたメモリセルの少なくとも1つのブロックと、X方向で前記第2データ経路回路に接続されたメモリセルの少なくとも1つの他のブロックとであって、前記第1及び第2データ経路回路が前記X方向でメモリセルのこれらブロック間に位置し、各ブロックの前記メモリセルが行及び列を有するアレイに構成されており、前記メモリセルの各ブロックがセンス増幅器回路を有し、これらセンス増幅器回路が、入出力(IO)ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになっているメモリセルの当該ブロックと を有するメモリ装置。」 である点で一致し、以下の点で相違する。 (相違点) 本願発明は、「これらセンス増幅器回路が、前記X方向に配置した入出力(IO)ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記X方向で前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになっている」のに対して、引用発明は、「前記センスアンプ403及び前記センスアンプ407は、各々コモンデータ線により前記第1の周辺回路及び前記第2の周辺回路に接続されており、前記コモンデータ線は、前記センスアンプ403及び前記センスアンプ407と前記第1の周辺回路及び前記第2の周辺回路との間でデータを転送するのに用いられる」ものであって、引用発明は、本願発明の「入出力(IO)ライン」に相当する「コモンデータ線」について、「X方向に配置」していることが特定されていない点。 第6.相違点についての当審の判断 1.一般に、半導体メモリを設計・製造するに際して、信号を伝達する線路の長さをできるだけ短くすることは、例えば、引用例の「また、カラムアドレスバッファ115や、比較的大きなレイアウト面積を占めるカラムアドレスプリデコーダ117、冗長比較回路118、カラム系制御回路116は、全てのメモリマットのアクセスパスが可能な限り短くなるような位置に配置される。」(0023段落)という記載からも分かるように、当業者における技術常識である。 センスアンプからの信号を伝達する線路についても当然例外ではなく、センスアンプからの信号を伝達する線路の長さをできるだけ短くすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例1及び2の以下の記載からも分かるように、当業者において普通に行われていることである。 a.周知例1:特開平7-29997号公報 「【0017】(中略)また本発明を多ビット構成の半導体記憶装置に適用した場合、上下のメモリセルブロックにそれぞれ異なるビット情報を記憶させることで、メモリセルデータはそれぞれのセンスアンプ方向に出力させることができ、各センスアンプ側にそれぞれの出力回路を設けることで短いデータ線配線でセンスアンプと出力回路を接続させることができ、高速化を図ることができる。」 b.周知例2:特開平9-167491号公報 「【0006】図1に示された直接感知の構成では、感知増幅器からの出力信号はローカルI/O線を介して読出しトランジスタMNRD/MNRD_のゲートに結合される。(中略)ローカルI/O線を可及的に短くすることが所望される。」 2.したがって、引用発明において、センスアンプからの信号を伝達する線路の長さをできるだけ短くすることは、当業者が当然になし得たことである。 そして、引用発明においては、「前記メモリバンク1」及び「メモリバンク0」と各々データの授受を行う「第1の周辺回路」及び「第2の周辺回路」が、「前記X方向で前記メモリバンク1と前記メモリバンク0との間に位置」する構成となっているから、「前記メモリバンク1」の「センスアンプ403」及び「メモリバンク0」の「センスアンプ407」と、「第1の周辺回路」及び「第2の周辺回路」とを各々「コモンデータ線」で接続するに際して、当該「コモンデータ線」を「X方向」に配置すれば線路の長さが短くなることは、当業者にとって自明である。 よって、当業者における技術常識に鑑みれば、引用発明においても、当然に、「コモンデータ線」を「X方向」に配置し、当該「コモンデータ線」が「X方向」で、「センスアンプ403」及び「センスアンプ407」と「第1の周辺回路」及び「第2の周辺回路」との間でデータを転送する構成となっている、すなわち、本願発明のように、「これらセンス増幅器回路が、前記X方向に配置した入出力(IO)ラインを用いてそれぞれのデータ経路回路に接続されており、これら入出力ラインは前記X方向で前記センス増幅器回路と前記データ経路回路との間でデータを転送するのに用いられるようになっている」ものと認められるから、本願発明と引用発明との相違点は、実質的なものではない。 3.また、仮に、引用発明が、「コモンデータ線」を「X方向」に配置し、当該「コモンデータ線」が「X方向」で、「センスアンプ403」及び「センスアンプ407」と「第1の周辺回路」及び「第2の周辺回路」との間でデータを転送する構成となっているとまではいえず、本願発明と引用発明との相違点が実質的なものであったとしても、当該相違点は、技術常識を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。 4.以上検討したとおり、本願発明は、引用例に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができないものであり、また、仮に、本願発明が引用例に記載された発明であるとまではいえないものであったとしても、本願発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないものである。 第7.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-04-07 |
| 結審通知日 | 2011-04-12 |
| 審決日 | 2011-04-26 |
| 出願番号 | 特願2000-566853(P2000-566853) |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 園田 康弘 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
市川 篤 西脇 博志 |
| 発明の名称 | メモリ装置及びメモリ回路 |
| 代理人 | 英 貢 |
| 代理人 | 杉村 憲司 |
| 代理人 | 澤田 達也 |