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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1245615
審判番号 不服2008-20913  
総通号数 144 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-12-22 
種別 拒絶査定不服の審決 
審判請求日 2008-08-14 
確定日 2011-10-27 
事件の表示 特願2006-158374「パワーICデバイス及びその製造方法」拒絶査定不服審判事件〔平成19年12月20日出願公開,特開2007-329239〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1 手続の経緯
本願は,平成18年6月7日の出願であって,平成19年8月13日付けの拒絶理由通知に対して,同年10月22日に手続補正書及び意見書が提出されたが,平成20年7月8日付けで拒絶査定がされ,これに対し,同年8月14日に拒絶査定不服審判が請求され,その後,当審において平成23年4月28日付けで拒絶理由が通知され,同年7月8日に手続補正書及び意見書が提出されたものである。

2 当審の拒絶理由の要旨
当審において平成23年4月28日付けで通知された拒絶理由(以下「当審拒絶理由」という。)の要旨は,本願の請求項1?18に係る発明は,引用例1?4に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない,というものである。

3 本願発明の内容
平成23年7月8日に提出された手続補正書によれば,本願の特許請求の範囲の請求項6に係る発明(以下「本願発明」という。)は,次のとおりのものである。

「表層チャンネルMOSトランジスタとPチャンネル型のトレンチパワーMOSトランジスタとが同一チップに形成されているパワーICデバイスにおいて,
前記チップ表面は,シリコン(110)結晶面であり,
前記Pチャンネル型のトレンチパワーMOSトランジスタは,
前記チップの表面から垂直に穿孔されることによって,その横壁の少なくとも1面がシリコン(110)結晶面となるように形成されたトレンチと,
前記トレンチ内壁面に第一層と第二層とからなるゲート絶縁膜と,
前記ゲート絶縁膜が形成されたトレンチ内に形成されたゲート領域と,
前記トレンチの横壁部分に形成されたトレンチパワーMOSトランジスタ反転チャンネル領域と,
前記トレンチパワーMOSトランジスタ反転チャンネル領域の上層におけるチップの表面層に設けられ,前記ゲート領域とは前記ゲート絶縁膜によって絶縁されたソース領域と,
前記トレンチパワーMOSトランジスタ反転チャンネル領域の下層におけるチップの裏面層に設けられたドレイン領域とを有し,
前記ソース領域から前記ドレイン領域に流れる電流が,前記トレンチパワーMOSトランジスタ反転チャンネル領域をシリコン＜110＞結晶方向に流れる一方,
前記表層チャンネルMOSトランジスタは,P型表層チャンネルMOSトランジスタであり,
反転チャンネル電流が,前記チップの表面部分を,前記チップの表面と平行な方向であり,かつシリコン＜110＞結晶方向である方向に流れるように配設された表層チャンネルMOSトランジスタ反転チャンネル領域を有していることを特徴とするパワーICデバイス。」

4 本願発明の容易想到性について
4-1 引用文献の記載と引用発明
(1)引用文献の記載
当審拒絶理由において引用例2として引用された,本願の出願日前に日本国内において頒布された刊行物である特開2002-359294号公報(以下「引用文献」という。)には,図1,7及び9とともに,次の記載がある(下線は当審で付加。以下同じ。)。

「【0001】
【発明の属する技術分野】本発明は携帯機器等の電源電圧管理用に用いられる半導体集積回路を構成する半導体装置とその製造方法に関する。」
「【0007】本発明は低コストで短工期でありかつ低電圧動作や低消費電力であるパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする構造を提供することを目的とする。」
「【0008】
【課題を解決するための手段】上記課題を解決するために,本発明は,半導体基板上に,ソース領域及びドレイン領域を平面方向に配した横型MOSトランジスタと,ソース領域及びドレイン領域を深さ方向に配した縦型MOSトランジスタを有し,横型MOSトランジスタ及び縦型MOSトランジスタのゲート電極の導電型がP型であることを特徴とする半導体集積回路装置とした。
・・・(省略)・・・
【0020】・・・(省略)・・・または,半導体基板の主表面から形成された凹部と,半導体基板主表面及び凹部の内側の側面及び底面を覆うゲート絶縁膜と,絶縁膜に接し,凹部周囲の半導体主表面上と,凹部内に埋め込まれたゲート電極と,凹部に接し,半導体主表面上のゲート電極の下に形成された低濃度ソース領域と凹部から離れて,低濃度ソース領域に接しゲート電極より外側で半導体基板の主表面に形成された高濃度ソース領域と,凹部に接し,高濃度ソース及び低濃度ソース領域を囲むように形成し,低濃度ソース領域及び高濃度ソース領域より深く,凹部の底部より浅い深さまで形成されたソース領域に対して逆導電型のボディ領域と,凹部及びソース領域及びボディ領域から離間し,半導体基板主表面上に形成された高濃度ドレイン領域とを具備した縦形MOSトランジスタを有することを特徴とする半導体集積回路装置とした。」
「【0036】
【発明の実施の形態】本発明では,PMOSがNMOSに比べて比較的多く使用され,かつ出力ドライバーにPMOSが用いられる半導体集積回路装置において,NMOSを埋め込みチャネル型のMOSFETで構成し,PMOSを,表面チャネル型のMOSFETで構成し,さらに出力ドライバーをP型の縦型MOSFETで構成し,その駆動能力の向上と小型化を促進させたものである。」
「【0041】以下に,この発明の実施例を図面に基づいて説明する。この実施例では単結晶半導体基板上に形成したMOSFETに本発明を用いた場合を示す。本発明の第1実施例の断面構造を図1に示す。本発明における半導体集積回路は,P型のゲート電極をもつPMOS及びP型のゲート電極をもつNMOS及びP型のゲート電極をもつ縦型PMOSで構成されている。図1においてはN型の半導体基板9上にN型エピタキシャル層10を形成しており,さらにP型の埋め込み層18とP型ウェル層19を形成している。そしてN型エピタキシャル層10上にPMOS36を形成しているが,ゲート電極をP型のポリシリコン及び金属シリサイド膜の積層構造としており,エンハンス型のPMOSでは表面チャネル型を実現している。」
「【0044】さらに,P型埋め込み層18及びP型ウェル層19上にP型の縦型MOSFET38を形成している。この縦型MOSFETはP型ウェル層を所望の深さだけエッチングした凹部(トレンチと称す)22の側壁をチャネルとする構造の,一般にUMOSと呼ばれるMOSFETである。このトレンチ22の内壁にゲート絶縁膜2を形成し,さらにP型の多結晶シリコン23を,トレンチを完全が埋まらない程度にゲート絶縁膜上に堆積している。さらにこの多結晶シリコン23上に,トレンチを完全に埋めるように,金属シリサイド膜24を形成して,ポリサイド構造と同時にトレンチの平坦化を実現している。このP型の多結晶シリコン23及び金属シリサイド膜24からなるゲート電極により,トレンチ22側壁のゲート絶縁膜2を介してN型ボディ領域26を反転させ,チャネルを形成する。このP型の縦型MOSFET38においては, 基板表面に設けたP型高濃度ドレイン領域25を介して表面から電流を流し,同じくドレインとして働くP型ウェル層19及びP型埋め込み層18から,チャネル領域を通って同じく基板表面のP型高濃度ソース領域27に至る経路を通る。
【0045】このP型縦型MOSFETの構造は,図9のようにしても構わない。図1ではP型縦型MOSFETにおいてゲート電極をトレンチから張り出す構造としているが,図9ではゲート電極のエッチング時にトレンチ上にマスクをかけずにエッチングすることで,ゲート電極を張り出させない構造としている。後者は,ゲート電極の形成時に過剰なエッチングがなされた場合,特性ばらつきが発生する危険性があるのに対し,前者はこのようなエッチングプロセスばらつきの影響を受けないという利点がある。逆に後者は素子面積の縮小という面で利点がある。工程数は同じなので,プロセスの制御性を鑑み,どちらかを選択することになる。但し,図1のゲート電極構造を選ぶ場合,トレンチ22の上端角部がチャネルとなることを避けるため,P型低濃度ソース領域28を,表面に張り出したゲート電極の下に形成している。」
「【0050】さらに本発明の別の実施例を図7に示す。図1及び図5,6ではP型の縦型MOSFETのドレイン電極を表面に形成していたが,図7に示すように高濃度のP型半導体基板を用いることにより,基板裏面からP型の縦型MOSFET38のドレイン電極を取り出すことができる。これにより出力ドライバーのさらなる省面積化が実現できる。この場合,1E18/cm^(3)以上にBが注入された高濃度のP型半導体基板1上に,N型エピタキシャル層10を形成している。そしてPMOS36及びNMOS37はN型埋め込み層上に形成し,さらにPMOS36はN型ウェル層32上に,NMOS37は必要に応じてP型ウェル層19上に形成している。このN型埋め込み層及びN型ウェル層は素子間の分離にも利用している。またP型ウェル層は高濃度のP型半導体基板1に届くように形成され,P型の縦型MOSFET38の低濃度ドレインとしても用いられている。また図示はしないが,裏面全面に金属を形成し,P型の縦型MOSFET38のドレイン電極としている。」

(2)引用文献に記載された発明
以上を整理すると,引用文献には次の事項が記載されているといえる。

ア 【0001】から,引用文献には「半導体集積回路装置」の発明が記載されていると理解できる。また,【0008】の「本発明は,半導体基板上に,ソース領域及びドレイン領域を平面方向に配した横型MOSトランジスタと,ソース領域及びドレイン領域を深さ方向に配した縦型MOSトランジスタを有し」との記載,【0036】の「本発明では・・・NMOSを埋め込みチャネル型のMOSFETで構成し,PMOSを,表面チャネル型のMOSFETで構成し,さらに出力ドライバーをP型の縦型MOSFETで構成し,その駆動能力の向上と小型化を促進させたものである」との記載,及び,【0041】の「この実施例では単結晶半導体基板上に形成したMOSFETに本発明を用いた場合を示す。・・・本発明における半導体集積回路は,P型のゲート電極をもつPMOS及びP型のゲート電極をもつNMOS及びP型のゲート電極をもつ縦型PMOSで構成されている。」との記載から,引用文献には,「表面チャンネル型P型MOSFETと,埋め込みチャンネル型N型MOSFETと,P型の縦型MOSFETとが,半導体基板上に形成された半導体集積回路装置」が記載されているといえる。
イ 【0020】の記載を【0044】の記載に照らすとともに,図1を参照すると,引用文献の「P型の縦型MOSトランジスタ」は,「半導体基板の主表面から形成されたトレンチと,半導体基板主表面及びトレンチの内側の側面及び底面を覆うゲート絶縁膜と,ゲート絶縁膜に接し,トレンチ周囲の半導体主表面上と,トレンチ内に埋め込まれたゲート電極と,トレンチに接し,半導体主表面上のゲート電極の下に形成されたP型低濃度ソース領域と,トレンチから離れて,P型低濃度ソース領域に接しゲート電極より外側で半導体基板の主表面に形成されたP型高濃度ソース領域と,トレンチに接し,P型高濃度ソース及びP型低濃度ソース領域を囲むように形成し,P型低濃度ソース領域及びP型高濃度ソース領域より深く,トレンチの底部より浅い深さまで形成されたN型ボディ領域と,トレンチ及びソース領域及びボディ領域から離間し,半導体基板主表面上に形成されたP型高濃度ドレイン領域とを具備した縦形MOSトランジスタ」であることが理解できる。
ウ 【0044】には「このP型の多結晶シリコン23及び金属シリサイド膜24からなるゲート電極により,トレンチ22側壁のゲート絶縁膜2を介してN型ボディ領域26を反転させ,チャネルを形成する。」ことが記載されている。

上記ア?ウによれば,引用文献には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「表面チャンネル型P型MOSFETと,埋め込みチャンネル型N型MOSFETと,P型の縦型MOSFETとが,半導体基板上に形成された半導体集積回路装置において,
前記P型の縦型MOSFETは,
半導体基板の主表面から形成されたトレンチと,半導体基板主表面及びトレンチの内側の側面及び底面を覆うゲート絶縁膜と,ゲート絶縁膜に接し,トレンチ周囲の半導体主表面上と,トレンチ内に埋め込まれたゲート電極と,トレンチに接し,半導体主表面上のゲート電極の下に形成されたP型低濃度ソース領域と,トレンチから離れて,P型低濃度ソース領域に接しゲート電極より外側で半導体基板の主表面に形成されたP型高濃度ソース領域と,トレンチに接し,P型高濃度ソース及びP型低濃度ソース領域を囲むように形成し,P型低濃度ソース領域及びP型高濃度ソース領域より深く,トレンチの底部より浅い深さまで形成されたN型ボディ領域と,ゲート電極により,トレンチ側壁のゲート絶縁膜を介してN型ボディ領域を反転させて形成されるチャネルと,トレンチ及びソース領域及びボディ領域から離間し,半導体基板主表面上に形成されたP型高濃度ドレイン領域とを具備した,
半導体集積回路装置。」

4-2 本願発明と引用発明の対比
本願発明と,引用発明とを対比する。

(1)上記4-1(1)に摘記した,引用文献の【0001】,【0007】によれば,引用文献に記載された「半導体集積回路装置」は,「携帯機器等の電源電圧管理用に用いられる」,「低コストで短工期でありかつ低電圧動作や低消費電力であるパワーマネージメント半導体装置」であるから,引用発明における「半導体集積回路装置」は本願発明における「パワーICデバイス」に相当する。
(2)引用発明における「表面チャンネル型P型MOSFET」,「P型の縦型MOSFET」及び「半導体基板」は,本願発明における「P型表層チャンネルMOSトランジスタ」,「Pチャンネル型のトレンチパワーMOSトランジスタ」及び「チップ」にそれぞれ相当する。よって,引用発明における「表面チャンネル型P型MOSFETと,埋め込みチャンネル型N型MOSFETと,P型の縦型MOSFETとが,半導体基板上に形成された」ことは,本願発明における「表層チャンネルMOSトランジスタとPチャンネル型のトレンチパワーMOSトランジスタとが同一チップに形成されている」ことに相当する。
(3)縦型トレンチMOSFETにおいて,トレンチを基板表面に対し垂直に形成することは技術常識であるから,本願発明における「トレンチ」と,引用発明における「半導体基板の主表面から形成されたトレンチ」とは,「チップの表面から垂直に穿孔されることによって」「形成されたトレンチ」である点で一致する。
(4)引用発明における「半導体基板主表面及びトレンチの内側の側面及び底面を覆うゲート絶縁膜」と,本願発明における「トレンチ内壁面に第一層と第二層とからなるゲート絶縁膜」とは,「トレンチの内壁面」にある「ゲート絶縁膜」である点で共通する。
(5)引用発明における「ゲート絶縁膜に接し,トレンチ周囲の半導体主表面上と,トレンチ内に埋め込まれたゲート電極」は,本願発明における「ゲート絶縁膜が形成されたトレンチ内に形成されたゲート領域」に相当する。
(6)引用発明における「チャネル」は,「ゲート電極により,トレンチ側壁のゲート絶縁膜を介してN型ボディ領域を反転させて形成される」ものであるから,本願発明における「トレンチの横壁部分に形成されたトレンチパワーMOSトランジスタ反転チャンネル領域」に相当する。
(7)縦型トレンチMOSトランジスタにおいて,基板表面に設けられたソース領域が,反転チャネル領域の上層に位置し,ゲート電極とゲート絶縁膜によって絶縁されることは明らかであるから,引用発明における「P型低濃度ソース領域」と,本願発明の「ソース領域」は,「トレンチパワーMOSトランジスタ反転チャンネル領域の上層におけるチップの表面層に設けられ,前記ゲート領域とは前記ゲート絶縁膜によって絶縁されたソース領域」である点で一致する。
(8)本願発明における「トレンチパワーMOSトランジスタ反転チャンネル領域の下層におけるチップの裏面層に設けられたドレイン領域」と,引用発明における「トレンチ及びソース領域及びボディ領域から離間し,半導体基板主表面上に形成されたP型高濃度ドレイン領域」とは,「ドレイン領域」である点で共通する。

そうすると,本願発明と引用発明の一致点及び相違点は,次のとおりとなる。

＜一致点＞
「表層チャンネルMOSトランジスタとPチャンネル型のトレンチパワーMOSトランジスタとが同一チップに形成されているパワーICデバイスにおいて,
前記Pチャンネル型のトレンチパワーMOSトランジスタは,
前記チップの表面から垂直に穿孔されることによって形成されたトレンチと,
前記トレンチの内壁面のゲート絶縁膜と,
前記ゲート絶縁膜が形成されたトレンチ内に形成されたゲート領域と,
前記トレンチの横壁部分に形成されたトレンチパワーMOSトランジスタ反転チャンネル領域と,
前記トレンチパワーMOSトランジスタ反転チャンネル領域の上層におけるチップの表面層に設けられ,前記ゲート領域とは前記ゲート絶縁膜によって絶縁されたソース領域と,
ドレイン領域とを有し,
前記表層チャンネルMOSトランジスタは,P型表層チャンネルMOSトランジスタであることを特徴とする,
パワーICデバイス。」である点。

＜相違点1＞
本願発明では,「チップ表面が,シリコン(110)結晶面であり」,トレンチの「横壁の少なくとも1面が,シリコン(110)結晶面となるように形成された」ものであり,「前記ソース領域から前記ドレイン領域に流れる電流が,前記トレンチパワーMOSトランジスタ反転チャンネル領域を,シリコン＜110＞結晶方向に流れ」,「反転チャンネル電流が,前記チップの表面部分を,前記チップの表面と平行な方向であり,かつシリコン＜110＞結晶方向である方向に流れるように配設された表層チャンネルMOSトランジスタ反転チャンネル領域を有している」のに対し,引用発明では,半導体基板表面及びトレンチ横壁の面方位,表面チャンネル型P型MOSFET及びP型の縦型MOSFETのチャネル電流方向と結晶方向の関係について,教示がない点。

＜相違点2＞
本願発明では,「ゲート絶縁膜」が「トレンチの内壁面に第一層と第二層とからなる」のに対し,引用発明では,ゲート絶縁膜が「第一層と第二層とからなる」ものではない点。

＜相違点3＞
本願発明では,「ドレイン領域」が「トレンチパワーMOSトランジスタ反転チャンネル領域の下層におけるチップの裏面層に設けられた」ものであるのに対し,引用発明では,基板表面に設けられている点。

4-3 相違点についての判断
(1)相違点1について
ア 一つのチップに異なる種類のMOSトランジスタを形成する際,各トランジスタの駆動能力を同時に向上させるため,所定の基板面方位において各トランジスタのドレイン電流方向がそれぞれ最適な方向となるように形成することは,次の周知例1?2に記載された周知の技術である。
・周知例1:特開2005-166865号公報
当審拒絶理由において引用例3として引用された,本願の出願日前に日本国内において頒布された刊行物である上記周知例1には,次の記載がある。
「【0035】
シリコン表面ではチャンネル方向の取り方により電子・正孔の移動度が変化する。特に,図11に示すように,(110)面上のMOSデバイスは面上のチャンネル方向の取り方により電子・正孔の移動度が大きく変化する。ｐチャンネルMOSデバイスは＜110＞方向でドレイン電流が最も高く,＜100＞方向ではその0.65倍と最も小さく,nチャンネルMOSデバイスは＜100＞方向で最も高いが,ｐチャンネルMOSデバイスの＜110＞方向の0.7倍であり,＜110＞方向で最も低く,0.55倍である。前記(110)面上のリングオシレータ(図1)ではｐチャンネルMOSデバイスのチャンネル方向は＜110＞方向,nチャンネルMOSデバイスのチャンネル方向は＜100＞方向とそれぞれ最も電流駆動能力の大きくなる方向に配置している。」
・周知例2:特開平4-256356号公報
当審拒絶理由において引用例4として引用された,本願の出願日前に日本国内において頒布された刊行物である上記周知例2には,次の記載がある。
「【0013】
【発明が解決しようとする課題】半導体基板の(011)面上に,PMOSとNMOSとをその各電流が＜011▲バー▼＞方向に平行する方向に配置した従来の半導体装置では,表1によると,(011)面上の＜011▲バー▼＞方向に平行する方向の正孔表面移動度が＜011▲バー▼＞方向に直交する方向のそれより高く,＜011▲バー▼＞方向に平行する方向の電子表面移動度が＜011▲バー▼＞方向に直交する方向のそれよりも低い。このため,PMOSとNMOSを流れる各電流が平行していると合計チャネル抵抗が高くなり負荷に対する電流駆動能力が低くなってしまう。また,CMOS回路に応用した場合,それぞれのMOSFETを形成するのに必要な面積は正孔,電子の表面移動度に反比例し,PMOS,NMOSのチャネル抵抗に比例することから,面積が小さくならない。」
「【0019】図1及び図2は,この発明の第1実施例を示す図である。
【0020】まず,半導体装置の構成を説明すると,1は表面が(011)面のN形半導体基板であり,その主面には,P^(+)ソース領域2,P^(+)ドレイン領域3及びゲート絶縁膜上に形成されたゲート電極4等によりPMOS10が構成されている。また,N形半導体基板1の主面には,Pウェル5が形成され,そのPウェル5内のN^(+)ソース領域6,N^(+)ドレイン領域7及びゲート絶縁膜上に形成されたゲート電極8等によりNMOS20が構成されている。PMOS10のP^(+)ソース領域2とP^(+)ドレイン領域3とは,N形半導体基板1の＜011▲バー▼＞方向に平行した方向に向い合うように配置され,NMOS20のN^(+)ソース領域6とN^(+)ドレイン領域7とは,N形半導体基板1の＜011▲バー▼＞方向に直交した方向に向い合うように配置されている。
【0021】上述の半導体装置は,公知のN形半導体基板PウェルCMOSのプロセスによって製造することができる。
【0022】次に,上述のように構成された半導体装置の作用を説明する。いま,この実施例の半導体装置で前記図5に示したHブリッジ型モータ制御回路を構成した場合を考えると,PMOS10の電流は,P^(+)ドレイン領域3からP+ソース領域2へ＜011▲バー▼＞方向に平行に流れる。また,NMOS20の電流は,N^(+)ドレイン領域7からN^(+)ソース領域6へ＜011▲バー▼＞方向に直交した方向に流れる。前記表1によると,この組合せの合計チャネル抵抗は3.4Rとなって,(100)面基板,(111)面基板,又は(011)面基板上にPMOSとNMOSの両電流が平行して流れる場合のどの合計チャネル抵抗よりも低くなる。したがって,負荷に対する電流駆動能力が向上し,またHブリッジ型回路の合計スイッチ抵抗が減少して発熱,スイッチ損が減少する。」

イ また,正孔移動度が高い(110)面の＜110＞方向がドレイン電流方向となるように表層PMOSを形成して,駆動能力を高めることは,上記周知例1の【0035】や,次の周知例3に記載されている周知の技術である。
・周知例3:特開2004-356114号公報
当審拒絶理由において引用例1として引用された,本願の出願日前に日本国内において頒布された刊行物である上記周知例3には,次の記載がある。
「【0025】
図2は,(110)面上にPチャネルMISトランジスタを形成した際のトランジスタ移動度のトランジスタ配置方向依存性を示す図であり,(110)面内において,(111)面との交線を基準にして,ゲート電極長手方向の角度を変化させて配置したときの移動度の変化を示す。
【0026】
図2を参照すると,移動度はゲート電極長手方向のなす角度が135度方向のとき,すなわち(110)面あるいは(110)面内にソース領域・ドレイン領域を,ソース領域とドレイン領域とを結ぶ方向が＜110＞方向となるように配置したときが最大になるのが分かる。NチャネルMISトランジスタについても同様である。この方向に配置したMISトランジスタの移動度は(100)面の移動度に比べてNチャネルMISトランジスタで約1.4倍,PチャネルMISトランジスタで約2.5倍に相当する。この方向に配置したMISトランジスタの移動度が高くなるのは,ソース領域からドレイン領域に沿った電子および正孔の有効質量および格子散乱確率が減少することに起因すると考えられる。」
「【0028】
図3(a),図3(b)は,それぞれ(100)面,(110)面のシリコン基板上に形成したPチャネルMIS電界効果トランジスタのドレイン電流-ドレイン電圧特性を示す図である。図3によれば,本実施の形態の(110)面上のMIS電界効果トランジスタの電流駆動能力は,(100)面の場合の2.5倍になっている。」

ウ さらに,(110)基板表面にトレンチPMOSを形成する際,トレンチ側面が(110)面,ドレイン電流方向が＜110＞結晶方向となるように形成して駆動能力を高めることも,上記周知例3の次の段落に記載されている周知の技術である。
「【0153】
[第8の実施の形態]
本発明をトレンチ構造縦形PチャンネルパワーMOSトランジスタに適用した実施の形態について図19を用いて説明する。図19(a)は本実施の形態における縦形PチャンネルMOSFET用基板であり,第1の導電形を示す高濃度ドレイン層503,これと不純物濃度の異なるが導電形は同一のドレイン層504および第1の導電形とは反対の導電形である第2の導電形を有し,PチャンネルMOSFETのチャンネルが形成されるボディ層505を,(110)面を有するシリコン基板(図示せず)上に形成して構成される。各層の導電形,不純物濃度および厚さは高濃度ドレイン層についてP型1×10^(20)cm^(-3),0.2μm,ドレイン層についてP型2×10^(17)cm^(-3),0.5μm,ボディ層についてN型5×10^(18)cm^(-3),0.2μmとした。本実施の形態では,高濃度ドレイン層503を不純物濃度が1×10^(20)cm^(-3)程度以上で厚さが20μm以下であるため,形成した素子の直列抵抗を減少でき,高速に動作する素子を簡単に形成することができる。さらに,該層503は(110)面方位を有するSi単結晶であり,従来の(100)面方位の基板を用いた場合に比べ拡散定数が大きく動作速度を向上できる。また該Si層は600℃程度以下の低温エピタキシャル成長で形成され,不純物プロファイルが精密に制御されているため,高性能の素子を簡単に製造することができる。
【0154】
本実施の形態に係る縦型トレンチ構造PチャンネルMOSFETは,図19(a)に示す基板を用い,図19(b)に示すように,ソース領域を形成するために,ボディ領域505とは反対の導伝形を形成するボロンを導入すべく,BF_(2)^(+)をイオン注入法により注入し,ソース領域506を形成する。その不純物濃度は,P型1×10^(20)cm^(-3)である。続いて層間絶縁膜を形成するために,CVD法によりSiO_(2) 507を0.5μm堆積した(図19(c))。これによりゲート電極とソース領域の重なり容量を低減することができる。
【0155】
次に,図19(d)に示すように,ゲート電極を形成するために,ゲート電極となる場所にトレンチホール508を形成する。これは次のように行う。基板全面にフォトレジストを塗布し,該フォトレジストのパターニングを行い,トレンチ作成部のレジストに開口部を設ける。該開口部はソース領域内に配置するようにする。次に一般に用いられているRIE法によりトレンチホールを形成する。該トレンチホール508の底部はドレイン領域504に達するように形成し,本実施例においては深さ0.8μm,幅0.3μm,長さ20μmとした。この値は素子の使用目的によって変更可能である。シリコン505表面は(110)面であるので,それと90°をなすトレンチホール508の内側壁面も(110)面になっている。次に図20(a)に示すように,フォトレジストを除去したのちゲート酸化膜511を形成する。ゲート酸化膜の形成は,KｒとO_(2) を混合したガスを用いて400℃の温度でプラズマ酸化し,該トレンチホール内壁に20nmの膜厚のイリコン酸化膜を形成した。これにより,該トレンチホール508の(110)面内壁に均一に耐圧4乃至5MV/cmの良質の酸化膜511が形成できる。このゲート酸化膜511を有するPチャンネルMOSトランジスタのゲート,ソース間耐電圧は,10Vである。」
上記における「トレンチ構造縦形PチャンネルパワーMOSトランジスタ」において,「高濃度ドレイン層503」及び「ドレイン層504」は,シリコン(110)面に形成され,「ソース領域506」は,表面がシリコン(110)面である「ボディ層505」にイオン注入して形成された領域であるところ,当該トランジスタのドレイン電流方向はソース領域の形成された表面(シリコン(110)面)に対し垂直な方向,すなわち＜110＞方向となることは明らかである。したがって,周知例3の上記縦型PチャンネルパワーMOSトランジスタは,上記イで摘記した周知例3の「(110)面内にソース領域・ドレイン領域を,ソース領域とドレイン領域とを結ぶ方向が＜110＞方向となるように配置した」トランジスタであり,電流駆動能力の向上したトランジスタであると理解できる。

エ 一方,上記4-1(1)で摘記した引用文献の【0036】には,駆動能力の向上が引用発明の課題の一つであることが記載されている。

オ そうすると,引用発明において駆動能力をさらに向上させるため,表層PMOSとトレンチPMOSの移動度が同時に向上するように基板面方位とドレイン電流方向を選択することは,上記アの周知技術を知る当業者であれば容易に想到し得たことであり,その具体的な方向として,引用発明の基板面方位を(110)面,表層PMOS及びトレンチPMOSのドレイン電流方向を＜110＞方向とすることは,上記イ,ウの周知技術から当業者が普通に選択し得たことである。

カ したがって,引用発明において相違点1に係る構成とすることは,上記周知例1?3に示されている事項に照らし,当業者が容易に想到し得たことである。

(2)相違点2について
第一層と第二層とからなるゲート絶縁膜は,上記周知例3や次の周知例4に記載されているように,縦型トレンチMOSトランジスタにおいて,耐圧などの特性に優れたゲート絶縁膜として周知の構成である。したがって,引用発明において,ゲート絶縁膜を第一層と第二層とからなるものに変更すること,すなわち,引用発明において相違点2に係る構成とすることは,上記周知技術に照らし,当業者が適宜なし得たことである。
・上記周知例3には,次の記載がある。
「【0050】
なお,本実施の形態においてマイクロ波励起プラズマで形成するゲートシリコン酸化膜は少なくともシリコンと接する部分に存在すればよく,そのゲートシリコン酸化膜の上に異種の材料,例えばシリコン窒化膜,アルミニウム酸化膜,タンタル酸化膜,ハフニウム酸化膜,ジルコニウム酸化膜などの絶縁膜を積層形成してもよい。本実施の形態では,ゲート,ソース間耐圧が20VのPチャネルパワーMIS電界効果トランジスタを作成する(定格12Vのバッテリで駆動される車両用電装品に使用するパワートランジスタを作成する)ので,ゲート酸化膜の厚さは40nmであるが,例えばゲート,ソース間耐圧を60Vにする場合は,マイクロ波励起プラズマで形成可能なゲートシリコン酸化膜の厚さは数十nm程度なので,このゲートシリコン酸化膜の上に他の製造方法,例えばマイクロ波励起高密度プラズマCVD法等により絶縁膜を形成して,所望の厚さ(1200オングストロームから1500オングストローム)のゲート絶縁膜を得るようにしてもよい。ゲート,ソース間耐電圧10Vを得るためのゲート酸化膜の厚さは20nmである。」
上記によれば,所望の耐圧を確保するために,マイクロ波励起プラズマで形成するゲートシリコン酸化膜の上に,異種の絶縁膜を積層形成する技術が示されている。
・周知例4:特開2001-85686号公報
本願の出願日前に日本国内において頒布された刊行物である周知例4には,次の記載がある。
「【0003】
【発明が解決しようとする課題】しかしながら,図23に示すような従来のデバイス構造では,トレンチ内壁に数種類の面方位(例えば(100) ,(110) ,(111) 面の三種類)が存在するために,トレンチ内壁のゲート絶縁膜膜厚の均一性低下や,図2(b)及び図3(b)に示すように,トレンチ開孔部(図22中Aで示す部分)や,トレンチ底部(図22中Bで示す部分)での局所的なゲート絶縁膜の薄膜化,及び図4(c)に示すようなLocos Edge におけるゲート絶縁膜の薄膜化により,局所的な電界集中が起きるというデバイス構造に起因する問題があった。このため,ゲート絶縁膜特性,信頼性の劣化を招いていた。・・・(以下略)・・・」
「【0013】以上のように構成された本実施の形態におけるIGBTでは,図2(a)及び図3(a)に示すように,トレンチ8開孔部(図1(d)中Aで示す部分)及びトレンチ8底部(図1(d)中Bで示す部分)においても,熱酸化膜9及びCVD酸化膜10よりなる積層ゲート絶縁膜は均一で十分な厚みを有し,従来例(図2(b),図3(b))のような局所的な薄膜化はみられない。また,図3(c),(d)に示すように,トレンチ内壁は表面の凹凸が激しいため,熱酸化膜9のみの場合(図3(d))より,本発明の積層ゲート絶縁膜を用いた場合(図3(c))の方が,Si表面の凹凸による絶縁膜の局所的薄膜化を抑制し,デバイス特性への悪影響を防止することができる。・・・(以下略)・・・」
上記によれば,表面の凹凸の激しいトレンチ内壁に積層ゲート絶縁膜を適用することにより,局所的な薄膜化によるゲート絶縁膜特性の劣化を防ぐことが示されている。

(3)相違点3について
上記4-1(1)で摘記した引用文献の【0050】には,「本発明の別の実施例」として,基板裏面から縦型MOSFETのドレイン電極を取り出すことが記載されているから,引用発明において,縦型MOSFETのドレイン領域を半導体基板の裏面に設けること,すなわち,引用発明において相違点3に係る構成とすることは,引用文献の上記記載に接した当業者が適宜なし得た設計変更である。

5 結言
以上のとおり,本願発明は,従来周知の技術を勘案することにより,引用発明に基いて当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により特許を受けることができない。したがって,他の請求項について検討するまでもなく,本願は,拒絶をすべきものである。
よって,結論のとおり審決する。
 
審理終結日 2011-08-29 
結審通知日 2011-08-30 
審決日 2011-09-13 
出願番号 特願2006-158374(P2006-158374)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 安田 雅彦  
特許庁審判長 齋藤 恭一
特許庁審判官 西脇 博志
小川 将之
発明の名称 パワーICデバイス及びその製造方法  
代理人 特許業務法人原謙三国際特許事務所  
代理人 特許業務法人原謙三国際特許事務所  
代理人 特許業務法人原謙三国際特許事務所  

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