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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1246081
審判番号 不服2008-28183  
総通号数 144 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-12-22 
種別 拒絶査定不服の審決 
審判請求日 2008-11-04 
確定日 2011-11-02 
事件の表示 特願2004-235566「トレンチ側壁にひずみ層を有するトレンチ型MOSゲート素子」拒絶査定不服審判事件〔平成17年 3月10日出願公開,特開2005- 64520〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成16年8月12日(パリ条約による優先権主張2003年8月13日,米国)に出願された外国語書面出願であって,同年10月4日に翻訳文が提出され,平成20年2月28日付けで拒絶理由が通知され,同年7月4日に手続補正がされ,同年7月25日付けで拒絶査定がされ,これに対して同年11月4日に審判請求がされるとともに,手続補正がされたものである。

第2 平成20年11月4日付けの手続補正(以下「本件補正」という。)の却下について

[補正却下の決定の結論]
平成20年11月4日付けの手続補正を却下する。

[理由]
1.本件補正の内容
本件補正は,特許請求の範囲を補正するものであって,特許請求の範囲の記載は,本件補正前後で以下のとおりである。

〈補正前〉
「 【請求項1】
トレンチ型MOSゲート素子であって,
頂部表面及び底部表面を有するシリコンウエハと;
前記頂部表面にあるソース電極と;
前記下部表面にあるドレイン電極と;
前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチと;
少なくとも前記トレンチの側壁にあり,前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだSiGe層と;
前記ひずんだSiGe層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むMOSゲート構造と;
を備え,
前記SiGe層の厚さは,前記ひずんだSiGe層が緩和し始める厚さ未満であることを特徴とするトレンチ型MOSゲート素子。
【請求項2】
請求項1記載の素子において,
前記SiGe層は,前記シリコンウエハの頂部表面まで延長し,前記シリコンウエハの頂部表面に配置されることを特徴とする素子。
【請求項3】
請求項1記載の素子において,
前記ひずんだ層は,約13nmよりも小さな厚さを有することを特徴とする素子。
【請求項4】
請求項1記載の素子において,
前記ひずんだ層は,エピタキシャル堆積された層であることを特徴とする素子。
【請求項5】
請求項1記載の素子において,
前記シリコンウエハは,前記トレンチのひずんだ構造と同一のひずんだ構造の,複数の離間されたトレンチを有することを特徴とする素子。
【請求項6】
請求項3記載の素子において,
前記トレンチの表面と前記シリコンウエハとの間に配置されたSiGe層をさらに含むことを特徴とする素子。
【請求項7】
請求項4記載の素子において,
前記トレンチの表面と前記シリコンウエハとの間に配置されたSiGe層をさらに含むことを特徴とする素子。
【請求項8】
請求項5記載の素子において,
前記トレンチの表面と前記シリコンウエハとの間に配置されたSiGe層をさらに含むことを特徴とする素子。
【請求項9】
請求項7記載の素子において,
前記SiGe層は,約13nmよりも小さな厚さを有することを特徴とする素子。
【請求項10】
請求項8記載の素子において,
前記SiGe層は,約13nmよりも小さな厚さを有することを特徴とする素子。
【請求項11】
請求項3記載の素子において,
前記SiGe層は,エピタキシャル堆積された層であることを特徴とする素子。
【請求項12】
請求項8記載の素子において,
前記SiGe層は,エピタキシャル堆積された層であることを特徴とする素子。
【請求項13】
トレンチ型MOSゲート素子であって、
前記トレンチの表面は、前記トレンチの表面の頂部のSiGe層によって永久にひずめられており;
エピタキシャル形成されたシリコンの薄いエピ層が前記ひずめられたSiGe層の頂部に形成されていることを特徴とする素子。
【請求項14】
請求項13記載の素子において、
前記エピ層は、約30nmよりも小さな厚さを有することを特徴とする素子。
【請求項15】
減少されたオン抵抗を有するトレンチ型MOSゲート素子の形成方法であって、
単結晶シリコンウエハにトレンチを形成する段階と、
前記トレンチの表面にひずんだSiGe層を形成する段階と、
前記SiGe層の表面にエピタキシャル形成されたシリコンの薄い層を形成する段階と、
前記エピタキシャル形成されたシリコンの少なくとも一部を酸化物に転化させ、かくして前記エピタキシャル形成されたシリコンの表面にゲート誘電体層を形成する段階と、
前記ゲート誘電体層の表面に導電ゲートを形成する段階と、
を備えることを特徴とするトレンチ型MOSゲート素子の形成方法。
【請求項16】
請求項15記載の方法において、
前記SiGe層は、約10nmの厚さを有することを特徴とする方法。
【請求項17】
請求項15記載の方法において、
前記SiGe層内のGeのパーセンテージは、前記層の堆積の間、一定であることを特徴とする方法。
【請求項18】
請求項15記載の方法において、
前記Geは、前記SiGe層の約20%であることを特徴とする方法。
【請求項19】
請求項18記載の方法において、
前記SiGe層内のGeのパーセンテージは、前記層の堆積の間、一定であることを特徴とする方法。
【請求項20】
請求項16記載の方法において、
前記Geは、前記SiGe層の約20%であることを特徴とする方法。
【請求項21】
請求項16記載の方法において、
前記エピタキシャル形成されたシリコンの薄い層は、30nmよりも小さな厚さを有することを特徴とする方法。
【請求項22】
請求項17記載の方法において、
前記エピタキシャル形成されたシリコンの薄い層は、30nmよりも小さな厚さを有することを特徴とする方法。
【請求項23】
請求項18記載の方法において、
前記エピタキシャル形成されたシリコンの薄い層は、30nmよりも小さな厚さを有することを特徴とする方法。
【請求項24】
チャネル領域を画定するシリコン表面にひずみを生じさせる段階と;
前記ひずんだシリコン表面の頂部に薄いエピタキシャル成長されたシリコン層を形成する段階と;
ゲート酸化物を形成するために前記エピタキシャル成長されたシリコン層の厚さの少なくとも一部を酸化させる段階と;
前記ゲート酸化物の層の頂部に導電ゲート構造を形成する段階と;
を備えることを特徴とするMOSゲート素子の製造方法。
【請求項25】
頂部表面及び底部表面を有するシリコンウエハと;
前記頂部表面の一部に形成された反転チャネル領域と;
を備えたMOSゲート素子であって、
前記頂部表面の一部は、永久ひずみを有し;
MOSゲート構造が、前記頂部表面に接続されるとともに、前記頂部表面の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部に導電ゲート構造とを含み、これにより、前記素子がターンオンされるとき、ドレインからソースへの電流が前記ひずんだ層を介して流れることを特徴とするMOSゲート素子。
【請求項26】
請求項25記載の素子において、
前記ひずんだ層は、約13nmよりも小さな厚さを有することを特徴とする素子。
【請求項27】
請求項25記載の素子において、
前記ひずんだ表面は、SiGe層を含むことを特徴とする素子。
【請求項28】
請求項27記載の素子において、
前記SiGe層は、約13nmよりも小さな厚さを有することを特徴とする素子。
【請求項29】
請求項25記載の素子において、
前記反転チャネル領域は、P型の伝導性を有することを特徴とする素子。
【請求項30】
請求項29記載の素子において、
前記ひずんだ層は、約13nmよりも小さな厚さを有することを特徴とする素子。
【請求項31】
請求項27記載の素子において、
前記ひずんだ層は、約13nmよりも小さな厚さを有することを特徴とする素子。
【請求項32】
請求項28記載の素子において、
前記反転チャネル領域は、P型の伝導性を有することを特徴とする素子。」

〈補正後〉
「 【請求項1】
トレンチ型MOSゲート素子であって,
頂部表面及び底部表面を有するシリコンウエハと;
前記頂部表面にあるソース電極と;
前記下部表面にあるドレイン電極と;
前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチと;
少なくとも前記トレンチの側壁にあり,前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだSiGe層と;
前記ひずんだSiGe層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むMOSゲート構造と;
を備え,
前記SiGe層の厚さは,前記ひずんだSiGe層が緩和し始める厚さ未満であり,
前記SiGe層は,前記シリコンウエハの頂部表面まで延長し,前記シリコンウエハの頂部表面に配置されることを特徴とするトレンチ型MOSゲート素子。
【請求項2】
請求項1記載の素子において,
前記ひずんだ層は,13nmよりも小さな厚さを有することを特徴とする素子。
【請求項3】
請求項1記載の素子において,
前記ひずんだ層は,エピタキシャル堆積された層であることを特徴とする素子。
【請求項4】
請求項1記載の素子において,
前記シリコンウエハは,前記トレンチのひずんだ構造と同一のひずんだ構造の,複数の離間されたトレンチを有することを特徴とする素子。
【請求項5】
請求項2記載の素子において,
前記トレンチの表面と前記シリコンウエハとの間に配置されたSiGe層をさらに含むことを特徴とする素子。
【請求項6】
請求項3記載の素子において,
前記トレンチの表面と前記シリコンウエハとの間に配置されたSiGe層をさらに含むことを特徴とする素子。
【請求項7】
請求項4記載の素子において,
前記トレンチの表面と前記シリコンウエハとの間に配置されたSiGe層をさらに含むことを特徴とする素子。
【請求項8】
請求項6記載の素子において,
前記SiGe層は,13nmよりも小さな厚さを有することを特徴とする素子。
【請求項9】
請求項7記載の素子において,
前記SiGe層は,13nmよりも小さな厚さを有することを特徴とする素子。
【請求項10】
請求項2記載の素子において,
前記SiGe層は,エピタキシャル堆積された層であることを特徴とする素子。
【請求項11】
請求項7記載の素子において,
前記SiGe層は,エピタキシャル堆積された層であることを特徴とする素子。
【請求項12】
減少されたオン抵抗を有するトレンチ型MOSゲート素子の形成方法であって、
単結晶シリコンウエハにトレンチを形成する段階と、
前記トレンチの表面及び前記トレンチが形成された側の前記単結晶シリコンウエハの表面にひずんだSiGe層を形成する段階と、
前記トレンチ内の前記SiGe層の表面にエピタキシャル形成されたシリコンの薄い層を形成する段階と、
前記エピタキシャル形成されたシリコンの少なくとも一部を酸化物に転化させ、かくして前記エピタキシャル形成されたシリコンの表面にゲート誘電体層を形成する段階と、
前記ゲート誘電体層の表面に導電ゲートを形成する段階と、
を備えることを特徴とするトレンチ型MOSゲート素子の形成方法。
【請求項13】
請求項12記載の方法において、
前記SiGe層は、10nmの厚さを有することを特徴とする方法。
【請求項14】
請求項12記載の方法において、
前記SiGe層内のGeのパーセンテージは、前記層の堆積の間、一定であることを特徴とする方法。
【請求項15】
請求項12記載の方法において、
前記Geは、前記SiGe層の20%であることを特徴とする方法。
【請求項16】
請求項15記載の方法において、
前記SiGe層内のGeのパーセンテージは、前記層の堆積の間、一定であることを特徴とする方法。
【請求項17】
請求項13記載の方法において、
前記Geは、前記SiGe層の20%であることを特徴とする方法。
【請求項18】
請求項13記載の方法において、
前記エピタキシャル形成されたシリコンの薄い層は、30nmよりも小さな厚さを有することを特徴とする方法。
【請求項19】
請求項14記載の方法において、
前記エピタキシャル形成されたシリコンの薄い層は、30nmよりも小さな厚さを有することを特徴とする方法。
【請求項20】
請求項15記載の方法において、
前記エピタキシャル形成されたシリコンの薄い層は、30nmよりも小さな厚さを有することを特徴とする方法。」

2.補正事項の整理
上記補正を整理すると,次のとおりとなる。
〈補正事項a〉
補正前の請求項1の「SiGe層」について,補正前の「SiGe層の厚さは,前記ひずんだSiGe層が緩和し始める厚さ未満であること」を,補正後の請求項1の「SiGe層の厚さは,前記ひずんだSiGe層が緩和し始める厚さ未満であり, 前記SiGe層は,前記シリコンウエハの頂部表面まで延長し,前記シリコンウエハの頂部表面に配置されること」と補正すること。
〈補正事項b〉
補正前の請求項2を削除し,補正前の請求項3?12を,補正後の請求項2?11に繰り上げるとともに,補正前の請求項6?12において引用する請求項3?5,7,8を,補正後の請求項5?11においては各々請求項2?4,6,7と補正する。また,補正前の請求項13,14を削除し,補正前の請求項15?23を補正後の請求項12?20に繰り上げるとともに,補正前の請求項16?23において引用する請求項15?18を,補正後の請求項12?20においては各々請求項12?15と補正する。
〈補正事項c〉
補正前の請求項3,9,10における「約13nmよりも小さな厚さ」を,補正後の請求項2,8,9における「13nmよりも小さな厚さ」と補正する。
〈補正事項d〉
補正前の請求項15の「SiGe層を形成する段階」について,補正前の「前記トレンチの表面にひずんだSiGe層を形成する段階」を,補正後の請求項12の「前記トレンチの表面及び前記トレンチが形成された側の前記単結晶シリコンウエハの表面にひずんだSiGe層を形成する段階」と補正するとともに,補正前の請求項15の「シリコンの薄い層を形成する段階」について,補正前の「前記SiGe層の表面にエピタキシャル形成されたシリコンの薄い層を形成する段階」を,補正後の請求項12の「前記トレンチ内の前記SiGe層の表面にエピタキシャル形成されたシリコンの薄い層を形成する段階」と補正すること。
〈補正事項e〉
補正前の請求項16における「約10nmの厚さを有すること」を,補正後の請求項13における「10nmの厚さを有すること」と補正すること。
〈補正事項f〉
補正前の請求項18,20における「約20%である」を,補正後の請求項15,17における「20%である」と補正すること。


3.補正の目的の適否及び新規事項の追加の有無についての検討
上記〈補正事項a〉及び〈補正事項d〉は,いずれも本件補正前の特許請求の範囲に記載された事項について,より限定を行うものであるから,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものである。
そして,上記〈補正事項a〉及び〈補正事項d〉に係る事項は,平成16年10月4日に提出された翻訳文(以下,「本願翻訳文」という。)に示されているから,上記〈補正事項a〉は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項に規定する要件を満たすものである。

上記〈補正事項b〉は,特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものである。

上記〈補正事項c〉,〈補正事項e〉及び〈補正事項f〉は,いずれも特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものである。

以上のとおり,本件補正は,特許請求の範囲の減縮を目的とするものを含むから,以下,本件補正後の特許請求の範囲に記載された発明が,特許出願の際独立して特許を受けることができるものか(平成18年法律第55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項に規定する独立特許要件を満たすか)どうかを,補正後の請求項1に係る発明について検討する。

4.独立特許要件についての検討
(1)本願補正発明
本件補正後の請求項1に係る発明は,本件補正後の特許請求の範囲の請求項1に記載された事項により特定される,以下のとおりものである。(再掲。以下「本願補正発明」という。)
「 【請求項1】
トレンチ型MOSゲート素子であって,
頂部表面及び底部表面を有するシリコンウエハと;
前記頂部表面にあるソース電極と;
前記下部表面にあるドレイン電極と;
前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチと;
少なくとも前記トレンチの側壁にあり,前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだSiGe層と;
前記ひずんだSiGe層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むMOSゲート構造と;
を備え,
前記SiGe層の厚さは,前記ひずんだSiGe層が緩和し始める厚さ未満であり,
前記SiGe層は,前記シリコンウエハの頂部表面まで延長し,前記シリコンウエハの頂部表面に配置されることを特徴とするトレンチ型MOSゲート素子。」

(2)刊行物に記載された発明
(2-1)特開平9-92826号公報
原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である,特開平9-92826号公報(以下「引用例1」という。)には,図7,17?21,27,28とともに,以下の記載がある。(下線は当審において付加。以下同様)

ア 発明の属する技術分野
「【0001】
【発明の属する技術分野】本発明は,大電力の制御に用いられる自己消弧型の半導体素子に係わり,特に,オン電圧を低下し得る半導体素子及びそのシミュレーション方法に関する。」

イ IEGT
「【0078】IEGT(Ingection-Enhanced Gate Bipolor Transistor)は,IGBTを改良した半導体素子であり,概略的には,ｐ型ベース層よりもドレイン側に突出させたゲートを有し且つこのゲートによりn型ベース層中の正孔電流を抑制して正孔の排出を低減可能なように正孔電流路の幅及びゲートの突出長等が適切に設計されたIGBTであって,正孔電流の抑制によりn型ベース層にて正孔を蓄積させて正孔と電子の双方の密度を増加させ,オン抵抗とオン電圧を低下させる効果を有する。
【0079】このIEGTは,縦型及び横型のいずれも作成可能であり,例えば,トレンチ構造で縦型及び横型のものが特願平4-231513号公報に開示されている。本実施の形態に係るIEGTは縦型トレンチ構造のものである。
【0080】図7は本実施の形態に係るIEGTの構成を模式的に示す断面図である。このIEGTは,前述同様に,Si基板をn型ベース層21とし,n型ベース層21の一方の表面には拡散によりn型バッファ層22及びｐ型エミッタ層23が順次形成され,ｐ型エミッタ層23の表面上にはドレイン電極24が形成されている。
【0081】また,n型ベース層21の他方の表面にはｐ型ベース層25が拡散形成され,ｐ型ベース層25には,n型ベース層11に突出する深さの複数のトレンチ溝が設けられている。各トレンチ溝には,Si酸化膜からなるゲート絶縁膜26を介してゲート電極27が埋込み形成されている。
【0082】ｐ型ベース層表面25にはゲート絶縁膜26に接する複数のn型ソース層28が選択的に形成されている。各n型ソース層28上及びｐ型ベース層25上には,共通のソース電極29が形成されている。」

ウ 高移動度層
「【0126】次に,本発明の第11の実施の形態に係るIGBTについて説明する。図17はこのIGBTの構成を模式的に示す断面図である。このIGBTは,基板をｐ型ベース層61とし,ｐ型ベース層61の一方の表面には拡散によりn型エミッタ層62が順次形成され,ｐ型エミッタ層62の表面上にはドレイン電極63が形成されている。
【0127】また,ｐ型ベース層61の他方の表面には複数のn型ベース層64が選択的に拡散形成されており,各n型ベース層64の表面にはｐ型ソース層65が選択的に形成されている。
【0128】一方のn型ベース層64からｐ型ベース層61を介して他方のn型ベース層64に至る領域上には,高移動度層66が形成されている。また,ｐ型エミッタ層65から高移動度層66を介して他方のｐ型エミッタ層65に至る領域上には,ゲート絶縁膜67を介してゲート電極68が形成されている。ゲート電極68を挟むように,一方のn型ベース層64上及びｐ型ソース層65上と,他方のn型ベース層64上及びｐ型ソース層65上とには各々ソース電極69が形成されている。
【0129】ここで,高移動度層66は,チャネル抵抗Rchの低減によりIch/Iを増加させるものであり,例えばSi/SiGeのHHMT(High-Hole-Mobility-Transistor )構造が適用可能であって,特に限定されないが,ここでは図18乃至図21のいずれかに示す構造が使用されている。そのほか表面にガリウムひ素(GaAｓ)の薄膜をゲート下を含むシリコン表面に形成して,n型ベース層をもつ構造に適用することもできる。
【0130】図18に示す高移動度層66は,ｐ型ベース層61又はn型ベース層64に対応するSi層614と,ゲート絶縁膜67との間にSiGe層66aが形成されている。この高移動度層66では,Si層614に対して負電圧がゲート電極68に印加されると,SiGe層66aとゲート絶縁膜67との界面にチャネルが形成される。このチャネル中の正孔の移動度は,Si-SiO_(2) 界面に形成されるチャネル中の正孔の移動度の1.5倍である。
【0131】図19に示す高移動度層66は,Si層614からゲート絶縁膜67までの間に,SiGe層66a,Si層66bが順次形成されている。この高移動度層66では,Si層614に対して負電圧がゲート電極68に印加されると,SiGe層66aとSi層66bとのヘテロ界面にチャネルが形成される。このチャネル中の正孔の移動度は,Si-SiO_(2) 界面に形成されるチャネル中の正孔の移動度の1.8倍である。
【0132】図20に示す高移動度層66は,Si層614からゲート絶縁膜67までの間に,ｐ型Si層66c,SiGe層66aが順次形成されている。なお,ｐ型Si層66cは全体あるいは一部がｐ型にドープされている。この高移動度層66では,ゲート電極68に電圧が印加されないとき,ｐ型Si層66cとSiGe層66aとのヘテロ界面にチャネルが形成される。このチャネル中の正孔の移動度は,Si-SiO_(2) 界面に形成されるチャネル中の正孔の移動度の2倍である。Si層614に対して正電圧がゲート電極68に印加されると,チャネルが消失される。
【0133】図21に示す高移動度層66は,Si層614からゲート絶縁膜67までの間に,SiGe層66a,ｐ型Si層66cが順次形成されている。この高移動度層66では,ゲート電極68に電圧が印加されないとき,SiGe層66aとｐ型Si層66cとのヘテロ界面にチャネルが形成される。このチャネル中の正孔の移動度は,Si-SiO_(2) 界面に形成されるチャネル中の正孔の移動度の2倍である。Si層に対して正電圧がゲート電極に印加されると,チャネルが消失される。
【0134】なお,高移動度層66は,チャネル抵抗を低減可能であれば前述した構成に限定されず,例えばｐ型ベース層61表面,あるいはｐ型ベース層61表面とn型ベース層64表面とにｐ型不純物をドープすることによっても形成可能である。」

エ トレンチ溝を有する第15の実施の形態
「【0152】次に,本発明の第15の実施の形態に係るIEGTについて説明する。図27はこのIEGTの構成を模式的に示す断面図である。このIEGTは,Si基板をｐ型ベース層81とし,ｐ型ベース層81の一方の表面には拡散によりn型エミッタ層82が順次形成され,n型エミッタ層82の表面上にはドレイン電極83が形成されている。
【0153】また,ｐ型ベース層81の他方の表面にはn型ベース層84が拡散形成され,n型ベース層84には,ｐ型ベース層81に突出する深さの複数のトレンチ溝が設けられている。各トレンチ溝内には高移動度層85が形成され,高移動度層85上にゲート絶縁膜86を介してゲート電極87が埋込み形成されている。高移動度層85は,前述同様に,図18乃至図21のいずれかの構成が使用されている。
【0154】n型ベース層84表面には高移動度層85に接する複数のｐ型ソース層88が選択的に形成されている。各ｐ型ソース層88上及びn型ベース層84上には共通のソース電極89が形成され,このソース電極89はゲート電極87から絶縁されている。
【0155】ここで,このIEGTは,第11の実施形態に係るIGBTと同様に動作するが,n型ベース層84からｐ型ベース層81に突き出たトレンチ溝の長さTに対応して単位セルの幅Wの最適値が異なるため,最適設計を行なった場合の通電損失が異なってくる。
【0156】図28はこのIEGTで4500Vの順阻止耐量をもつものについて,各チャネル中の正孔の移動度に対して,T=2μm,4μm,6μmの場合の最適設計を行なった場合の通電損失を示す図である。第11の実施形態と同様に,高移動度層85によりチャネル抵抗を低減させたので,正孔の注入を促進でき,もって,通電損失を著しく低減させることができる。また,トレンチ溝の長さTに比例して通電損失を低減させることができる。
【0157】上述したように第15の実施の形態によれば,第11の実施形態の効果に加え,トレンチ溝の長さTに比例して通電損失を低減させることができる。」

ここで,上記エの記載とともに,図27を見ると,トレンチ溝内の側壁に高移動度層85が設けられているとともに,トレンチ溝内に,該高移動度層85上のゲート絶縁膜86を介してゲート電極87が埋込み形成されていることが見て取れる。
また,上記エには,トレンチ溝を有する第15の実施の形態について,「高移動度層85は,」「図18乃至図21のいずれかの構成が使用されている」と記載されているから,「図18乃至図21のいずれかの構成」から任意に選択できることが分かる。さらに,図18に示された構成において,Si層614は,図17におけるｐ型ベース層61又はn型ベース層64に対応するものであるから,図18に示された構成を図27に示されたIEGTに適用した場合,前記Si層614は,トレンチ溝の側面におけるｐ型ベース層81表面またはn型ベース層84表面となることは明らかである。

したがって,引用例1には,高移動度層85として図18の構成を採ったものとして,次の発明が記載されているものと認められる。(以下「引用発明」という。)

「Si基板をｐ型ベース層81とし,該ｐ型ベース層81の一方の表面に形成されたn型エミッタ層82と,該n型エミッタ層82の表面上に形成されたドレイン電極83とを備えるとともに,
前記ｐ型ベース層81の他方の表面に形成されたn型ベース層84と,該n型ベース層84からｐ型ベース層81に突出する深さに設けられた複数のトレンチ溝と,該複数のトレンチ溝の側面にあるSiとSiGe層からなる高移動度層85と,該高移動度層85上にゲート絶縁膜86を介して前記トレンチ溝内に埋込み形成されたゲート電極87とを備え,
さらに,n型ベース層84表面には,高移動度層85に接する複数のｐ型ソース層88が選択的に設けられ,該複数のｐ型ソース層88上及び前記n型ベース層84上には,ゲート電極87から絶縁されている共通のソース電極89が形成されている,
IEGT。」

(2-2)特開平3-280437号公報
原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である,特開平3-280437号公報(以下「引用例2」という。)には,第1図?第3図とともに,以下の記載がある。
ア 産業上の利用分野
「(産業上の利用分野)
本発明は,ヘテロ接合構造を利用した半導体装置とその製造方法に関する。
」(第1ページ右下欄3?5行)

イ 実施例
「第1図は一実施例のｐチャネルMOSFETである。n型Si基板1に互いに離隔したｐ^(+)型ソース,ドレイン拡散層6,7が形成され,これらソース,ドレイン拡散層6,7間の基板表面にゲート絶縁膜4を介してゲート電極5が形成されている。ゲート絶縁膜4は熱酸化膜であり,ゲート電極5は多結晶シリコン膜膜である。ゲート絶縁膜4下のチャネル領域となる部分には,Geのイオン注入によりSiGe層2が形成されている。この実施例では,SiGe層2の上に薄いSi層3が残されている。SiGe層2は,その両端がソース,ドレイン拡散層6,7まで入り込むように形成されている。ソース,ドレイン拡散層6,7にはそれぞれAl膜等によりソース,ドレイン電極8,9が形成されている。
・・・
このように形成されたMOSFETのゲート電極5に負の電圧を印加すると,ゲート絶縁膜4下のSi層およびSiGe層2は空乏化し,バンドギャップの狭いSiGe層2にはソース拡散層6から正孔が入り込んで,ここがチャネルとなる。このチャネル領域を走行する正孔は,その上にSi層3があるためにこれがバリアとなってゲート絶縁膜4との衝突がない。このため高い移動度が得られ,その結果高速動作が可能になる。またゲート絶縁膜4にはSiの熱酸化により形成される良質の薄い酸化膜を用いるから,高いgmが得られる。
またこの実施例においては,SiGe層2がソース,ドレイン拡散層6,7間を完全に横切って形成されているため,ソース拡散層6からチャネルへのキャリア注入には障壁がない。これも素子特性を良好なものとしている。」(第2ページ左下欄7行?第3ページ左上欄15行)

ウ 他の実施例
「第2図?第4図は,本発明の他の実施例のｐチャネルMOSFETである。これらの実施例において第1図と対応する部分には第1図と同一符号を付して詳細な説明は省略する。
第2図の実施例は,チャネル領域となるSiGe層2をイオン注入ではなく,エピタキシャル成長により形成したものである。SiGe層2の上には更に薄くSi層3をエピタキシャル成長させている。構造的には第1図の実施例と等価である。したがって第1図のMOSFETと同様に優れた素子特性が得られる。この実施例の場合,チャネル領域となるSiGe層2をアンドープ層とすることができる。したがってチャネル領域のキャリア移動度をより高いものとして,一層優れた素子特性を得ることができる。また,SiGe層2上のSi層3は,ｐ型に限らずn型であっても良い。要するに動作範囲のゲート電圧が印加された状態でSi層3が空乏化して,SiGe層2がチャネルとして機能すればよい。これは所謂埋込みチャネルMOSFETの原理と同じである。
第3図は,SiGe層2がゲート絶縁膜4の直下に形成された実施例である。SiGe層2の表面にも熱酸化によって良質のゲート絶縁膜4を形成することができる。この実施例では,SiGe層2の上にSi層が残っていないため,先の各実施例に比べてより高い利得が得られる。この実施例において,SiGe層2を走行するキャリアがゲート絶縁膜4と衝突しないようにするためには,SiGe層2の下のSiとの界面にチャネルができるように設計することが必要である。」(第3ページ右上欄12行?同ページ右下欄1行)

(3)本願補正発明と引用発明との対比
ア 引用発明は,「Si基板をｐ型ベース層81とし,該ｐ型ベース層81の一方の表面に形成されたn型エミッタ層82と,該n型エミッタ層82の表面上に形成されたドレイン電極83とを備え」,また「Si基板」は「ｐ型ベース層81の他方の表面」も備える。一方,本願補正発明における「前記下部表面」は,「底部表面」を指すものと認められるから,引用発明における「Si基板」,「ｐ型ベース層81の一方の表面」及び「ドレイン電極83」は,それぞれ本願補正発明の「頂部表面及び底部表面を有するシリコンウエハ」,「下部表面」及び「ドレイン電極」に相当する。
イ 引用発明は「ｐ型ベース層81の他方の表面に形成されたn型ベース層84」を備え,さらに,「n型ベース層84表面には,高移動度層85に接する複数のｐ型ソース層88が選択的に設けられ,該複数のｐ型ソース層88上及び前記n型ベース層84上には,ゲート電極87から絶縁されている共通のソース電極89が形成されている」から,引用発明における「ｐ型ベース層81の他方の表面」及び「ソース電極89」は,それぞれ本願補正発明の「頂部表面」及び「ソース電極」に相当する。
ウ 引用発明における「n型ベース層84からｐ型ベース層81に突出する深さに設けられた複数のトレンチ溝」は,本願補正発明の「前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチ」に相当する。
エ 引用発明における「該複数のトレンチ溝の側面にあるSiとSiGe層からなる高移動度層85」と,本願補正発明の「少なくとも前記トレンチの側壁にあり,前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだSiGe層」とは,「少なくとも前記トレンチの側壁にあり,前記側壁にあるシリコンに接して設けられたSiGe層」を有する点で共通する。
オ 引用発明においては,「高移動度層85」は「Si層とSiGe層からなる」ものであるから,引用発明における「該高移動度層85上にゲート絶縁膜86を介して前記トレンチ溝内に埋込み形成されたゲート電極87」と,本願補正発明の「前記ひずんだSiGe層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むMOSゲート構造」とは,「SiGe層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含む絶縁ゲート構造」である点で共通する。
カ 引用発明は,「ゲート絶縁膜86を介して前記トレンチ溝内に埋込み形成されたゲート電極87」を備える「IEGT」であるところ,「IEGT」は半導体素子であるから,本願補正発明の「トレンチ型MOSゲート素子」とは,「トレンチ型絶縁ゲート素子」である点で共通する。

したがって,本願補正発明と引用発明とは,
「トレンチ型絶縁ゲート素子であって,
頂部表面及び底部表面を有するシリコンウエハと;
前記頂部表面にあるソース電極と;
前記下部表面にあるドレイン電極と;
前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチと;
少なくとも前記トレンチの側壁にあり,前記側壁にあるシリコンに接して設けられたSiGe層と;
前記SiGe層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含む絶縁ゲート構造と;
を備えることを特徴とするトレンチ型絶縁ゲート素子。」
である点で一致する。

一方,両者は,以下の各点で相違する。
《相違点1》
本願補正発明においては,「少なくとも前記トレンチの側壁にあ」る「SiGe層」が,「前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだSiGe層」であるのに対して,引用発明においては,「少なくとも前記トレンチの側壁にあり,前記側壁にあるシリコンに接して設けられたSiGe層」は備えるものの,「ひずんだシリコンの格子間隔に適合するひずんだSiGe層」であることまでは明らかでない点。
《相違点2》
本願補正発明においては,「SiGe層の厚さは,前記ひずんだSiGe層が緩和し始める厚さ未満であ」るのに対して,引用発明においては,SiGe層の厚さについての特定がされていない点。
《相違点3》
本願補正発明においては,「SiGe層は,前記シリコンウエハの頂部表面まで延長し,前記シリコンウエハの頂部表面に配置される」という構成を備えているが,引用発明においてはそのような構成を備えていない点。
《相違点4》
本願補正発明は,「MOSゲート構造」を備える「トレンチ型MOSゲート素子」であるのに対して,引用発明は「絶縁ゲート」を備える「トレンチ型絶縁ゲート素子」ではあるものの,「MOS」構造のゲートを有することまでは特定されていない点。

(4)相違点についての判断
《相違点1について》
引用例1には,SiGe層の形成方法についての記載はないが,引用例1の図18?21に示されたものにおいては,SiGe層に接する部分に高移動度のチャネルを形成しているから,結晶欠陥による移動度の低下を避けるべく,当該SiGe層を単結晶層とすることは当業者に明らかである。そして,引用例2について,前記第2 4.(2-2)ウに摘示したように,Si上にSiGe層をエピタキシャル成長させる技術は,従来より周知であるから,引用発明におけるSiGe層をエピタキシャル成長により,すなわち,SiGe層をSiの格子間隔に整合するように単結晶層として形成することは,当業者が適宜になし得たことである。
一方,SiとSiGeとは,格子定数が異なる材料であることは技術的な常識であり,上述のように,Si上にSiGe層をエピタキシャル成長させたときに,両者に前記格子定数の差異に起因するひずみが発生することは当業者に明らかなことである。
よって,引用発明において,「少なくとも前記トレンチの側壁にあ」る「SiGe層」が,「前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだSiGe層」とすることは,当業者が適宜になし得たことである。

《相違点2について》
一般に,格子定数が異なる材料上にエピタキシャル成長を行うとき,一定程度以上の膜厚(臨界厚さ)を越えると,成長させた膜に欠陥が生ずるとともに,内在していた歪みが緩和することは,例えば,以下の周知例1?3にも示されているように,従来より周知である。

・周知例1: Hargrove M J et al.,'Quantum Mechanical Modeling of the Charge Distribution in a Si/Si_(1-x)Ge_(x)/Si P-Channel MOSFET',
International Electron Devices Meeting, 1994. Technical Digest.,p.735-738, 1994年
本願の優先日前に外国において頒布された上記刊行物には,Fig.1とともに以下の記載がある(邦訳は当審による。)。
a “The Si/Si_(1-x)Ge_(x)/Si p-channel FET device under study is shown in Fig.1. The critical device design parameters are T_(Si), T_(SiGe), and the Ge mole fraction(x) in the Si_(1-x)Ge_(x) alloy.”(735ページ右欄4?7行)(邦訳:検討するSi/Si_(1-x)Ge_(x)/Siｐ-チャネルFET素子はFig.1に示される。重要な素子設計パラメータは,T_(Si), T_(SiGe)と,Si_(1-x)Ge_(x)中のGeモル分率(x)である。)
b “Large Ge-mole fraction in Si_(1-x)Ge_(x) alloys has been shown to cause alloy relaxation and misfit dislocation generation.”(736ページ右欄最下行より8?6行)(邦訳:Si_(1-x)Ge_(x)におけるGeモル分率が大きいことは,緩和とミスフィット欠陥の発生の原因とされている。)
c “The Si_(1-x)Ge_(x) alloy thickness is a function of the Ge mole fraction [10]. The larger the value of x, the thinner T_(SiGe) must be in order not to exceed the critical layer thickness for misfit dislocation generation[10].”(737ページ左欄5?8行)(邦訳:Si_(1-x)Ge_(x) の厚さはGeモル分率の関数である。ミスフィット欠陥が発生する臨界膜厚を越えないように,ｘの値が大きくなるほど,T_(SiGe) はより薄くなければならない。)

・周知例2: 特開2003-158074号公報
本願の優先日前に日本国内において頒布された特開2003-158074号公報には以下の記載がある。
「【0002】
【従来の技術】半導体結晶基板と格子定数が異なる半導体結晶薄膜を成長する場合,基板を構成する原子と薄膜を構成する原子が同様の規則性を持って連続して配列されるために,半導体結晶薄膜を構成する原子の配列は立方体から直方体へと変形する。
【0003】この変形により半導体結晶薄膜中に応力が発生する。2つの結晶の格子定数が異なること,すなわち格子不整合により発生した応力が,結晶を構成する原子の結合エネルギーより大きくなったときに結晶中に転位が発生して応力が緩和される。転位とは,原子の存在していない領域であり,転位を導入することで結晶表面の面内に存在する原子の数を調整して,(基板の格子定数*面内の原子数)=(薄膜の格子定数*面内の原子数`)とすることができる。従って,格子定数の異なる2種類の結晶を連続して成長した場合には,成長膜厚が厚くなって薄膜内の内部応力が転位の発生エネルギー以上になった場合に,転位を発生して応力を緩和することとなる。しかしながら,薄膜内の転位はトラップとなり電子の移動度を低下させたり,光子の消滅中心となる等問題となるために,デバイスの活性領域における転位の密度を低下させる必要があった。」

・周知例3: 特開平2002-198528号公報
本願の優先日前に日本国内において頒布された特開平2002-198528号公報には,図22とともに以下の記載がある。
・「【0002】
【従来の技術】従来より,電界効果トランジスタの高速化を目的として,SiとGeとの混晶であるSi_(1-x) Ge_(x) 層(0＜ｘ＜1)(以下SiGe層と記す)とSi層との間に形成されるヘテロ障壁を利用して,SiGe層にホールを閉じこめてｐチャネルを形成するようにしたMOS(Metal-Oxide-Semiconductor )型電界効果トランジスタが報告されている。
【0003】図22は,このような従来のｐチャネル型電界効果トランジスタ(ｐ-MOSFET)の一例を示す断面図である。
・・・。」
・「【0016】寄生チャネルを抑制するためには,上述したように,SiGeチャネル層とシリコンキャップ層との界面におけるバンドオフセット値ΔEｖを大きくしてやればよく,そのためにはGe組成を大きくすればよいが,そうするとSiGeチャネル層303はより大きな圧縮歪みを受けることになる。歪みが大きくなりすぎると,結晶は歪んだ状態を保持できずに結晶欠陥を生じて本来の格子定数に戻ろうとする。これを格子緩和と呼ぶ。結晶の格子緩和が発生すると,結晶欠陥により局在準位が生じ,これがリーク電流やホールの移動度の低下の原因となり,デバイス特性を劣化させる。
【0017】この格子緩和の起こりやすさは,薄膜結晶の膜厚にも依存する。すなわち,歪みを内包した状態で(格子緩和を起こさずに)結晶成長できる膜厚には上限値が存在し,この上限膜厚を臨界膜厚と呼ぶ。
・・・。」

それゆえ,上記《相違点1について》において述べたように,引用発明において,Si上にSiGe層をエピタキシャル成長させたときにあっても,両半導体材料に前記格子定数の差異に起因するひずみが発生するところ,上記周知の事項に照らして,欠陥によって緩和が発生する厚さよりも薄くすることは,SiGe層における結晶欠陥による移動度の低下を避けるために当然になされることと言える。
よって,引用発明において,「SiGe層の厚さ」を「ひずんだSiGe層が緩和し始める厚さ未満」とし,相違点2に係る構成を備えることは,当業者が前記《相違点1》に係る構成を採るに際し,当然になし得たことである。

《相違点3について》
上記《相違点1について》において述べたとおり,引用発明において,Si上にSiGe層をエピタキシャル成長させることは当業者が適宜になし得たことであるところ,通常,当該エピタキシャル成長は,トレンチ溝が形成された構造上の上面のすべてになされることは明らかである。そして,そのようにして形成されたSiGe層を,前記トレンチ溝の内部のみに配置するようにするか,あるいは,引用例2の第3図に示されているように,基板上の全面にSiGe層を形成したままとし,その結果「シリコンウエハの頂部表面まで延長し,前記シリコンウエハの頂部表面に配置される」状態とするかは,当業者が適宜選択できたことである。
そして,本願翻訳文の記載を見ても,「SiGe層は,前記シリコンウエハの頂部表面まで延長し,前記シリコンウエハの頂部表面に配置される」構成とすることに格別な技術的意義は見いだせない。
よって,相違点3は,当業者が適宜になし得たことである。

《相違点4について》
引用発明においては,ゲート絶縁膜86の形成方法は特定されていないが,例えば,引用例2について前記第2 4.(2-2)ウで摘示したように,SiGe層表面に酸化によりゲート絶縁膜を作成することは,従来より周知の技術であるから,引用発明においても,酸化膜からなるゲート絶縁膜を用いて,金属-酸化物-半導体からなるゲート構造,すなわち「MOSゲート構造」とすることは当業者が適宜になし得たことである。
よって,相違点4は当業者が容易になし得たことである。

(5)小括
上述したように,本願補正発明は,周知技術を勘案して,引用発明及び引用例2の記載に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許を受けることができない。
よって,本願補正発明は,特許出願の際独立して特許を受けることができない。

5.むすび
したがって,本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する特許法第126条第5項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1.平成20年11月4日付けの手続補正は,上記のとおり却下されたので,本願の請求項1に係る発明は,平成20年7月4日付けの手続補正により補正された特許請求の範囲の請求項1に記載された事項により特定される以下のとおりのものである。(以下「本願発明」という。)
「 【請求項1】
トレンチ型MOSゲート素子であって,
頂部表面及び底部表面を有するシリコンウエハと;
前記頂部表面にあるソース電極と;
前記下部表面にあるドレイン電極と;
前記頂部表面に形成されるとともに所定の深さまで延在する少なくとも一つのトレンチと;
少なくとも前記トレンチの側壁にあり,前記側壁にあってひずんだシリコンの格子間隔に適合するひずんだSiGe層と;
前記ひずんだSiGe層の少なくとも一部に形成されたゲート誘電体層と前記ゲート誘電体層の頂部の導電ゲート構造とを含むMOSゲート構造と;
を備え,
前記SiGe層の厚さは,前記ひずんだSiGe層が緩和し始める厚さ未満であることを特徴とするトレンチ型MOSゲート素子。」

2. 引用発明
引用発明は,前記第2の4.「(2)刊行物に記載された発明」に記載したとおりのものである。

3.対比・判断
前記第2「1.本件補正の内容」?第2「3.補正の目的の適否及び新規事項の追加の有無についての検討」において記したように,本願補正発明は,本件補正前の請求項1(本願発明)において,「SiGe層」についての限定を付したものである。言い換えると,本願発明は,本願補正発明から前記限定を除いたものである。
そうすると,本願発明の構成要件をすべて含み,これをより限定したものである本願補正発明が,前記第2の4.「(3)補正発明と引用発明との対比」?第2の4.「(5)小括」において検討したとおり,技術常識及び及び従来周知の技術を勘案して,引用発明に基づいて当業者が容易に発明をすることができたものであるから,本願発明も同様の理由により,当業者が容易に発明をすることができたものである。
よって,本願発明は特許法第29条第2項の規定により特許を受けることができない。

第4 むすび
以上のとおりであるから,本願は,他の請求項について検討するまでもなく,拒絶をすべきものである。
よって,結論のとおり審決する。
 
審理終結日 2011-06-01 
結審通知日 2011-06-07 
審決日 2011-06-23 
出願番号 特願2004-235566(P2004-235566)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 河口 雅英、安田 雅彦  
特許庁審判長 齋藤 恭一
特許庁審判官 松田 成正
近藤 幸浩
発明の名称 トレンチ側壁にひずみ層を有するトレンチ型MOSゲート素子  
代理人 英 貢  
代理人 下地 健一  
代理人 大倉 昭人  
代理人 荒木 淳  
代理人 杉村 憲司  

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