拒絶査定不服の審決｜不服2009-2998 - 特許審決データベース

会員機能

ランキング

請求人別審判件数

判例データベース

審決データベース

ポートフォリオ機能

ポートフォリオを新規に作成して保存		追加
既存のポートフォリオに追加保存		追加

この審決の個人情報、企業機密に関する修正依頼をする

PDF	PDFをダウンロード

審決分類	審判査定不服 5項独立特許用件特許、登録しない。 G06F 審判査定不服 2項進歩性特許、登録しない。 G06F 審判査定不服 4号2号請求項の限定的減縮特許、登録しない。 G06F
管理番号	1246086
審判番号	不服2009-2998
総通号数	144
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2011-12-22
種別	拒絶査定不服の審決
審判請求日	2009-02-09
確定日	2011-11-02
事件の表示	特願2005-298173「フラッシュメモリのデータ処理装置及び方法」拒絶査定不服審判事件〔平成18年 4月27日出願公開、特開2006-114043〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成17年10月12日(パリ条約による優先権主張2004年10月18日、大韓民国)の出願であって、平成20年2月27日付けで最初の拒絶理由通知(同年3月4日発送)がなされ、同年6月4日付けで意見書が提出されるとともに、手続補正がなされ、同年11月4日付けで拒絶査定(同年同月11日発送)がなされ、平成21年2月9日付けで審判請求がなされ、同年同月26日付けで手続補正がなされたものである。なお、同年5月25日付けで審査官より特許法第164条第3項の規定による前置報告がなされ、平成22年9月29日付けで当審より審尋(同年10月5日発送)がなされ、この審尋に対して、平成23年1月5日付けで回答書が提出されている。第2.補正却下の決定 [補正却下の決定の結論] 平成21年2月26日付けの手続補正を却下する。 [理由] 1.本件補正平成21年2月26日付けの手続補正(以下、「本件補正」という。)の内容は、平成20年6月4日付けの手続補正により補正された特許請求の範囲の請求項1の記載「【請求項1】所定の論理アドレスを用いてデータ演算を要請するユーザ要請部と、前記論理アドレスを物理アドレスに変換する変換部と、前記変換された物理アドレスに前記要請されたデータ演算を行い、前記演算実行結果、前記論理アドレスに記録されたデータのインバーテッドデータを前記論理アドレスに記録されたデータの有効性如何を示すインデックス領域に記録する制御部と、を備え、前記制御部は、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行うフラッシュメモリのデータ処理装置。」 (以下、この請求項1を「補正前の請求項1」という。)を、「【請求項1】所定の論理アドレスを用いてデータ演算を要請するユーザ要請部と、前記論理アドレスを物理アドレスに変換する変換部と、前記変換された物理アドレスに前記要請されたデータ演算を行い、前記演算実行結果、前記論理アドレスに記録されるデータのインバーテッドデータを前記論理アドレスに記録されるデータの有効性如何を示すインデックス領域に記録する制御部と、を備え、前記制御部は、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行うものであって、前記制御部は、前記インバーテッドデータを生成した後に、前記論理アドレスに記録されるデータを前記フラッシュメモリのデータ領域に記録するとともに、前記インバーテッドデータを前記インデックス領域に記録するフラッシュメモリのデータ処理装置。」 (以下、この請求項1を「補正後の請求項1」という。) と補正することを含むものである。 2.補正内容の検討本件補正は、請求項1に関して、(A)補正前の請求項1には2箇所に存在した「前記論理アドレスに記録されたデータ」という記載を「前記論理アドレスに記録されるデータ」とすることと、(B)補正前の請求項1の、「前記変換された物理アドレスに前記要請されたデータ演算を行い、前記演算実行結果、前記論理アドレスに記録されたデータのインバーテッドデータを前記論理アドレスに記録されたデータの有効性如何を示すインデックス領域に記録する制御部」であり、「前記制御部は、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行う」ものであるところの、「制御部」について、さらに、「前記制御部は、前記インバーテッドデータを生成した後に、前記論理アドレスに記録されるデータを前記フラッシュメモリのデータ領域に記録するとともに、前記インバーテッドデータを前記インデックス領域に記録する」という限定を加えること、を含む。このうち、上記(B)で示される補正は、補正前の請求項1における「制御部」が行う「前記変換された物理アドレスに前記要請されたデータ演算を行」うことや「前記論理アドレスに記録されたデータのインバーテッドデータを前記論理アドレスに記録されたデータの有効性如何を示すインデックス領域に記録する」ことで示される発明特定事項について、さらに「前記インバーテッドデータを生成した後に」これらの演算・記録を行うように限定を加えるものである。上記で示したように、本件補正は、補正前の請求項1における発明特定事項をさらに限定するものであり、その限定により産業上の利用分野や解決しようとする課題が特段変更されるものでもないから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げられている目的(以下、「限定的減縮の目的」という。)を少なくとも有するものである。このように、本件補正は、限定的減縮の目的を有するものであるので、以下では、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するものであるか、特に、補正後の請求項1に係る発明が、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものであるかを検討する。 3.先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定 3の1.引用例1に記載されている技術的事項原審が拒絶理由通知において引用した特開2000-67588号公報(平成12年3月3日出願公開。以下、「引用例1」という。)には、図面とともに以下の技術的事項が記載されている。なお、引用例1においては文字の上に線(アッパーライン)が付されていることがあるが、これを以下では「/X」(Xは任意の文字)で表記することにする。 (1の1) 「【0032】[1] 実施形態の全体構成図1にEEPROMを用いたマイクロコンピュータの概要構成ブロック図を示す。【0033】マイクロコンピュータ10は、マイクロコンピュータ10全体を制御するために(当審注:この「ために」は誤記であり、正しくは「ための」である。)マイクロプロセッサ11と、各種データを入力するためのキーボード等の入力部12と、各種データの表示を行うCRTなどの表示部13と、各種データを記憶するハードディスクなどの外部記憶部14と、制御用プログラムや制御用データを記憶したROM(Read Only Memory)15と、更新の可能性のある各種制御用プログラムや制御用データを記憶するEEPROM16と、各種データなどを一時的に記憶するRAM(Random Access Memory)17と、各種データのプリントアウトを行うプリンタ部18と、マイクロプロセッサ11と他の各部を接続するためのバス19と、を備えて構成されている。」 (1の2) 「【0034】[2] EEPROMの構成図2にEEPROM16の概要構成ブロック図を示す。図2において、ROMセルは、128×16×8(行ビット数×列ビット数×データビット数)ビットのデータを記憶可能なROMセルを用いるものとする。【0035】EEPROM16は、アドレスデータA_(0) ?A_(10)の上位7ビットA_(4) ?A_(10)に基づいてアクセスすべき行を特定するための行デコーダ21と、128×16×8ビットのデータを記憶可能なROMセル22と、アドレスデータA_(0) ?A_(10)の下位4ビットA_(0) ?A_(3) に基づいてアクセスすべき列を特定するための列デコーダ23と、行デコーダ21の出力である行アドレスデータ(=128ビット)に基づいて出力されたデータ群から、列デコーダ23の出力である列アドレスデータ(=16ビット)に基づく列に対応するデータを選択的に出力し、あるいは、列デコーダ23の出力である列アドレスデータ(=16ビット)に基づく列に対応するメモリセルに入力データを出力するセレクタ24と、セレクタ24により出力されたデータ(D_(0) ?D_(7) :8ビット)を一時的に格納し、あるいは、バス19を構成する図示しないデータバスを介して入力されたデータを一時的に格納するバッファ25と、書込イネーブル信号/WE、出力イネーブル信号/OE及びチップイネーブル信号/CEが入力され、EEPROM16の書込制御及び読出制御を行うコントロール部26と、を備えて構成されている。」 (1の3) 「【0037】以下の説明においては、データA(=二進数で1011)及びデータB(=二進数で0011)をEEPROM16に書き込む場合の処理について説明する。【0038】[3.1] 書込処理まず、マイクロプロセッサ11は、データAをバッファ25に転送し、格納する(ステップS1)。【0039】次にマイクロプロセッサ11は、データA(=二進数で1011)をアドレスXに格納する(ステップS2)。より具体的には、マイクロプロセッサ11は、図5の時刻ｔ1に示すように、チップイネーブル信号/CE=“L”とし、出力イネーブル信号/OE=“H”とし、データAをバッファ25に出力する。【0040】次にマイクロプロセッサ11は、データAを格納すべきアドレスXに対応するアドレスデータA_(0) ?A_(10)をバス19を介してEEPROM16に出力し、アドレスデータA_(0) ?A_(10)の上位7ビットA_(4) ?A_(10)を行デコーダ21にセットし、アドレスデータA_(0) ?A_(10)の下位4ビットA_(0) ?A_(3) を列デコーダ23にセットする。【0041】続いてマイクロプロセッサ11は、図5の時刻ｔ2に示すように、書込イネーブル信号/WE=“L”とする。これにより、データAは、コントロール部26の制御下でROMセル側に転送され、アドレスXに格納されることとなる(図4参照)。【0042】次にマイクロプロセッサ11は、データA(=二進数で1011)の補数である補数データ/A(=二進数で0100)を算出し、補数データ/Aをバッファ25に転送し、格納する(ステップS3)。【0043】次にマイクロプロセッサ11は、補数データ/A(=二進数で0100)をアドレスXにつづけて格納する(ステップS4;図4参照)。【0044】次に同様にして、マイクロプロセッサ11は、データB(=二進数で0011)をバッファ25に転送、格納し(ステップS5;図4参照)、データB(=二進数で0011)をアドレスXに続けて格納する(ステップS6;図4参照)。【0045】さらにマイクロプロセッサ11は、データB(=二進数で0011)の補数である補数データ/B(=二進数で1100)を算出し、補数データ/Bをバッファ25に転送、格納し(ステップS7)、補数データ/B(=二進数で1100)をアドレスXにつづけて格納する(ステップS8)。」 (1の4) 「【0047】[3.2] 書込チェック処理次に書き込んだデータのチェックを行う書込チェック処理について、図6の処理フローチャート及び図7のタイミングチャートを参照して説明する。【0048】まず、マイクロプロセッサ11は、アドレスXからデータA、補数データA(当審注:この「A」は誤記であり、正しくは「/A」である。)、データB及び補数データ/Bを順次バッファ25に転送し、読み出す(ステップS11)。【0049】より具体的には、マイクロプロセッサ11は、図7の時刻ｔ1に示すように、アドレスXに対応するアドレスデータA_(0) ?A_(10)をバス19を介してEEPROM16に出力し、アドレスデータA_(0) ?A_(10)の上位7ビットA_(4) ?A_(10)を行デコーダ21にセットし、アドレスデータA_(0) ?A_(10)の下位4ビットA_(0) ?A_(3) を列デコーダ23にセットする。【0050】次に図7の時刻ｔ2に示すように、チップイネーブル信号/CE=“L”とし、時刻ｔ3に示すように出力イネーブル信号/OE=“L”とし、時刻ｔ4に示すように、データA、補数データ/A、データB及び補数データ/Bを順次バッファ25に出力する。【0051】これによりマイクロプロセッサ11は、データA、補数データ/A、データB及び補数データ/Bを順次バッファ25から読み出し、RAM17の所定の転送エリアに格納する(ステップS12)。そして、データAの補数を求め、補数データ/Aと比較する(ステップS13)。【0052】続いて、データAの補数が補数データ/Aと一致するか否かを判別する(ステップS14)。ステップS14の判別において、データAの補数が補数データ/Aと一致しない場合には(ステップS14;Nｏ)、処理をステップS19に移行する。ステップS14の判別において、データAの補数が補数データ/Aと一致する場合には(ステップS14;Yeｓ)、データBの補数を求め、補数データ/Bと比較する(ステップS15)。【0053】続いて、データBの補数が補数データ/Bと一致するか否かを判別する(ステップS16)。【0054】ステップS16の判別において、データBの補数が補数データ/Bと一致しない場合には(ステップS16;Nｏ)、処理をステップS19に移行する。ステップS16の判別において、データAの補数が補数データ/Aと一致する場合(当審注:この「データAの補数が補数データ/Aと一致する場合」は誤記であり、正しくは「データBの補数が補数データ/Bと一致する場合」である。)には(ステップS16;Yeｓ)、EEPROM16から読み出したデータA及びデータBが(当審注:この「データA及びデータBが」は誤記であり、正しくは「データA及びデータBと」である。)書込データとを比較する(ステップS17)。【0055】次に、EEPROM16から読み出したデータA及びデータBが書込データと一致していたか否かを判別し(ステップS18)、一致していた場合には(ステップS18;Yeｓ)、書込チェック処理を終了する。【0056】一方、ステップS14の判別において、データAの補数が補数データ/Aと一致しない場合(ステップS14;Nｏ)、ステップS16の判別において、データBの補数が補数データ/Bと一致しない場合(ステップS16;Nｏ)及びEEPROM16から読み出したデータA及びデータBが書込データと一致していない場合(ステップS18;Nｏ)には、…(中略)… 【0059】ステップS21の判別において、データの不一致が1回目である場合には(ステップS21;Yeｓ)、再び処理をステップS1に移行し、書込処理からやり直す(ステップS22)。ステップS21の判別において、データの不一致が1回目ではない場合には(ステップS21;Nｏ)、EEPROM16の転送エラーであるとして処理を終了する(ステップS23)。」 (1の5) 「【0060】[4] 実施形態の効果以上の説明のように、本実施形態によれば、データ書込時には、書込対象のデータ及びその補数データを書き込むように構成しているので、書込終了後に直ちにデータチェックを行うことができ、書込データの信頼性を向上させることができる。」 (1の6) 引用例1の図面の【図4】には、値が「1011」であるデータAと、値が「0100」である補数データ/Aと、値が「0011」であるデータBと、値が「1100」である補数データ/Bが、アドレスXが示す領域のうちのそれぞれ別々の部分に格納されている様子が示されている。 3の2.引用発明の認定引用例1の上記(1の1)に「図1にEEPROMを用いたマイクロコンピュータの概要構成ブロック図を示す。」、「マイクロコンピュータ10は、マイクロコンピュータ10全体を制御するために(当審注:この「ために」は誤記であり、正しくは「ための」である。)マイクロプロセッサ11と、…(中略)…更新の可能性のある各種制御用プログラムや制御用データを記憶するEEPROM16と、…(中略)…マイクロプロセッサ11と他の各部を接続するためのバス19と、を備えて構成されている。」と記載されていることから明らかなように、EEPROM16を用いたマイクロコンピュータ10であると認められ、また、当該マイクロコンピュータ10はマイクロプロセッサ11を備えていると認められる。引用例1の上記(1の3)に「データA(=二進数で1011)及びデータB(=二進数で0011)をEEPROM16に書き込む場合の処理について説明する。」、「マイクロプロセッサ11は、データA(=二進数で1011)をアドレスXに格納する(ステップS2)。」、「マイクロプロセッサ11は、補数データ/A(=二進数で0100)をアドレスXにつづけて格納する(ステップS4;図4参照)。」、「マイクロプロセッサ11は、…(中略)…データB(=二進数で0011)をアドレスXに続けて格納する(ステップS6;図4参照)。」、「マイクロプロセッサ11は、…(中略)…補数データ/B(=二進数で1100)をアドレスXにつづけて格納する(ステップS8)。」と記載され、上記(1の6)で指摘したように「引用例1の図面の【図4】には、値が「1011」であるデータAと、値が「0100」である補数データ/Aと、値が「0011」であるデータBと、値が「1100」である補数データ/Bが、アドレスXが示す領域のうちのそれぞれ別々の部分に格納されている様子が示されている。」ことから、マイクロプロセッサ11は、EEPROM16のアドレスXが示す領域のうちの所定の部分にデータAまたはデータBを格納する処理を行い、データAまたはデータBを格納する処理の実行の結果、EEPROM16のアドレスXに格納されるデータAまたはデータBの補数データ/Aまたは補数データ/Bを、EEPROM16のアドレスXが示す領域のうちの所定の部分ではない残りの部分に格納するものであると認められる。引用例1の上記(1の3)の記載は引用例1の【図3】に示される書込処理のフローチャートを説明したものであり、この上記(1の3)に記載されている各ステップの動作は一連の動作として実行されるものである。そして、上記(1の3)には「マイクロプロセッサ11は、データA(=二進数で1011)をアドレスXに格納する(ステップS2)。」、「マイクロプロセッサ11は、…(中略)…データB(=二進数で0011)をアドレスXに続けて格納する(ステップS6;図4参照)。」と記載されているとともに、「マイクロプロセッサ11は、補数データ/A(=二進数で0100)をアドレスXにつづけて格納する(ステップS4;図4参照)。」、「マイクロプロセッサ11は、…(中略)…補数データ/B(=二進数で1100)をアドレスXにつづけて格納する(ステップS8)。」とも記載されているのであるから、引用例1に記載されていると既に認定した事項も併せて考慮すれば、マイクロプロセッサ11は、補数データ/Aまたは補数データ/Bを、EEPROM16のアドレスXが示す領域のうちの所定の部分ではない残りの部分に格納する動作を、データAまたはデータBを格納する処理の度に行うものであると認められる。データAと補数データ/Aとの関係について、引用例1の上記(1の3)においては、「マイクロプロセッサ11は、データA(=二進数で1011)をアドレスXに格納する(ステップS2)。」ということを実行した後に、「マイクロプロセッサ11は、データA(=二進数で1011)の補数である補数データ/A(=二進数で0100)を算出し、…(中略)…(ステップS3)。…(中略)…マイクロプロセッサ11は、補数データ/A(=二進数で0100)をアドレスXにつづけて格納する(ステップS4;図4参照)。」ということを実行するものである。また、データBと補数データ/Bとの関係について、上記(1の3)においては、「マイクロプロセッサ11は、…(中略)…データB(=二進数で0011)をアドレスXに続けて格納する(ステップS6;図4参照)。」ということを実行した後に、「マイクロプロセッサ11は、データB(=二進数で0011)の補数である補数データ/B(=二進数で1100)を算出し、…(中略)…(ステップS7)、補数データ/B(=二進数で1100)をアドレスXにつづけて格納する(ステップS8)。」ということを実行するものである。これらのことと、引用例1に記載されているとして既に認定している事項を併せて考慮すれば、マイクロプロセッサ11は、EEPROM16のアドレスXに格納されるデータAまたはデータBをEEPROM16のアドレスXが示す領域のうちの所定の部分に格納した後に、補数データ/Aまたは補数データ/Bを算出し、補数データ/Aまたは補数データ/BをEEPROM16のアドレスXが示す領域のうちの所定の部分ではない残りの部分に格納するものであると認められる。上記引用例1の記載事項及び図面を総合勘案すると、引用例1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。「EEPROM16のアドレスXが示す領域のうちの所定の部分にデータAまたはデータBを格納する処理を行い、データAまたはデータBを格納する処理の実行の結果、EEPROM16のアドレスXに格納されるデータAまたはデータBの補数データ/Aまたは補数データ/Bを、EEPROM16のアドレスXが示す領域のうちの所定の部分ではない残りの部分に格納するマイクロプロセッサ11を備え、マイクロプロセッサ11は、補数データ/Aまたは補数データ/Bを、EEPROM16のアドレスXが示す領域のうちの所定の部分ではない残りの部分に格納する動作を、データAまたはデータBを格納する処理の度に行うものであって、マイクロプロセッサ11は、EEPROM16のアドレスXに格納されるデータAまたはデータBをEEPROM16のアドレスXが示す領域のうちの所定の部分に格納した後に、補数データ/Aまたは補数データ/Bを算出し、補数データ/Aまたは補数データ/BをEEPROM16のアドレスXが示す領域のうちの所定の部分ではない残りの部分に格納するものである、EEPROM16を用いたマイクロコンピュータ10。」 3の3.引用例2に記載されている技術的事項本願の優先日前に頒布された刊行物である特開昭61-243551号公報(昭和61年10月29日出願公開。以下、「引用例2」という。)には、図面とともに以下の技術的事項が記載されている。なお、引用例2においては文字の上に線(アッパーライン)が付されていることがあるが、これを以下では「/X」(Xは任意の文字)で表記することにする。 (2の1) 「本発明は、バッテリでバックアップされたスタンバイRAMへの書込み時に、1アドレスで選択できる領域の半分にデータを、また残りの半分には該データの補数を同時に書込み、そしてチェック時には1アドレスで選択できる領域から読出したものの前半と後半を、いずれか一方を反転して比較し、その一致、不一致からデータの正異常を判定することを特徴とするものである。」(第2頁左上欄第16行目?同頁右上欄第3行目) (2の2) 「第1図は本発明の一実施例を示す説明図で、(a)はスタンバイRAMの構成図、(b)?(d)は各処理のフローチャートである。本例のスタンバイRAMには、1アドレスで選択される領域(1バイト=8ビットとする)の半分(ビット4?7)にデータMを、また残りの半分(ビット0?3)には該データMの補数/Mを書込む。(b)はその格納処理フロー、(c)はそのうちのサブルーチンを示している。使用するCPUは8ビットを例としたもので、各8ビットのアキュムレータA、BとインデックスレジスタXを有する。(b)の処理ではアキュムレータAに￥M0(1バイトの左半分をデータMとして右半分はオール0のままとしたもの)を格納してから(c)のサブルーチンに移る。このサブルーチンではアキュムレータAの内容をアキュムレータBに複写し(A→B)、次いでBの内容を反転する(B←/B)。この結果Bの内容は￥/MFとなるが、これをB上で4ビツト右ヘシフトすると、Bの内容は￥0/Mになる。そこでAとBを加算すると(A←A+B)、A=￥M/Mになるので、これを(b)のフローでスタンバイRAMに書込む。このようにして(a)のスタンバイRAMの各領域にはデータM_(1),M_(2,)……がそれぞれ補数/M_(1),/M_(2),……を伴って書込まれる。(d)はこのスタンバイRAMをチェックするフローで、インデックスレジスタXにスタンバイRAMのスタートアドレス80Hを格納することから開始する。先ず、スタートアドレスでスタンバイRAMからデータ(￥M/M)を読出し、それをアキュムレータAに格納する(A←0,X)。次いでそれをアキュムレータBに複写し(A→B)、更にBの内容を反転する(B←/B)。これで￥/MMとなったBの内容を左に4回シフトすると￥M0となるが、これとAの下位4ビツトをマスクした値￥M0を比較し、A=Bであれば正常、A≠Bであれば異常と判断する。そして正常の場合にはアドレスを1つ進めて(X←X+1)上記と同様の動作を行い、これをスタンバイRAMのエンドアドレス9FHまで繰り返す。」(第2頁右上欄第16行目?同頁右下欄第14行目) 3の4.引用例2に記載されている発明の認定引用例2の上記(2の1)に「バッテリでバックアップされたスタンバイRAMへの書込み時に、1アドレスで選択できる領域の半分にデータを、また残りの半分には該データの補数を同時に書込み、」と記載され、上記(2の2)に「本例のスタンバイRAMには、1アドレスで選択される領域(1バイト=8ビットとする)の半分(ビット4?7)にデータMを、また残りの半分(ビット0?3)には該データMの補数/Mを書込む。」、「A=￥M/Mになるので、これを(b)のフローでスタンバイRAMに書込む。」と記載されていることから、データMをスタンバイRAMのビット4?7の部分に書き込むと同時に、補数/MをスタンバイRAMのビット0?3の部分に書き込むものと認められる。引用例2の上記(2の2)に「(b)の処理ではアキュムレータAに￥M0(1バイトの左半分をデータMとして右半分はオール0のままとしたもの)を格納してから(c)のサブルーチンに移る。このサブルーチンではアキュムレータAの内容をアキュムレータBに複写し(A→B)、次いでBの内容を反転する(B←/B)。この結果Bの内容は￥/MFとなるが、これをB上で4ビツト右ヘシフトすると、Bの内容は￥0/Mになる。そこでAとBを加算すると(A←A+B)、A=￥M/Mになる」と記載されていることから、データMの補数/Mを生成するものと認められる。さらに、引用例2の上記(2の2)においては、「(b)の処理ではアキュムレータAに￥M0(1バイトの左半分をデータMとして右半分はオール0のままとしたもの)を格納してから(c)のサブルーチンに移る。このサブルーチンではアキュムレータAの内容をアキュムレータBに複写し(A→B)、次いでBの内容を反転する(B←/B)。この結果Bの内容は￥/MFとなるが、これをB上で4ビツト右ヘシフトすると、Bの内容は￥0/Mになる。そこでAとBを加算すると(A←A+B)、A=￥M/Mになる」という記載の後に「A=￥M/Mになるので、これを(b)のフローでスタンバイRAMに書込む。」という記載があるので、引用例2に記載されていると既に認定したことも考慮すれば、引用例2には、「補数/Mを生成した後に、データMをスタンバイRAMのビット4?7の部分に書き込むと同時に、補数/MをスタンバイRAMのビット0?3の部分に書き込む」発明(以下、「引用例2に記載されている発明」という。)が記載されていると認められる。 3の5.周知例1に記載されている技術的事項本願の優先日前に頒布された刊行物である、中西健一,”メモリースティック規格詳解”,CQ出版株式会社,2001年6月1日,第27巻,第6号,Pageｓ:173-182(以下、「周知例1」という。)には、図面とともに以下の技術的事項が記載されている。 (周知1の1) 「メモリースティックの内部構成を図1に示す.メモリースティックはコントローラ(以下MSコントローラ)と,一つまたは複数のEEPROM(フラッシュメモリ),発振子,ライトプロテクトスイッチからなる.」(第173頁右欄第8行目?同頁同欄第11行目) (周知1の2) 「●論理-物理アドレス変換前節までは,メモリースティック上のフラッシュメモリのデータに物理的にアクセスする手段について解説した. ここではファイルシステムを実現し,ファイル,ディレクトリとしてアクセスするための手段について説明する.メモリースティックは,論理フォーマットとしてFAT方式を採用している.例として,8Mバイトのメモリースティックの論理フォーマット空間と物理フォーマット空間を図13に示す. 論理フォーマット上では,全空間にセクタアドレス(LBA)が振られている.このセクタアドレスを論理ブロックアドレスとして,テーブルを介して物理フォーマット空間上の物理ブロックアドレスに変換する. フラッシュメモリには書き込み保証のされる最大回数があるので,特定のブロックに書き込みが集中することは望ましくない.そのためにアドレス変換が必要となる.セクタアドレスから物理ブロックアドレスヘの変換方法を図14に示す. ●マウント処理/読み出し処理セクタアドレスの上位から,セグメント番号,論理ブロックアドレス,物理ページアドレスに分割され,論理-物理変換テーブルで論理ブロックアドレスを物理ブロックアドレスに変換する. セグメントとは,メモリースティックの物理アドレス空間を512ブロックごとに分割して管理する単位である.8Mバイトのメモリースティックの場合,全ブロック数が1024であり,セグメントは二つ存在する(図13). 論理-物理アドレスのマッピングは,一つのセグメント内で完結し,セグメント間にまたがってマッピングされることはない.各ブロックに割り当てられた論理ブロックアドレス値は,管理情報として冗長部9バイトの中に2バイトの値として書き込まれている(図9,図10参照). 論理-物理変換テーブルは,メモリースティックを機器に挿入したときのマウント処理の中で,全ブロックの論理アドレスを読み出して作成する.同時に,空き物理ブロックのテーブルも作成する.作成した論理-物理変換テーブル,空きブロックテーブルは,ワークメモリ上に保持することが望ましい.マウント処理のフローを図15に,セクタデータの読み出し処理を図16に示す. ●書き込み処理セクタデータの書き込み処理を図17に示す.書き込み処理は多少複雑である.メモリースティックのフラッシュメモリモデルでは,NANDタイプと同じく消去単位はブロック,書き込み単位はページである.そのために,空きブロックテーブルから新物理ブロックテーブル(当審注:この「新物理ブロックテーブル」は誤記であり、正しくは「新物理ブロックアドレス」である。)を取得した後,1セクタのデータを書き込むために,全ブロックのデータを一度読み出す必要がある. そして,読み出したデータの一部を新しいデータで更新した後,先に取得した新物理ブロックに全データを書き込む.不要になった旧物理ブロックは消去し,空きブロックテーブルに登録して,書き込み処理を終了する. このように数セクタの書き換え処理であっても,1ブロック分の書き換え処理になる分,書き込み処理のパフォーマンスは低下する. 実際には,FAT上ではクラスタ単位でデータのアロケーションがなされる.クラスタ境界と物理ブロックの境界を一致させることで,旧物理ブロックのデータを読み出す必要がなくなり,パフォーマンスを改善することができる.メモリースティックの仕様書では,クラスタ境界と物理ブロック境界が一致するようなパラメータを規定している.」(第178頁右欄下から3行目?第182頁左欄下から4行目) 3の6.周知例2に記載されている技術的事項本願の優先日前に頒布された刊行物である特開2003-15929号公報(平成15年1月17日出願公開。以下、「周知例2」という。)には、図面とともに以下の技術的事項が記載されている。 (周知2の1) 「【0004】図4は、論理アドレスと物理アドレスの関係を表す図である。フラッシュメモリを用いた不揮発性メモリ記憶装置においては、外部から指定される論理アドレスと、フラッシュメモリ内に配置される物理アドレスは一般的に一致しない。一致させると、フラッシュメモリ内で不良が発生したブロックのアドレスが使用できず、アプリケーションに負担がかかったり、あるいは特定アドレスに書き込みが頻発するシステムでは、そのアドレスに該当するブロックが短期間で書き換え保証回数を上回り短寿命になってしまう、という不都合が生じるからである。従って図3のように、物理ブロックは自分がどの論理アドレスに割り当てられているか冗長エリアの中に記憶している。一般的に不揮発性メモリ記憶装置のシステム制御部は、電源投入時に全フラッシュメモリの冗長領域に書かれている論理アドレス情報を読み出し、図5のような論理アドレスと物理アドレスを変換する論理物理アドレス変換テーブルをRAM上に作成する。システム制御部は、コマンド処理時に、外部から指定される論理アドレスに対し、その論理物理アドレス変換テーブルで物理アドレスを特定し、その物理アドレスに対しアクセスを行う。」 3の7.周知例3に記載されている技術的事項本願の優先日前に頒布された刊行物である特開平6-202937号公報(平成6年7月22日出願公開。以下、「周知例3」という。)には、図面とともに以下の技術的事項が記載されている。 (周知3の1) 「【0011】図1には本発明の好適な実施例であるEEPROMのデコーダ部10を含む部分回路図が示されている。外部からこのEEPROMに供給されるアドレス信号A_(0) ?A_(n) は、このデコーダ部10に供給されるわけであるが、アドレス信号の中の下位の3ビットすなわちA_(0) ,A_(1) ,A_(2) は、マッピング変更部12を介して、前記デコーダ部10に供給されている。このマッピング変更部12は、アドレス信号A_(0) ,A_(1) ,A_(2) ごとに備えられている3個のセレクタ14-0,14-1,14-2を含んでいる。これらのセレクタ14は、アドレスマッピング変更用メモリセル16からの出力信号によって、いずれかのアドレス信号を選択して出力する。そして、この選択されたアドレス信号が上述したデコーダ部10に供給され、デコーダ部10において、下位の3ビットに応じた8個のデコード信号が生成される。なお、図1においてはこの8個のデコード信号のうち4個を省略し、最初の4個のみ図示している。【0012】本実施例において特徴的なことは、アドレスマッピング変更用メモリセル16の値が書き替わることにより、デコーダ部10に印加されるアドレス信号のビット配列が変更されることである。従って、変更前と変更後においては同じアドレス信号が印加された場合でもそれによってアクセスされるメモリセルは物理的に異なったものとなる。従って、ある特定のメモリセルにのみ頻繁に書き替えが行われるような用途においても、一定期間毎にアドレス信号と、それに対応する物理的なメモリセルとの対応を変えることにより、ある特定のメモリセルだけが寿命となってしまうことを防止することが可能である。」 (周知3の2) 「【0022】なお、本実施例においてはEEPROMの例について示したが、フラッシュメモリ(電気的に一括消去可能な読み出し専用メモリ)に適用しても好適である。すなわち、このフラッシュメモリにおいても図1と同様の回路を設けることにより外部からアドレスマッピング変更用メモリセル16に所定の値を書き込むことにより、アドレスのマッピングを変更することが可能である。」 3の8.周知例4に記載されている技術的事項本願の優先日前に頒布された刊行物である特開平4-64998号公報(平成4年2月28日出願公開。以下、「周知例4」という。)には、図面とともに以下の技術的事項が記載されている。なお、周知例4においては文字の上に線(アッパーライン)が付されていることがあるが、これを以下では「/X」(Xは任意の文字)で表記することにする。 (周知4の1) 「第1図はこの発明によるEEPROMの全体の構造をブロックの形で示した図である。同図で、アドレス入力バッファ1、デコーダ回路3、書込み回路4およびメモリアレイ6は従来のEEPROMと同じであるが、本願発明のEEPROMでは、アドレス入力バッファ1とデコーダ回路3との間にアドレス変換回路2が設けられている。また、デコーダ回路3と書込み回路4からの信号により、メモリアレイのブロック毎に書込み/消去回数をカウントするカウンタ5が設けられている。このカウンタ5はある一定の書込み/消去回数をカウントすると、アドレス反転信号Sを発生し、これをアドレス変換回路2に供給する。アドレス変換回路2は上記アドレス反転信号Sに応答してメモリアレイ6に対するアドレス空間のアドレスを変換する。アドレス変換回路2の動作を第2図に示すアドレス変換回路の実施例について第3図のアドレス空間を参照しつつ説明する。ここでは、3入力アドレス(A2、A1、A0)のうちの最上位のアドレスA2だけを反転する場合を例示している。アドレス入力バッファlからの出力A2が第2図のアドレス変換回路2に入力されるものとする。書込み/消去回数がある一定値より小さく、カウンタ5からアドレス反転信号Sが発生されないときは、出力セレクタ8は接点P1側に接続されており、アドレス入力バッファ1からの出力A2はインバータ71、72からなる偶数段のインバータを経由して、そのままアドレス信号A2として該セレクタ8から出力される。ところが、書込み/消去回数が上記ある一定値を越えて、カウンタ5からアドレス反転信号Sが出力されると、セレクタ8は接点P2側に切替えられて、アドレス入力バッファ1からの出力A2はインバータ71、73、74からなる奇数段のインバータを経由して反転されて、/A2としてセレクタ8から出力される。この場合、(A2、A1、A0)のアドレス空間は(/A2、A1、A0)に変換され、第3図に示すようなアドレス空間になる。この変換されたアドレス空間では、EEPROMの外部からはアドレス(0、0、0)からカウントアップして行く場合でも、内部では後半の番地A-5のアドレス空間からカウントを開始することになる。従って、EEFROMの全アドレスを使用しない部分使用態様で、アドレスを最初の番地A-1から順次使用して行く使用例でも、書込み/消去回数の制限の中でメモリブロック全体を最大限利用することができる。第3図の例では、全アドレスの中で半分の番地のメモリブロックしか使用しない場合に、各アドレス番地の書込み/消去の保証回数が例えば1万回であれば、上記のアドレス変換により、2万回迄書込み/消去を繰返すことができ、保証回数を実効的に2倍に拡大することができる。」(第2頁左下欄第10行目?第3頁右上欄第2行目) 3の9.フラッシュメモリ等におけるアドレス変換に関する周知技術の認定フラッシュメモリが、電気的に消去及び書換可能なROM(EEPROM(Electrical Erasable and Programmable Read Only Memory))の一種であることは、よく知られたことである。そのことは、周知例1の上記(周知1の1)に「EEPROM(フラッシュメモリ)」と記載されていることにも反映されている。そして、周知例1の上記(周知1の2)に「フラッシュメモリには書き込み保証のされる最大回数があるので,特定のブロックに書き込みが集中することは望ましくない.そのためにアドレス変換が必要となる.」、「セクタアドレスの上位から,セグメント番号,論理ブロックアドレス,物理ページアドレスに分割され,論理-物理変換テーブルで論理ブロックアドレスを物理ブロックアドレスに変換する.」と記載され、周知例2の上記(周知2の1)に「フラッシュメモリを用いた不揮発性メモリ記憶装置においては、外部から指定される論理アドレスと、フラッシュメモリ内に配置される物理アドレスは一般的に一致しない。」、「コマンド処理時に、外部から指定される論理アドレスに対し、その論理物理アドレス変換テーブルで物理アドレスを特定し、その物理アドレスに対しアクセスを行う。」と記載され、周知例3の上記(周知3の2)に「本実施例においてはEEPROMの例について示したが、フラッシュメモリ(電気的に一括消去可能な読み出し専用メモリ)に適用しても好適である。すなわち、このフラッシュメモリにおいても図1と同様の回路を設けることにより外部からアドレスマッピング変更用メモリセル16に所定の値を書き込むことにより、アドレスのマッピングを変更することが可能である。」と記載されていることから例示されるような、フラッシュメモリをアクセスするに際して、論理アドレスから物理アドレスへのアドレス変換を行うようにすることは周知である。また、周知例3の上記(周知3の1)に「外部からこのEEPROMに供給されるアドレス信号A_(0) ?A_(n) は、このデコーダ部10に供給されるわけであるが、アドレス信号の中の下位の3ビットすなわちA_(0) ,A_(1) ,A_(2) は、マッピング変更部12を介して、前記デコーダ部10に供給されている。」と記載され、周知例4の上記(周知4の1)に「第1図はこの発明によるEEPROMの全体の構造をブロックの形で示した図である。同図で、アドレス入力バッファ1、デコーダ回路3、書込み回路4およびメモリアレイ6は従来のEEPROMと同じであるが、本願発明のEEPROMでは、アドレス入力バッファ1とデコーダ回路3との間にアドレス変換回路2が設けられている。」と記載されていることから例示されるような、フラッシュメモリではないEEPROMについても、アクセスするに際して、アドレス変換を行うようにすることも周知である。以上で示したように、フラッシュメモリであっても、フラッシュメモリでなくても、電気的に消去及び書換可能なROM(EEPROM(Electrical Erasable and Programmable Read Only Memory)へアクセスするためのアドレスに関して、アドレス変換を行うことは、当業者には周知である(以下、この周知技術を「周知技術1」という。)。 4.対比補正後の請求項1に係る発明と引用発明を比較する。引用発明における「EEPROM16」と補正後の請求項1に係る発明における「フラッシュメモリ」は、少なくとも、電気的に消去及び書換可能なROMである点で一致する。(なお、一般に、フラッシュメモリはEEPROM(Electrical Erasable and Programmable Read Only Memory)の一種である、とされるものである。)そのため、引用発明における「EEPROM16を用いたマイクロコンピュータ10」と補正後の請求項1に係る発明における「フラッシュメモリのデータ処理装置」は、電気的に消去及び書換可能なROMのデータ処理装置である点で一致する。引用発明における「EEPROM16のアドレスX」と、補正後の請求項1に係る発明における「所定の論理アドレス」、「論理アドレス」、「物理アドレス」は、電気的に消去及び書換可能なROMをアクセスするためのアドレスである点で一致する。引用発明における「EEPROM16」に「データAまたはデータBを格納する処理」は、補正後の請求項1に係る発明における「データ演算」に相当する。引用発明における「格納」は補正後の請求項1に係る発明における「記録」に相当する。引用発明における「データA」及び「データB」はいずれも、補正後の請求項1に係る発明における「データ」に相当する。引用発明における「補数データ/A」及び「補数データ/B」はいずれも、補正後の請求項1に係る発明における「インバーテッドデータ」に相当する。引用例1の上記(1の4)の書込チェック処理のフローチャートの説明や、上記(1の5)の引用発明の効果の説明に示されるように、引用発明における「EEPROM16のアドレスXが示す領域のうちの所定の部分ではない残りの部分」に格納される「補数データ/A」や「補数データ/B」は、「データA」や「データB」が有効であるか否かをチェックするためにあるのであるから、引用発明における「領域のうちの所定の部分ではない残りの部分」は、補正後の請求項1に係る発明における「データの有効性如何を示すインデックス領域」に相当する。引用発明における「補数データ/Aまたは補数データ/Bを算出」することは、補正後の請求項1に係る発明における「インバーテッドデータを生成」することに相当する。引用発明における「領域のうちの所定の部分」は補正後の請求項1に係る発明における「データ領域」に相当する。以上を総合すると、引用発明における「マイクロプロセッサ11」と補正後の請求項1に係る発明における「制御部」は、電気的に消去及び書換可能なROMをアクセスするためのアドレスにデータ演算を行い、前記演算実行結果、前記アドレスに記録されるデータのインバーテッドデータを前記アドレスに記録されるデータの有効性如何を示すインデックス領域に記録するものであり、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行うものであり、前記インバーテッドデータを生成することと、前記アドレスに記録されるデータを前記電気的に消去及び書換可能なROMのデータ領域に記録することと、前記インバーテッドデータを前記インデックス領域に記録することを行う、制御部である点で一致する。すると、補正後の請求項1に係る発明と引用発明とは、次の点で一致する。＜一致点＞電気的に消去及び書換可能なROMをアクセスするためのアドレスにデータ演算を行い、前記演算実行結果、前記アドレスに記録されるデータのインバーテッドデータを前記アドレスに記録されるデータの有効性如何を示すインデックス領域に記録する制御部を備え、前記制御部は、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行うものであって、前記制御部は、前記インバーテッドデータを生成することと、前記アドレスに記録されるデータを前記電気的に消去及び書換可能なROMのデータ領域に記録することと、前記インバーテッドデータを前記インデックス領域に記録することを行う、電気的に消去及び書換可能なROMのデータ処理装置。一方で、両者は、次の点で相違する。＜相違点1＞電気的に消去及び書換可能なROMに関して、補正後の請求項1に係る発明では「フラッシュメモリ」であるのに対し、引用発明では「EEPROM16」であるものの、(引用例1の上記(1の2)における「EEPROM16」に関する記載を考慮しても)フラッシュメモリ型とはいえない点。＜相違点2＞電気的に消去及び書換可能なROMをアクセスするためのアドレスに関して、補正後の請求項1に係る発明では「論理アドレス」または「物理アドレス」であり、これに伴い、補正後の請求項1に係る発明は「前記論理アドレスを物理アドレスに変換する変換部」を備えるものであるのに対して、引用発明では「EEPROM16のアドレスX」であるが、論理アドレスと物理アドレスの区別が行われているものではなく、これに伴い、引用発明は論理アドレスを物理アドレスに変換する変換部を備えない点。＜相違点3＞補正後の請求項1に係る発明は「所定の論理アドレスを用いてデータ演算を要請するユーザ要請部」を備え、これに伴い、「制御部」が行う「データ演算」が「ユーザ要請部」に「要請された」ことをきっかけとするものであるのに対し、引用発明における「マイクロプロセッサ11」が行う「EEPROM16のアドレスXが示す領域のうちの所定の部分にデータAまたはデータBを格納する処理」を何をきっかけとするものであるのかが引用例1には記載されていない点。＜相違点4＞制御部が、インバーテッドデータを生成することと、アドレスに記録されるデータを電気的に消去及び書換可能なROMのデータ領域に記録することと、インバーテッドデータをインデックス領域に記録することを行うことに関して、補正後の請求項1に係る発明は、「前記インバーテッドデータを生成した後に、前記」「アドレスに記録されるデータを」「データ領域に記録するとともに、前記インバーテッドデータを前記インデックス領域に記録する」ものであるのに対し、引用発明は、「アドレスXに格納されるデータAまたはデータBを」「アドレスXが示す領域のうちの所定の部分に格納した後に、補数データ/Aまたは補数データ/Bを算出し、補数データ/Aまたは補数データ/Bを」「アドレスXが示す領域のうちの所定の部分ではない残りの部分に格納する」ものである点。 5.判断上記相違点1乃至4について検討する。 5の1.相違点1及び2についてフラッシュメモリが、電気的に消去及び書換可能なROM(EEPROM(Electrical Erasable and Programmable Read Only Memory))の一種であることは、よく知られたことである。また、上記「3の9.フラッシュメモリ等におけるアドレス変換に関する周知技術の認定」にて周知技術1として示したように、フラッシュメモリであっても、フラッシュメモリでなくても、電気的に消去及び書換可能なROM(EEPROM(Electrical Erasable and Programmable Read Only Memory)へアクセスするためのアドレスに関して、アドレス変換を行うことは、当業者には周知である。そのため、引用発明に周知技術1を適用し、引用発明において、EEPROM16をフラッシュメモリとし、論理アドレスを物理アドレスに変換する手段を備えるようにして、アドレスとして、論理アドレスと物理アドレスを用いるようにすることに特段の困難性はない。よって、上記相違点1及び2は格別のものではない。 5の2.相違点3について引用発明における「マイクロプロセッサ11」が行う「EEPROM16のアドレスXが示す領域のうちの所定の部分にデータAまたはデータBを格納する処理」についても、何らかのきっかけがあって実行されるものであることは自明である。そのきっかけを作る手段として、引用発明において、ユーザがアドレスXに該当する所定の論理アドレスを用いてデータAまたはデータBを格納する処理を要請する手段を備えるようにするか、または、引用発明である「EEPROM16を用いたマイクロコンピュータ10」を構成する何らかの構成要素(どのような構成要素が存在するのかについては、引用例1の上記(1の1)に列記されている。)に、当該要請する手段の役割を果たさせるようにすることに、何ら困難性はない。よって、上記相違点3は格別のものではない。 5の3.相違点4について上記「3の4.引用例2に記載されている発明の認定」で示したように、引用例2には「補数/Mを生成した後に、データMをスタンバイRAMのビット4?7の部分に書き込むと同時に、補数/MをスタンバイRAMのビット0?3の部分に書き込む」発明が記載されている。引用例2に記載された発明における「データM」は、引用発明における「データA」または「データB」に相当する。また、引用例2に記載された発明における「補数/M」は、引用発明における「補数データ/A」または「補数データ/B」に相当する。さらに、引用例2に記載された発明における「ビット4?7の部分」は、引用発明における「領域のうちの所定の部分」に相当する。加えて、引用例2に記載された発明における「ビット0?3の部分」は、引用発明における「領域のうちの所定の部分ではない残りの部分」に相当する。引用発明と引用例2に記載された発明はともに、メモリにデータを格納する(書き込む)に際して、当該データの補数もメモリに書き込み、データの有効性を、メモリから読み出したデータとメモリから読み出した補数とを比較検討することにより判断するものという点では同様のものであるから、引用発明に引用例2に記載された発明を適用して、引用発明において、補数データ/Aまたは補数データ/Bを算出した後に、アドレスXに格納されるデータAまたはデータBをアドレスXが示す領域のうちの所定の部分に格納するとともに、補数データ/Aまたは補数データ/Bを領域のうちの所定の部分ではない残りの部分に格納するように設計変更することに特段の困難性はない。よって、上記相違点4は格別のものではない。また、補正後の請求項1に係る発明が有する作用効果は、引用発明、引用例2に記載された発明及び(周知例1乃至4に例示された)周知技術1から当業者が予測できた範囲内のものである。よって、補正後の請求項1に係る発明は、引用発明、引用例2に記載された発明及び(周知例1乃至4に例示された)周知技術1に基いて、当業者が容易に発明をすることができたものである。 6.小括したがって、補正後の請求項1に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。つまり、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。よって、上記補正却下の決定の結論のとおり決定する。第3.本願発明の認定平成21年2月26日付けの手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成20年6月4日付けの手続補正により補正された、本願の特許請求の範囲の請求項1に記載されたとおりの次のものと認められる。「所定の論理アドレスを用いてデータ演算を要請するユーザ要請部と、前記論理アドレスを物理アドレスに変換する変換部と、前記変換された物理アドレスに前記要請されたデータ演算を行い、前記演算実行結果、前記論理アドレスに記録されたデータのインバーテッドデータを前記論理アドレスに記録されたデータの有効性如何を示すインデックス領域に記録する制御部と、を備え、前記制御部は、前記インバーテッドデータをインデックス領域に記録する動作を、前記データ演算の度に行うフラッシュメモリのデータ処理装置。」第4.先行技術文献に記載されている発明の認定引用例1には、図面とともに、上記「第2.補正却下の決定」の「3.先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「3の1.引用例1に記載されている技術的事項」で示される技術的事項が記載されており、上記「第2.補正却下の決定」の「3.先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「3の2.引用発明の認定」にて、「引用発明」として認定したとおりの発明が記載されていると認められる。周知例1乃至4には、図面とともに、上記「第2.補正却下の決定」の「3.先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「3の5.周知例1に記載されている技術的事項」、「3の6.周知例2に記載されている技術的事項」、「3の7.周知例3に記載されている技術的事項」及び「3の8.周知例4に記載されている技術的事項」で示される技術的事項が記載されており、これらの周知例には上記「第2.補正却下の決定」の「3.先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定」の「3の9.フラッシュメモリ等におけるアドレス変換に関する周知技術の認定」として認定したとおりの周知技術1が記載されている。第5.対比補正後の請求項1に係る発明と比べ、本願発明は「前記制御部は、前記インバーテッドデータを生成した後に、前記論理アドレスに記録されるデータを前記フラッシュメモリのデータ領域に記録するとともに、前記インバーテッドデータを前記インデックス領域に記録する」という発明特定事項がない。また、補正後の請求項1における「前記論理アドレスに記録されるデータ」という記載のうち2箇所について、本願発明に対応する補正前の請求項1では「前記論理アドレスに記録されたデータ」と記載されている。(なお、「前記論理アドレスに記録されるデータ」と「前記論理アドレスに記録されたデータ」の表現の差異により、引用発明との一致点や相違点を認定するに際して、格別の差異は生じない。) これらのことと、上記「第2.補正却下の決定」の「4.対比」を併せて検討すると、上記「第2.補正却下の決定」の「4.対比」で挙げられた上記相違点1乃至4のうち、相違点1乃至3が、本願発明と引用発明の相違点である。第6.判断既に、上記「第2.補正却下の決定」の「5.判断」で示したように、本願発明と引用発明の相違点はいずれも格別のものではない。また、本願発明が有する作用効果は引用発明及び(周知例1乃至4に例示されている)周知技術1から当業者が予測できた範囲内のものである。よって、本願発明は、引用発明及び(周知例1乃至4に例示されている)周知技術1に基いて、当業者が容易に発明をすることができたものである。第7.むすびしたがって、本願の請求項1に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第29条第2項の規定により特許を受けることができない。よって、結論のとおり審決する。
審理終結日	2011-06-01
結審通知日	2011-06-07
審決日	2011-06-21
出願番号	特願2005-298173(P2005-298173)
審決分類	P 1 8・ 572- Z (G06F) P 1 8・ 575- Z (G06F) P 1 8・ 121- Z (G06F)
最終処分	不成立
前審関与審査官	堀江義隆
特許庁審判長	吉岡浩
特許庁審判官	清木泰田中秀人
発明の名称	フラッシュメモリのデータ処理装置及び方法
代理人	志賀正武
代理人	村山靖彦
代理人	渡邊隆
代理人	実広信哉

プライバシーポリシーセキュリティーポリシー運営会社概要サービスに関しての問い合わせ