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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1246863
審判番号 不服2010-13938  
総通号数 145 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-01-27 
種別 拒絶査定不服の審決 
審判請求日 2010-06-24 
確定日 2011-11-10 
事件の表示 平成 9年特許願第367189号「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成11年 7月 9日出願公開,特開平11-186524〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯
本願は,平成9年12月24日の出願であって,平成21年5月26日付けの拒絶理由通知に対して,同年8月3日に手続補正書及び意見書が提出されたが,平成22年3月24日に拒絶査定がされ,これに対し,同年6月24日に拒絶査定不服審判が請求されるとともに,手続補正書が提出されたものである。

第2 平成22年6月24日付けの手続補正書による補正について

[補正却下の決定の結論]
平成22年6月24日付けの手続補正書による補正を却下する。

[理由]
1 本件補正の内容
平成22年6月24日付けの手続補正書による補正のうち,特許請求の範囲に対する補正(以下「本件補正」という)は,補正前の特許請求の範囲1?16を,補正後の特許請求の範囲の請求項1?16とするものであり,次の補正内容からなる。

(1)補正事項1
請求項9を補正するものであり,本件補正前後の請求項9の記載は次のとおりである。

ア 補正前の請求項9
「主表面を有する半導体基板と,
前記半導体基板の主表面に設けられた電界効果トランジスタと,
前記電界効果トランジスタを覆うよう前記半導体基板の主表面の上に設けられた第1の絶縁層と,
前記第1の絶縁層内に設けられ,前記電界効果トランジスタのソースまたはドレイン領域と電気的に接続された導電体と,
シリコンを含み,前記第1の絶縁層の上に設けられた窒化膜と,
シリコンを含み,前記窒化膜の上面に接するように設けられた第1の酸化膜と,
シリコンを含み,前記第1の酸化膜の上面に接するように設けられ,前記第1の酸化膜とはエッチングレートの異なる第2の酸化膜と,
前記窒化膜,前記第1の酸化膜及び第2の酸化膜に設けられた開口部の内側表面に沿って設けられ,前記導電体と電気的に接続されるキャパシタの下部電極と,
誘電体膜を介して前記下部電極と対向して配置されたキャパシタの上部電極とを備え,
前記開口部は,その開口幅が前記第1の酸化膜で規定される第1の部分と,前記第2の酸化膜で規定される第2の部分とを含み,前記半導体基板の裏面に対し垂直な一断面から見て前記第1の部分の開口幅が前記第2の部分の開口幅よりも広い,半導体装置。」

イ 補正後の請求項9
「主表面を有する半導体基板と,
前記半導体基板の主表面に設けられた電界効果トランジスタと,
前記電界効果トランジスタを覆うよう前記半導体基板の主表面の上に設けられた第1の絶縁層と,
前記第1の絶縁層内に設けられ,前記電界効果トランジスタのソースまたはドレイン領域と電気的に接続された導電体と,
シリコンを含み,前記第1の絶縁層の上に設けられた窒化膜と,
シリコンを含み,前記窒化膜の上面に接するように設けられた第1の酸化膜と,
シリコンを含み,前記第1の酸化膜の上面に接するように設けられ,前記第1の酸化膜とはエッチングレートの異なる第2の酸化膜と,
前記窒化膜,前記第1の酸化膜及び第2の酸化膜に設けられた開口部の内側表面に沿って設けられ,前記導電体と電気的に接続されるキャパシタの下部電極と,
誘電体膜を介して前記下部電極と対向して配置されたキャパシタの上部電極とを備え,
前記開口部は,その開口幅が前記第1の酸化膜で規定される第1の部分と,前記第2の酸化膜で規定される第2の部分とを含み,前記半導体基板の裏面に対し垂直な一断面から見て前記窒化膜の上面に接する前記第1の部分の開口幅が前記第2の部分の開口幅よりも広い,半導体装置。」

ウ 上記ア,イから,補正事項1は,本件補正前の請求項9の「前記半導体基板の裏面に対し垂直な一断面から見て前記第1の部分の開口幅が前記第2の部分の開口幅よりも広い」との事項を,本件補正後の請求項9の「前記半導体基板の裏面に対し垂直な一断面から見て前記窒化膜の上面に接する前記第1の部分の開口幅が前記第2の部分の開口幅よりも広い」との事項に補正するものであるといえる。

(2)補正事項2
本件補正前の請求項1の「前記第5の工程の後,前記第1の酸化膜のエッチングレートが前記第2の酸化膜及び前記窒化膜より高くなるエッチング条件で前記開口部の内部にエッチング処理を施す第6の工程」との事項を,本件補正後の請求項1の「前記第5の工程の後,前記窒化膜の上面に接する前記第1の酸化膜のエッチングレートが前記第2の酸化膜及び前記窒化膜より高くなるエッチング条件で前記開口部の内部にエッチング処理を施す第6の工程」と補正する。

(3)補正事項3
本件補正前の請求項13の「前記第5の工程は,前記第1及び第2の酸化膜を貫通する孔を形成した後に,前記第1の酸化膜における前記孔の幅を前記第2の酸化膜における孔の幅よりも広げる工程を有する」との事項を,本件補正後の請求項13の「前記第5の工程は,前記第1及び第2の酸化膜を貫通する孔を形成した後に,前記窒化膜の上面に接する前記第1の酸化膜における前記孔の幅を前記第2の酸化膜における孔の幅よりも広げる工程を有する」と補正する。

2 新規事項の追加の有無及び補正目的の適否について
本件補正事項が,特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)の規定に適合するか否か,及び,特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)各号に掲げる事項を目的とするものであるか否かについて,以下で検討する。

(1)補正事項1における,補正後の「前記半導体基板の裏面に対し垂直な一断面から見て前記窒化膜の上面に接する前記第1の部分の開口幅が前記第2の部分の開口幅よりも広い」との事項は,本願の願書に最初に添付された明細書又は図面(以下「当初明細書等」という。)の【0137】?【0139】及び図43?46に基づくものであるから,補正事項1は,当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって,補正事項1は,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項に規定する要件を満たす。
また,補正事項1は,「前記第1の部分の開口幅」を「前記窒化膜の上面に接する前記第1の部分の開口幅」と限定するものであるから,特許請求の範囲の減縮を目的とするものといえる。よって,補正事項1は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(2)補正事項2における,補正後の請求項1の「前記第5の工程の後,・・・前記開口部の内部にエッチング処理を施す第6の工程」との事項は,当初明細書等の【0137】?【0139】及び図43?46に基づくものであるから,補正事項2は,当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって,補正事項2は,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項に規定する要件を満たす。
また,補正事項2は,補正前の「前記第1の酸化膜」の位置を補正後の「前記窒化膜の上面に接する前記第1の酸化膜」と限定するものであるから,特許請求の範囲の減縮を目的とするものといえる。よって,補正事項2は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(3)補正事項3における,補正後の請求項13の「前記第5の工程は,・・・前記第2の酸化膜における孔の幅よりも広げる工程を有する」との事項は,当初明細書等の【0137】?【0139】及び図43?46に基づくものであるから,補正事項3は,当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって,補正事項3は,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項に規定する要件を満たす。
また,補正事項3は,補正前の「前記第1の酸化膜における前記孔の幅」を「前記窒化膜の上面に接する前記第1の酸化膜における」孔の幅に限定するものであるから,特許請求の範囲の減縮を目的とするものといえる。よって,補正事項3は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(4)したがって,補正事項1?3は,特許法第17条の2第3項の規定に適合し,特許法第17条の2第4項第2号に掲げる事項を目的とするものに該当する。

3 独立特許要件の検討
以上で検討したとおり,請求項9に係る補正事項1は,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。そこで,本件補正後の特許請求の範囲の請求項9に記載されている事項により特定される発明が,特許出願の際独立して特許を受けることができるものであるか否かについて,以下で更に検討する。

3-1 本件補正後の請求項9に係る発明
本件補正後の請求項9に係る発明(以下「補正発明」という。)は,本件補正により補正された特許請求の範囲の請求項1に記載されたとおりのものである(上記1(1)イ)。

3-2 引用例に記載された事項と引用発明
(1)原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である,国際公開第97/19468号公報(以下「引用例」という。)には,第1図,第3?16図とともに,次の記載がある(下線は当審で付加。以下同じ。)。

ア 「本発明は半導体記憶装置およびその製造方法に関し,詳しくは,微細化の可能な半導体記憶装置およびこのような半導体記憶装置を容易かつ高い精度で形成することのできる半導体記憶装置の製造方法に関する。」(第1頁第3行?第6行)

イ 「従来,半導体記憶装置の高集積化は,素子寸法を小さくすることによって達成されてきたが,微細化にともなってキャパシタの面積が減少するため,情報としてキャパシタに蓄積することのできる電荷量が減少する。その結果,信号対雑音比の低下や,アルファ線の入射による信号反転等の問題が生じて信頼性が低下するので,信頼性を維持するためには,十分な蓄積電荷量を確保することが不可欠であり,半導体記憶装置の最大の課題である。」(第1頁第19行?第2頁第5行)

ウ 「第1図を用いて本発明をさらに詳細に説明する。第1図に示したように,半導体基板1上には,メモリセルのスイッチ用トランジスタであるMOSFET(Metal Oxide Semiconductor Field Effect Transistor)につながる,ワード線4(MOSFETのゲート電極)および電荷を供給したり引き出したりするためのビット線7が形成され,さらに複数の絶縁膜6,8,10,12,14,16,18が積層して形成されて,表面が平坦化されている。
上記絶縁膜14,16,18を貫通してトレンチが形成され,このトレンチの内部に下部電極19,キャパシタ絶縁膜20およびプレート電極21から構成されるキャパシタが形成されている。」(第11頁第15行?第12頁第3行)

エ 「キャパシタは,実質的に上記トレンチの内側のみに形成される。これは,キャパシタの形成工程を簡略化するためである。キャパシタの下部電極19は,不純物を高濃度で含む多結晶シリコン膜からなり,この下部電極19は,接続用の多結晶シリコン13を介して上記MOSFETの拡散層5に接続されている。」(第13頁第11行?第16行)

オ 「しかし,本発明では,第1図に示したように,トレンチは1枚の厚い絶縁膜ではなく,積層された複数の絶縁膜14,16,18を貫通して形成されている。そのため,各絶縁膜14,16,18を形成する際に,それぞれ接続孔の形成と接続用の金属の充填を行うことができる。このようにすることによって,上記アスペクト比が極めて大きな接続孔の形成およびこのような接続孔への金属の充填を行う必要はなく,下部電極19と拡散層5の間を接続する金属13は容易に形成できる。」(第14頁第10行?第19行)

カ 「なお,第1図において,1は半導体基板,2は素子間分離酸化膜,3はMOSFETのゲート酸化膜,4はMOSFETのゲート電極(メモリセルではワード線),5,5’はMOSFETの拡散層,6は層間絶縁膜,7はビット線,7’は周辺MOSFETの拡散層と配線を接続する中間層,8,10,12,16,18,22は層間絶縁膜,9,11は埋込配線,14は絶縁膜,15,17,23は接続プラグ,24は最上層の配線を,それぞれ表す。」(第15頁第1行?第9行)

キ 「実施例1
まず,第3図に示したように,半導体基板1の表面に,MOSFETを分離するための素子間分離酸化膜2を形成した。・・・(省略)・・・
次に,上記半導体基板1の表面を洗浄した後に,膜厚7nmのゲート酸化膜3を周知の熱酸化法を用い,酸化温度800℃にて形成した。高濃度の不純物を含む厚さ100nmの多結晶シリコン膜4を周知のCVD法を用いて形成し,さらに,抵抗を低減するために,タングステン膜とバリア金属膜の積層膜からなる厚さ100nmの金属膜4’をその上に積層して形成した後,周知のドライエッチ法を用いて所定の形状として,ワード線やゲート電極4を形成し,このゲート電極4をマスクとして用い,基板1とは導電型が逆の不純物イオンとして,砒素を5×10^(14)/cm^(2)程度イオン打ち込みし,さらに,950℃,10秒アニール処理を行って砒素を活性化して,拡散層5,5’を形成した。」(第21頁第8行?第22頁第10行)

ク 「次に,第7図に示したように,ワード線4,ビット線7,第1,第2埋込配線9,11には接触しない深さ約1.5μmのコンタクト孔を形成し,このコンタクト孔を多結晶シリコン13で埋めた。この多結晶シリコンは,キャパシタの下部電極と拡散層5の接続に用いられる。」(第25頁第10行?第15行)

ケ 「次に,第12図に示したように,層間酸化膜14,16,18を貫通し,上記多結晶シリコン13の上端部を露出させるトレンチを形成した。このトレンチは,メモリセル領域のみに形成され,しかも,各トレンチの直径と深さは,それぞれ互いに同じなので,エッチング深さの制御は容易であり,エッチング時間の制御だけで,多結晶シリコン13の表面を露出させることができた。
このトレンチのアスペクト比は7程度であるので,従来のドライエッチング法によって容易に形成できる。なお,層間酸化膜14の下に,窒化膜をエッチングストッパ膜として形成しておくと,トレンチ加工の制御性が向上する。」(第27頁第15行?第28頁第3行)

コ 「第13図に示したように,キャパシタの下部電極となる膜厚50nmの多結晶シリコン膜19を全面に形成した。この多結晶シリコン膜19は上記多結晶シリコン13を介して,上記MOSFETの拡散層5と電気的に接続されている。」(第28頁第4行?第8行)

サ 「 次に,第14図に示したように,上記多結晶シリコン膜19のうち,上記トレンチ内に形成された部分を残し,他の部分はCMP法を用いて除去して,キャパシタ下部電極19を各メモリセル毎に分離して形成した。
第15図に示したように,上記キャパシタ下部電極19の上に,キャパシタ絶縁膜20およびプレート電極21を積層して形成した。本実施例では,上記キャパシタ絶縁膜20には,五酸化タンタル膜とシリコン酸化膜の積層膜を使用し,シリコン酸化膜厚に換算して,3nmのキャパシタ絶縁膜を実現した。」(第28頁第18行?第29頁第4行)

シ 「次に,第16図に示したように,層間酸化膜22を全面に形成した後,この層間酸化膜22にコンタクト孔を形成して,上記プレート電極21およびタングステンのプラグ17の上端部を露出さた。このコンタクト孔内を金属で埋めてプラグ23を形成した後,最上層の配線24を周知の方法を用いて形成して,本実施例の半導体記憶装置を完成した」(第29頁第15行?第21行)

ス 「実施例5
本実施例は,本発明をDRAMに適用した例であり,第24図?第38図を用いて説明する。
本実施例のメモリセルの平面図を第24図に,第24図におけるX-X’断面構造および周辺回路のMISFET部の断面構造を,第25図の同一図面上に示した。メモリセルのレイアウトは従来と同様であり,ワード線58がY方向に,データ線60がX方向に設けられており,トレンチ型のキャパシタが,これらワード線とデータ線の上部に形成されている。
上記トレンチ型のキャパシタは,蓄積電極52,キャパシタ絶縁膜53およびプレート電極54からなっている。上記蓄積電極52はワード線58とデータ線60の間の隙間において,スイッチトランジスタの活性領域57上に接続され,プレート電極54は,メモリセル外で所定の電位に固定されている。さらに,トレンチ形状を有する上記蓄積電極52は,周辺回路部の金属配線50がその上に形成されている絶縁膜49およびその上に積層して形成された絶縁膜51を貫通して形成された深いトレンチの,内側側壁および底面上に形成されている。」(第34頁第11行?第35頁第7行)
「第30図に示したように,厚さ0.5?1μm程度のシリコン酸化膜51を,周知のTEOSガスを用いたCVD法によって400℃程度の温度で形成し,周知のCMP法を用いて表面を平坦化した。次に,周知のホトリソグラフィとドライエッチングを用いて,上記シリコン酸化膜49,51に,シリコンプラグ48に達するトレンチ(開口部)62を形成した。なお,この際,窒化シリコン膜のように,シリコン酸化膜よりエッチング速度が小さい絶縁膜を,エッチングストッパとしてシリコン酸化膜49の下に形成しておけば,上記トレンチ62の形成は極めて容易である。」(第38頁第5行?第15行)

セ 第1図から,半導体基板1の表面に,MOSFETのゲート酸化膜3,MOSFETのゲート電極4,MOSFETの拡散層5,5’が設けられ,それらの上に,絶縁膜6,8,10,12,14,16,18が積層して形成されていることが見て取れる。また,
多結晶シリコン13が,絶縁膜6,8,10,12内に設けられていることが見て取れる。

(2)以上を整理すると,引用例には次の事項が記載されている。
・上記(1)ア,シから,引用例には「半導体記憶装置」の発明が記載されているといえる。

・上記(1)ウ,カ,キ,セから,引用例には,半導体基板の表面に形成されたMOSFETと,前記MOSFETを覆うように設けられた層間絶縁膜6,8,10,12が記載されている。

・上記(1)エ,カから,「多結晶シリコン13」が「MOSFETの拡散層5,5’」と電気的に接続されていることが,また,上記(1)ク,セから,「多結晶シリコン13」が「層間絶縁膜6,8,10,12」内に設けられていることが理解できる。

・上記(1)ウの「複数の絶縁膜6,8,10,12,14,16,18が積層して形成されて」との記載,「上記絶縁膜14,16,18を貫通してトレンチが形成され」との記載,及び,上記(1)ケの「層間酸化膜14の下に,窒化膜をエッチングストッパ膜として形成しておく」との記載から,引用例には,層間絶縁膜12の上にエッチングストッパ膜として窒化膜を形成することが記載されている。そうすると,引用例における層間絶縁膜14は,前記窒化膜の上面に接するように設けられているといえる。

・上記(1)ウ,オ,カ,セから,引用例には,層間絶縁膜14の上面に形成された層間絶縁膜16と,層間酸化膜16の上面に形成された層間酸化膜18とが記載されている。

・上記(1)ケの「第12図に示したように,層間酸化膜14,16,18を貫通し,上記多結晶シリコン13の上端部を露出させるトレンチを形成した」,及び,「なお,層間酸化膜14の下に,窒化膜をエッチングストッパ膜として形成しておくと,トレンチ加工の制御性が向上する。」との記載,さらに,上記(1)ウ,エから,引用例における「トレンチ」が内部にキャパシタを形成するためのものであり,特に,「多結晶シリコン13」と接続される「キャパシタ下部電極19」が内部に形成されるものであると理解できることからみて,引用例の「トレンチ」が「層間酸化膜14,16,18」及び「窒化膜」を貫通するものであるといえる。

・上記(1)ケ,スは,層間酸化膜にトレンチキャパシタを形成するプロセスについての説明である点で共通するから,上記(1)ケにおけるエッチングストッパとしての「窒化膜」は,上記(1)スの記載に照らし「窒化シリコン膜」であると理解できる。

・上記(1)ウ,エから,キャパシタ下部電極19が,トレンチ内部に形成されることが,上記(1)エ,コから,キャパシタ下部電極19が,多結晶シリコン13を介してMOSFETの拡散層5と電気的に接続されることが記載されている。

・上記(1)サから,キャパシタ下部電極の上に積層して形成された,キャパシタ絶縁膜20及びプレート電極21が記載されている。

・なお,引用例において,上記(1)ウでは「絶縁膜6,8,10,12,14,16,18」「上記絶縁膜14,16,18」,上記(1)オでは「積層された複数の絶縁膜14,16,18」,上記(1)カでは「6は層間絶縁膜」「8,10,12,16,18,22は層間絶縁膜」「14は絶縁膜」上記(1)ケでは「層間酸化膜14,16,18」と表記されているところ,これらのうち,同一図番号の構成,例えば「絶縁膜16」「層間絶縁膜16」「層間酸化膜16」が同一物を指すことは明らかであるから,以下では統一して「層間絶縁膜16」等という。

(3)上記(2)によれば,引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。
「半導体基板1と,
前記半導体基板1の表面に形成されたMOSFETと,
前記MOSFETを覆うように設けられた層間絶縁膜6,8,10,12と,
前記層間絶縁膜6,8,10,12内に設けられ,前記MOSFETの拡散層5と電気的に接続された多結晶シリコン13と,
前記層間絶縁膜6,8,10,12の上に設けられたシリコン窒化膜と,
前記窒化膜の上面に形成された層間絶縁膜14と,
前記層間絶縁膜14の上面に形成された層間絶縁膜16と,
前記層間絶縁膜16の上面に形成された層間絶縁膜18と,
前記窒化膜と前記層間絶縁膜14,16,18を貫通するトレンチの内側に形成され,前記多結晶シリコン13を介して前記MOSFETの拡散層5と電気的に接続されるキャパシタ下部電極19と,
前記キャパシタ下部電極19の上に積層して形成された,キャパシタ絶縁膜20及びプレート電極21とを備えた,
半導体記憶装置」

3-3 補正発明と引用発明との対比
補正発明と,引用発明とを対比する。
(1)引用発明における「半導体記憶装置」は,補正発明における「半導体装置」に相当し,以下同様に,「半導体基板1」は「半導体基板」に,「MOSFET」は「電界効果トランジスタ」に,「層間絶縁膜6,8,10,12」は「第1の絶縁層」に,「MOSFETの拡散層5」は「電界効果トランジスタのソース又はドレイン領域」に,「多結晶シリコン13」は,「導電体」に,それぞれ相当する。

(2)引用発明の「前記層間絶縁膜6,8,10,12内に設けられ,前記MOSFETの拡散層5と電気的に接続された多結晶シリコン13」は,補正発明の「前記第1の絶縁層内に設けられ,前記電界効果トランジスタのソースまたはドレイン領域と電気的に接続された導電体」に相当する。

(3)引用発明における「前記層間絶縁膜6,8,10,12の上に設けられたシリコン窒化膜」は,補正発明における「シリコンを含み,前記第1の絶縁層の上に設けられた窒化膜」に相当する。

(4)引用発明における「前記窒化膜の上面に形成された層間絶縁膜14と,前記層間絶縁膜14の上面に形成された層間絶縁膜16と,前記層間絶縁膜16の上面に形成された層間絶縁膜18」と,補正発明における「シリコンを含み,前記窒化膜の上面に接するように設けられた第1の酸化膜と,シリコンを含み,前記第1の酸化膜の上面に接するように設けられ,前記第1の酸化膜とはエッチングレートの異なる第2の酸化膜」とは,「シリコンを含み,前記窒化膜の上に設けられた複数の絶縁膜」である点で共通する。

(5)引用発明における「前記窒化膜と前記層間絶縁膜14,16,18を貫通するトレンチ」と,補正発明における「前記窒化膜,前記第1の酸化膜及び第2の酸化膜に設けられた開口部」とは,「前記窒化膜及び前記複数の絶縁膜に設けられた開口部」である点で共通する。

(6)引用発明における「多結晶シリコン13を介して前記MOSFETの拡散層5と電気的に接続されるキャパシタ下部電極19」は,補正発明における「導電体と電気的に接続されるキャパシタの下部電極」に相当する。

(7)上記(5)から,引用発明における,「キャパシタ下部電極19」が「前記窒化膜と前記層間絶縁膜14,16,18を貫通するトレンチの内側に形成され」ていることと,補正発明における,「キャパシタの下部電極」が「前記窒化膜,前記第1の酸化膜及び第2の酸化膜に設けられた開口部の内側表面に沿って設けられ」ていることとは,「キャパシタの下部電極」が「前記窒化膜及び前記複数の絶縁膜に設けられた開口部の内側表面に沿って設けられ」ている点で共通する。

(8)引用発明における「キャパシタ絶縁膜20」「プレート電極21」が,補正発明における「誘電体膜」「キャパシタの上部電極」にそれぞれ相当する。そうすると,引用発明における「キャパシタ下部電極19の上に積層して形成された,キャパシタ絶縁膜20及びプレート電極21」を備えることは,補正発明における「誘電体膜を介して前記下部電極と対向して配置されたキャパシタの上部電極とを備え」ることに相当する。

そうすると,補正発明と引用発明の一致点及び相違点は,次のとおりである。

<一致点>
「主表面を有する半導体基板と,
前記半導体基板の主表面に設けられた電界効果トランジスタと,
前記電界効果トランジスタを覆うよう前記半導体基板の主表面の上に設けられた第1の絶縁層と,
前記第1の絶縁層内に設けられ,前記電界効果トランジスタのソースまたはドレイン領域と電気的に接続された導電体と,
シリコンを含み,前記第1の絶縁層の上に設けられた窒化膜と,
シリコンを含み,前記窒化膜の上に設けられた複数の絶縁膜と,
前記窒化膜及び前記複数の絶縁膜に設けられた開口部の内側表面に沿って設けられ,前記導電体と電気的に接続されるキャパシタの下部電極と,
誘電体膜を介して前記下部電極と対向して配置されたキャパシタの上部電極とを備える,
半導体装置。」である点。

<相違点>
補正発明は,「窒化膜の上に設けられた複数の絶縁膜」が,「シリコンを含み,前記窒化膜の上面に接するように設けられた第1の酸化膜と,シリコンを含み,前記第1の酸化膜の上面に接するように設けられ,前記第1の酸化膜とはエッチングレートの異なる第2の酸化膜と」で構成し,「開口部」を「前記窒化膜,前記第1の酸化膜及び第2の酸化膜に設けられ」,「その開口幅が前記第1の酸化膜で規定される第1の部分と,前記第2の酸化膜で規定される第2の部分とを含み,前記半導体基板の裏面に対し垂直な一断面から見て前記窒化膜の上面に接する前記第1の部分の開口幅が前記第2の部分の開口幅よりも広い」形状としているのに対し,引用発明は,「窒化膜の上に設けられた複数の絶縁膜」が,上記「第1の酸化膜」及び「第1の酸化膜とはエッチングレートの異なる第2の酸化膜」ではなく,トレンチの形状が「前記窒化膜,前記第1の酸化膜及び第2の酸化膜に設けられ」,「その開口幅が・・・前記第1の部分の開口幅が前記第2の部分の開口幅よりも広い」形状ではない点。

3-4 相違点についての判断
ア 一般に,キャパシタを用いた半導体記憶装置において,キャパシタ下部電極を埋め込む開口部が形成される層間絶縁膜をエッチングレートの異なる絶縁膜の積層構造とし,当該積層構造に形成される開口部の側壁にエッチングレート差を利用して凹部を設けることにより,容量を増大させたキャパシタを得る技術は,次の周知例1?3にも記載された,周知の技術である。

・周知例1:特開平5-251658号公報
本願の出願前に日本国内において頒布された刊行物である上記周知例1には,図1とともに,次の記載がある。
「【0012】
【実施例】図1に本発明の実施例の製造工程を断面図で示し,以下に説明する。
【0013】まず,図1(a)に示すように,P型シリコン基板1上に従来同様,LOCOS法により厚いフィールド酸化膜2を選択的に成長した後,ゲート酸化膜3a,ゲート電極3,ソース・ドレイン4によりトランジスタを形成する。
【0014】次に層間絶縁膜としてシリコン酸化膜5を5000Åの厚さ(以下一々厚さと記さない)形成し,その上にさらに絶縁膜として窒化シリコン膜11を500Å程度成長させた後,ホトリソ,エッチングを行い,セルコンタクト孔5aを形成する。
【0015】次に図1(b)のように,前記窒化シリコン膜11とゲート電極3,シリコン基板1をストッパーとして,シリコン酸化膜5をフッ化水素溶液中等で等方的にエッチングする。そうすると同図に示すように,前記セルコンタクト孔5aの側壁が凹状にえぐられた形となる。これは前記窒化シリコン膜11が,前記条件ではエッチングされないからである。」
「【0017】引き続いて図1(e)のように,前記までに構成されたセルコンタクト孔5aの面上を含め,必要部分にストレージ電極6,キャパシタ絶縁膜7,セルプレート電極8,層間絶縁膜9,アルミ10を従来同様形成することにより,本実施例のメモリセル部ができ上る。
【0018】
【発明の効果】以上のように本発明によれば,セルコンタクト部の側壁を凹状にしたので,容易にストレージ電極ひいてはキャパシタ部の面積が大きくすることができ,Cs(キャパシタ容量)の増加ができ,特性の優れた半導体メモリ装置を提供できる。」

・周知例2:特開平3-174767号公報
本願の出願前に日本国内において頒布された刊行物である上記周知例2には,第1図とともに,次の記載がある。
「その後,基板1全面に,Si_(3)N_(4)膜の第1層間絶縁膜7を1000Å厚程度形成する。更に,この第1層間絶縁膜7上に,PSG膜の第2層間絶縁膜8を3000Å厚形成する。更に,又,この第2層間絶縁膜8上に,Si_(3)N_(4)膜の第3層間絶縁膜9を1000Å厚形成する(第1図b)。
次いで,ホトリソグラフィー法により,ドレイン層6の部分上の第1,第2及び第3層間絶縁膜7,8,9を除去し,選択トランジスタとキャパシタとを接続するためのコンタクとホール10を開孔する。その後,5%のHF溶液により,エッチングレート差を利用して第2層間絶縁膜8をコンタクトホール10近傍より横方向に5000Åエッチング除去し,コンタクトホール10側壁に凹凸部10aを形成する(第1図g)。
その後,全面に,リン等の不純物を含む多結晶シリコン層を約1000Å4被着形成した後,ホトリソグラフイー法によりコンタクトホール10及びこのコンタクトホール10近傍の第3層間絶縁膜9上の上記多結晶シリコン層を残し,電荷蓄積層11を形成する(第1図d)。
更に,熱酸化法により,上記電荷蓄積層11表面に,100Å厚のキャパシタ絶縁膜12を被着する(第1図e)。
その後,全面に,リン等の不純物を含む多結晶シリコン層を約1000Å厚堆積し,ホトリソグラフィー法により,上記キャパシタ絶縁膜12上を含む上記多結晶シリコン層の所定部分を残し,プレート電極13を形成する(第1図f)。」(第3頁右上欄第4行?左下欄第12行)
「又,他実施例として,第1,第2及び第3層間絶縁膜7,8,9に,例えばP_(2)O_(5)濃度の異なるPSG膜を用い,これらPSG膜のエツチングレート差により凹凸部10aを形成しても良い。更に,かかる層間絶縁膜は,三層構造に限定されず他の多層構造でも良いことは言うまでもない。」(第3頁右下欄第2行?第7行)
「以上説明したように本発明によれば,層間絶縁膜を異なるエツチングレートの複数の絶縁層により形成し,これら絶縁層のエツチングレート差を利用して層間絶縁膜の側壁に凹凸又はアンダーカット部を形成した後,この凹凸又はアンダーカット部表面にキャパシタ層を被着するので,該キャパシタの表面積が大きくなり,仮りに同じデザインルールに対しても容量の著しく大きなキャパシタが得られる効果がある。従って,上述の高安定性を保持し,しかもDRAMの高集積化が促進される等上述した課題を解決し得る。」(第4頁左下欄第20行?右下欄第10行)

・周知例3:特開平6-196650号公報
本願の出願前に日本国内において頒布された刊行物である上記周知例3には,次の記載がある。
「【0011】本出願の請求項3記載の発明は,積層膜がウェットエッチングのエッチングレートが異なる絶縁膜を交互に堆積させてなるため,ウェットエッチングを施することにより,コンタクト孔の内周壁に凹凸面が形成される。このとき,エッチングレートの大きい絶縁膜はその小さい絶縁膜より,コンタクト孔の側方へ深くエッチングされるため凹部となり,このため,コンタクト孔内面に沿って形成される,キャパシタ電極膜,キャパシタ誘電体膜,キャパシタ電極膜の三層で成る容量の有効面積は大きくなり,大容量のキャパシタを有する半導体装置が得られる。」

イ また,キャパシタを用いた記憶装置において,安定性保持と高集積化のためにキャパシタ容量を増大させることは,上記周知例1?3に記載された周知の課題であり,同時に,上記3-2(1)ア,イで摘記したとおり,引用例においても「半導体記憶装置の最大の課題」として記載された課題である。

ウ そうすると,上記周知の課題を解決するために上記周知技術を引用発明に適用することにより,引用発明において,「トレンチ」を形成する絶縁膜をエッチングレートの異なる絶縁膜の積層構造とし,当該「トレンチ」の側壁を凹部が設けられた側壁とすることは,当業者が容易に想到し得たことである。
また,上記周知技術における,積層する各絶縁膜の材料,積層順序及び積層数等は,異なるエッチングレートをとる絶縁膜の組み合わせのうち側壁に凹部が形成可能なものの中から,当業者が適宜選択する設計事項であり,一方,シリコン窒化膜とシリコン酸化膜や,不純物濃度の異なるシリコン酸化膜が,異なるエッチングレートをとり得ることは当業者の技術常識であるから,上記周知技術の具体的な適用形態として,シリコン窒化膜,第1のシリコン酸化膜,第1のシリコン酸化膜とエッチングレートの異なる第2のシリコン酸化膜の3層を積層し,その中間の層である「第1の酸化膜」がトレンチ側壁の凹部となるような形態は,当業者が適宜選択し得た適用形態である。このとき,当該適用形態におけるトレンチの形状が,「その開口幅が前記第1の酸化膜で規定される第1の部分と,前記第2の酸化膜で規定される第2の部分とを含み,前記半導体基板の裏面に対し垂直な一断面から見て前記窒化膜の上面に接する前記第1の部分の開口幅が前記第2の部分の開口幅よりも広」くなることは,明らかである。
したがって,引用発明において上記相違点に係る構成とすることは,当業者が容易に想到し得たことである。

エ よって,補正発明は,上記周知技術に照らして,引用発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

3-5 独立特許要件についてのまとめ
以上のとおり,本件補正は,本件補正後の特許請求の範囲の請求項9に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しない。

4 補正却下の決定についてのまとめ
以上検討したとおり,本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
平成22年6月24日付けの手続補正は上記のとおり却下されたので,本願の請求項1?16に係る発明は,平成21年8月3日付けの手続補正により補正された願書に最初に添付した明細書及び図面の記載からみて,その特許請求の範囲の請求項1?16に記載された事項により特定されるものであり,その内の請求項9に係る発明(以下「本願発明」という。)は,上記第2,1(1)に本件補正前の請求項9として摘記したとおりのものである。

2 引用発明
引用発明は,上記第2,3-2(3)で認定したとおりのものである。

3 対比・判断
上記第2,2(1)で検討したように,補正発明は,実質的に,本件補正前の請求項9の「前記第1の部分の開口幅」を「前記窒化膜の上面に接する前記第1の部分の開口幅」と限定したものである。
そうすると,本願発明の構成要件をすべて含み,これをより限定したものである補正発明が,上記第2,3において検討したとおり,引用発明及び周知の事項に基づいて当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,当業者が容易に発明をすることができたものということができる。

4 本願発明についての結論
以上検討したとおり,本願発明は,引用発明及び周知の事項に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

第4 結言
以上のとおりであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶をすべきものである。
よって,結論のとおり審決する。
 
審理終結日 2011-09-09 
結審通知日 2011-09-13 
審決日 2011-09-28 
出願番号 特願平9-367189
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 瀧内 健夫正山 旭  
特許庁審判長 北島 健次
特許庁審判官 小川 将之
近藤 幸浩
発明の名称 半導体装置およびその製造方法  
代理人 酒井 將行  
代理人 堀井 豊  
代理人 荒川 伸夫  
代理人 佐々木 眞人  
代理人 森田 俊雄  
代理人 仲村 義平  
代理人 深見 久郎  
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