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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1247139
審判番号 不服2010-10567  
総通号数 145 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-01-27 
種別 拒絶査定不服の審決 
審判請求日 2010-05-18 
確定日 2011-11-16 
事件の表示 特願2006-528329「メモリー素子、インターフェース・バッファ、メモリー・システム、コンピューター・システム、方法、機械アクセス可能な媒体」拒絶査定不服審判事件〔平成17年 4月14日国際公開、WO2005/033959、平成19年 3月22日国内公表、特表2007-507056〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成16年9月29日(パリ条約に基づく優先権主張外国庁受理 2003年9月29日、アメリカ合衆国)を国際出願日とする出願であって、平成21年5月27日付けの拒絶理由通知に対して同年8月27日に意見書及び手続補正書が提出されたが、平成22年1月13日付けで拒絶査定がなされた。
それに対して、同年5月18日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年9月21日付けで審尋がなされ、同年12月24日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成22年5月18日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成22年5月18日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?37を、補正後の特許請求の範囲の請求項1?37と補正するものであり、補正前後の請求項1は各々次とおりである。

(補正前)
「【請求項1】
メモリー素子であって、
行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合するメモリーバスに前記メモリー素子を結合する第1のインターフェースを有するインターフェース・バッファ、及び
前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第1のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、
を有し、
前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定する、
メモリー素子。」

(補正後)
「【請求項1】
メモリー素子であって、
行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合するメモリーバスに前記メモリー素子を結合する第1のインターフェースを有するインターフェース・バッファ、及び
前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第1のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない時間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、
を有し、
前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、
前記リフレッシュ動作を実行する時間は、前記第1のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される、
ことを特徴とするメモリー素子。」

なお、ここにおいて、補正前の請求項1及び補正後の請求項1の「前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合するメモリーバスに前記メモリー素子を結合する第1のインターフェースを有するインターフェース・バッファ」は、「前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合する第1のメモリーバスに前記メモリー素子を結合する第1のインターフェースを有するインターフェース・バッファ」の誤記であることが明らかであるから、以下においては、そのように読み換える。

2.補正事項の整理
本件補正における補正事項を整理すると、以下のとおりである。
(1)補正事項1
補正前の請求項1の「前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第1のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、」を、補正後の請求項1の「前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第1のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない時間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、」と補正すること。

(2)補正事項2
補正前の請求項1の「前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定する、」を、補正後の請求項1の「前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、 前記リフレッシュ動作を実行する時間は、前記第1のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される、ことを特徴とする」と補正すること。

(3)補正事項3
補正前の請求項9の「前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定する、」を、補正後の請求項9の「前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、 前記リフレッシュ動作を実行する時間は、前記第1のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される、ことを特徴とする」と補正すること。

(4)補正事項4
補正前の請求項17の「前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、」を、補正後の請求項17の「前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、 前記リフレッシュ動作を実行する時間は、前記第1のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別され、」と補正すること。

(5)補正事項5
補正前の請求項17の「前記第2のストレージ・アレイ内の行に対するリフレッシュ動作を実行する、メモリー・システム。」を、補正後の請求項17の「前記第2のストレージ・アレイ内の行に対するリフレッシュ動作を実行する、ことを特徴とするメモリー・システム。」と補正すること。

(6)補正事項6
補正前の請求項27の「前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、」を、補正後の請求項27の「前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、 前記リフレッシュ動作を実行する時間は、前記第1のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別され、」と補正すること。

(7)補正事項7
補正前の請求項27の「前記第2のストレージ・アレイ内の行に対するリフレッシュ動作を実行する、 コンピューター・システム。」を、補正後の請求項27の「前記第2のストレージ・アレイ内の行に対するリフレッシュ動作を実行する、 ことを特徴とするコンピューター・システム。」と補正すること。

(8)補正事項8
補正前の請求項32の「前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を前記第1のリフレッシュ・ロジックに提供する、方法。」を、補正後の請求項32の「前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を前記第1のリフレッシュ・ロジックに提供し、 前記デッド・タイムは、前記第1のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別され、 ことを特徴とする方法」と補正すること。

(9)補正事項9
補正前の請求項34の「前記メモリー素子はアクセス動作を実行できないと信号を送る、 方法。」を、補正後の請求項34の「前記メモリー素子はアクセス動作を実行できないと信号を送る、 前記リフレッシュ動作を実行する時間は、前記メモリーバス上に前記アクセス動作が無い時間の最小時間により又は前記メモリー制御部からのやがて生じる若しくは現在生じている前記アクセス動作が無い時間の長さを有する信号により、識別される、 ことを特徴とする方法。」と補正すること。

(10)補正事項10
補正前の請求項36の「前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を前記第1のリフレッシュ・ロジックに提供させる、 機械アクセス可能な媒体」を、補正後の請求項36の「前記ストレージ・アレイに影響を与えるアクセス・コマンドの実行を遅延させることなく前記ストレージ・アレイ内の行に対するリフレッシュ動作を実行する機会を前記第1のリフレッシュ・ロジックに提供させ、 前記デッド・タイムは、前記メモリーバス上に前記コマンドが存在しない時間の最小時間により又は前記メモリー制御部からのやがて生じる若しくは現在生じている前記コマンドが存在しない時間の長さを有する信号により、識別される、 ことを特徴とする機械アクセス可能な媒体」と補正すること。

3.補正の目的の適否、及び新規事項の追加の有無について
(1)補正事項1、5及び7について
補正事項1、5及び7は、補正前の記載をより明瞭にするものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
したがって、これらの補正事項は、特許法第17条の2第4項に規定する要件を満たす。
また、これらの補正事項が特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。

(2)補正事項2、3、4、6、8、9及び10について
補正事項2、3、4、6、8、9及び10は、各々補正前の請求項1、9、17、27、32、34及び36に係る発明の発明特定事項について技術的に限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、これらの補正事項は、特許法第17条の2第4項に規定する要件を満たす。
また、これらの補正事項により補正された部分は、本願の願書に最初に添付した明細書の0016及び0017段落等に記載されているものと認められるから、これらの補正事項は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面(以下「当初明細書等」という。)のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、これらの補正事項は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(3)補正の目的の適否、及び新規事項の追加の有無についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本願の本件補正による補正後の請求項1?37に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?37に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、次のとおりのものである。

「【請求項1】
メモリー素子であって、
行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合する第1のメモリーバスに前記メモリー素子を結合する第1のインターフェースを有するインターフェース・バッファ、及び
前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第1のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない時間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、
を有し、
前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定し、
前記リフレッシュ動作を実行する時間は、前記第1のメモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される、
ことを特徴とするメモリー素子。」

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特表2002-535799号公報(以下「引用例」という。)には、図1?3と共に次の記載がある(下線は当合議体が付加したものである。)。

a.「【0001】
(技術分野)
本発明は周期的にリフレッシュされる必要のある半導体メモリに関する。更に詳しくは、本発明はメモリのアイドルサイクルの間に半導体メモリに於いてリフレッシュ動作を実行するための方法及び装置に関する。」

b.「【0008】
(発明の開示)
それにより本発明はメモリコントローラ及び1つ若しくは複数の一般的にシステムバスへと接続されたメモリブロックとを有するメモリシステムを提供する。各々のメモリブロックは有効なデータを保持するために周期的にリフレッシュされる必要のあるメモリセルのアレイを有する。各々のメモリブロックはまたメモリアレイのアイドルサイクルの間メモリセルをリフレッシュするリフレッシュコントロール回路を有する。」

c.「【0017】
図1は本発明の1つの実施例によるメモリシステム10のブロック図である。メモリシステム10はメモリブロック100-115及びメモリコントローラ120を有する。メモリコントローラ120はプロセッサ若しくはシステムロジック(ｓｙｓｔem lｏgic)の一部であり得る。各メモリブロック100-115は、有効なデータを保持するために周期的なリフレッシュを必要とするDRAMセルのアレイを有する。メモリブロック102-114は簡潔にする目的で図示されていない。本実施例がリフレッシュを必要とするメモリブロック(例えばSRAM装置)を有するとは言え、リフレッシュを必要としないその他のメモリ装置がメモリブロック100-115と同様に同一のバスに接続され得る。各メモリブロック100-115はメモリコントローラ120よりも次の信号をレシーブするべく接続されている。その信号とは双方向(bi-diｒecｔiｏnal)データ信号DQ[31:0]、外部アドレス信号EA[22:0]、アドレスストローブ信号ADS#、及び書き込み/読み出し可能信号WR#である。各メモリブロック100-115は専用のチップセレクト信号CS#をレシーブする。例えばメモリブロック100及び101はチップセレクト信号CS#[0]及びCS#[l]をそれぞれレシーブする。クロック信号CLKはメモリブロック100-115及びメモリコントローラ120の間のメモリトランザクションを同期させるべく提供される。
【0018】
記述された実施例に於いて、メモリブロック100-115は同一である。しかしその他の実施例に於いてこれらメモリブロックは異なった回路を含んでもよい。更に16のメモリブロックが記述されているが、その他の実施例に於いてその他の数のメモリブロックであってもよいことがご理解頂けよう。CS#信号の数はしかるべく変化し得る。加えて、その他の幅を有するデータ及びアドレス信号がその他の実施例に於いて用いられてもよい。
【0019】
各メモリブロック100-115はDRAMメモリセルの複数のロウ及びカラムを有する1つ若しくは複数のメモリアレイを有する。各メモリブロック100-115はまた、DRAMに関連する全ての従来の回路、例えばワード線ドライバ、センスアンプ及びカラムマルチプレクサ等を含む。その他の実施例に於いてメモリブロック100-115は加えてリフレッシュ操作を必要としないメモリアレイを有する。」

d.「【0020】
図2はメモリブロック100の略図である。メモリブロック100は、メモリアレイ201、センスアンプ202、マルチプレクサ203、入/出力バッファ204、メモリアレイシーケンサ205、アクセスアービタ206、リフレッシュコントローラ207、外部アクセスコントロール208、トランスミッションゲート209及び210、及びアドレスラッチ211を有する。
【0021】
記述された実施例に於いて、各メモリブロック100-115は、独自のメモリアレイシーケンサ205、アクセスアービタ206、リフレッシュコントローラ207、外部アクセスコントロール208、トランスミッションゲート209及び210、及びアドレスラッチ211を有する。アドレスラッチ211は交差結合(cｒｏｓｓ-cｏｕｐled)されたインバータによって形成された複数のストレージ要素を含む。例えばストレージ要素212は、交差結合されたインバータ213及び214を含み、メモリアレイ201へと提供されるべくアドレス値の1ビットをストアする。この実施例に於いて、メモリシステム10は、複数のバンクシステムとして構成され、パラレルな動作が異なったバンクに於いて同時に動作し得ることを特徴とする。このような多重バンクメモリ構造は本発明者によって"Method And Apparatus For l-T SRAM Compatible Memory"とタイトルされた米国出願番号第09/037,396号に記述されているものと類似する。」

e.「【0023】
本実施例に於いてメモリアレイ201は8K(8192)のロウ及び8Kのカラムを有し、64メガビットのメモリをもたらす。各メモリ記憶位置にアクセスするため、外部アドレス信号EA[22:0]は各メモリブロック100-115へと提供される。その他の実施例に於いてはメモリアレイ201が異なったサイズを有し、それによって異なる数の外部アドレス信号を要求することがご理解頂けよう。データを感知し、復元し、及び書き込み動作を行うセンスアンプ回路202に於けるセンスアンプはメモリアレイ201に於ける各カラムと関連する。各メモリアクセス間にメモリアレイ201の1つのロウが活動化され、そのロウの8Kのメモリセルが各カラムに於けるセンスアンプ202へと接続される。センスアンプ202はマルチプレクサ203を介して入/出力バッファ204へと接続される。
【0024】
記述された実施例に於いて、メモリコントローラ120は全体の外部アドレスEA[22:0]をアドレスバスへと一度でドライブ(dｒiｖe)する。しかし、アドレスが別個のクロックサイクル若しくはクロック位相部分でアドレスバスへと多重送信され、それにより要求された数のアドレス信号を減少させることがご理解頂けよう。好適な実施例に於いて、アドレスストローブ信号ADS#及びシステムクロックCLK信号方式は、ペンティアム(登録商標)プロセッサ3.3VパイプラインBSRAM仕様バージョン2.0(May 25, 1995, Intel)に於いて述べられた同期式(ｓｙnchｒｏnｏｕｓ)静的ランダムアクセスメモリのためのインダストリスタンダード(indｕｓｔｒｙ ｓｔandaｒd)と類似する。
【0025】
外部アクセスは以下のように働く。外部アクセスコントロール208はメモリコントローラ120より書き込み/読み出し信号WR#、アドレスストローブ信号ADS#、システムクロック信号CLK、及び外部アドレス信号EA[22:0]をレシーブするために結合される。これらの信号に応じて、外部アクセスコントロール208は(外部アドレス信号EA[22:0]と等しい)外部アクセスアドレスEAAを生成し、アクセス保留可能信号EAPEN#をアサートする。
【0026】
メモリブロック100へのメモリアクセスを開始するために、メモリコントローラ120はアドレスストローブ信号ADS#をローにアサートし、チップ選択信号CS#[0]をローにアサートし、外部アドレスバス上に外部アドレス信号EA[22:0]を提供する。CLK信号の上がりエッジ(ｒiｓing edge)に於いて、外部アクセスコントロール208はアドレスストローブ信号ADS#及びチップ選択信号CS#[0]の状態を評価する。もし両方の信号がローであると検出される場合、外部アクセスコントロール208は外部アクセス保留信号EAPEN#をローにアサートすることにより外部アクセスを開始させる。
【0027】
アクセスアービタ206は外部アクセス保留信号EAPEN#をレシーブするために接続されている。ローの外部アクセス保留信号EAPEN#を検出に際して、アクセスアービタ206はハイの外部アドレス選択信号EASELをアサートする。ハイの外部アドレス選択信号EASELはトランスミッションゲート210に対して外部アクセスコントロール208よりアドレスラッチ211へと外部アクセスアドレスEAAを経路指定する。アドレスラッチ211はメモリアレイ201へと外部アクセスアドレスEAAを提供する。ローの外部アクセス保留信号EAPEN#の検出に際し、アクセスアービタ206はメモリアレイシーケンサ205へと提供される外部アクセス信号EA#をアサートする。ローをアサートされた外部アクセス信号EA#に応じて、メモリアレイシーケンサ205はロウアドレスストローブRAS#、カラムアクセスストローブCAS#、センスアンプ可能SEN#、及びプリチャージPRC#のDRAM制御信号を、メモリアレイ201へとアレイの動作を制御の為に提供する。セルフタイム法(ｓelf-ｔimed manneｒ)でRAS#、CAS#、SEN#、及びPRC#の信号を生成する方法が、本発明者により"Method And Structure For Controlling Operation Of A DRAM Array"とタイトルされた米国特許出願番号第09/076,608号に言及されており、ここで言及したことで本明細書の一部とされたい。この方法でRAS#、CAS#、SEN#、及びPRC#の信号を生成することは、メモリサイクルが1つのクロックサイクル中で完了することを可能とする。」

f.「【0028】
外部メモリアクセスを除く各クロックサイクルはアイドルクロックサイクルと呼ばれる。メモリのリフレッシュ操作はメモリアレイ201のロウを読み出すことによってアイドルクロックサイクル間に動作し得る。リフレッシュコントローラ207はアクセスアービタ206へと提供されるリフレッシュ保留可能信号RFPEN#、及びトランスミッションゲート209へと提供されるリフレッシュアドレスRFAを生成する。リフレッシュコントローラ207は、アクセスアービタ206よりリフレッシュ肯定応答信号RFACK#をレシーブするために接続される。リフレッシュアドレスRFAはリフレッシュされるべきメモリアレイ201のロウのアドレスである。メモリアレイ201は一度に1つのロウがリフレッシュされ、本実施例に於いては8Kのリフレッシュを要求する。リフレッシュコントローラ207はメモリアレイ201が適当にリフレッシュされることを確実にするためのリフレッシュリクエストを生成する。このように生成されたリフレッシュリクエストのタイミングはメモリアレイ201のシステムクロックスピード及びメモリ保存時間より決定される。100MHのシステムクロックスピード、及び21.05ミリ秒の総合的なメモリ保存時間の間、リフレッシュコントローラ207は少なくとも各2.56ミリ秒毎にリフレッシュリクエストを生成する。一般的にリフレッシュ時間は、メモリアレイ201のデータ保存時間が、メモリアレイ201の各ロウをリフレッシュするために必要とされる最大限実行可能な時間よりも長くなることを確実にするべく選択される。
【0029】
メモリアレイ201のロウをリフレッシュするリクエストが保留される時、リフレッシュコントローラ207はリフレッシュ保留可能信号RFPEN#をローにアサートする。外部アクセス保留シグナルEAPEN#がハイであり外部アクセスが保留されないことを示す場合、アクセスアービタ206が、一つのクロックサイクルの間でリフレッシュ肯定応答信号RFACK#をローにし、またリフレッシュアドレス選択信号RASELをハイにすることによって、リフレッシュ操作を開始する。トランスミッションゲート209は、ハイのリフレッシュアドレス選択信号RASELをレシーブし、それに応じてリフレッシュアドレスRFAをリフレッシュコントローラ207よりアドレスラッチ211へと経路指定する。アドレスラッチ211はリフレッシュアドレスRFAをメモリアレイ201へと提供する。
【0030】
外部アクセス保留信号EAPEN#のハイの状態及びリフレッシュ保留可能信号RFPEN#のローの状態は、またアクセスアービタ206にメモリアレイシーケンサ205へと提供されるリフレッシュ信号RF#がローであるとアサートさせる。ローをアサートされたリフレッシュ信号RF#に応じて、メモリアレイシーケンサ205は、ロウアドレスストローブ信号RAS#、センスアンプ可能信号SEN#、及びプレチャージ信号PRC#のDRAM制御信号を、メモリアレイ201へと、メモリアレイ201の動作の制御を目的として提供する。結果として、リフレッシュアクセスは、リフレッシュアドレスRFAにより識別されたロウのアドレスへと実行される。カラムアドレスストローブCAS#はリフレッシュサイクル間、活動化されない。アクセスアービタ206は、リフレッシュ動作が実行された事をリフレッシュコントローラ207へと示すために、論理ローリフレッシュ肯定応答信号RFACK#をアサートする。これらの動作のタイミングは図3に示されている。」

g.「【0031】
図3は本発明の1つの実施例による様々な信号のタイミングの波形図である。波形図は3つの連続したクロックサイクルT1-T3の間のメモリブロック100における書き込み、読み出し、及びリフレッシュの動作を図示する。メモリコントローラ120は、1つのクロックピリオドにおいてメモリサイクルを完成させる。メモリサイクルが1つのクロックピリオドのみをとるので、メモリブロック100は各クロックサイクルにおいて1つの外部メモリアクセスもしくはメモリロウリフレッシュを処理しうる。各クロックサイクルは、クロック信号CLKの上がりエッジにおいて開始する。
【0032】
外部の書き込みアクセスを開始するために、メモリコントローラ120はメモリブロック100へアクセスする目的でアドレスストローブ信号ADS#及びチップ選択信号CS#[0]の両方をローにアサートする。例えば、チップ選択信号CS#[0]はアドレスストローブ信号ADS#と同一でも良い。メモリコントロール120はまた、外部アドレスバス上に書き込みアドレスA1を提供し、また外部データバス上に書き込みデータ値を提供する。メモリコントローラ120は、更に論理ハイ書き込み/読み出し信号WR#を提供し、それによって外部アクセスが書き込みアクセスであることを表す。サイクルT1の間システムクロック信号CLKの上がりエッジにおいて、外部アクセスコントロール208は、アドレスストローブ信号ADS#及びチップ選択信号CS#[0]の状態を評価する。ローのアドレスストローブ信号ADS#、ローのチップ選択信号CS#[0]、及びハイの書き込み/読み出し信号WR#の検出に当たって、外部アクセスコントロール208は外部書き込みアクセスを開始させる。外部アクセスコントロール208は外部アクセス保留信号EAPEN#をローにアサートする。アクセスアービタ206へと提供されるローの外部アクセス保留信号EAPEN#は、アクセスアービタ206に対して外部アクセス信号EA#をローにアサートさせる。ローにアサートされた外部アクセス信号EA#に応じて、メモリアレイシーケンサ205はアレイの書き込み操作を制御するために、メモリアレイ201へとロウアドレスストローブ信号RAS#及びカラムアドレスストローブ信号CAS#のDRAM制御信号を提供する。アクセスアービタ206はまた、トランスミッションゲート210へ論理ハイ外部アドレス選択信号EASELを提供し、それによってトランスミッションゲート210に書き込みアドレスA1をアドレスラッチ211へと経路指定させる。アドレスラッチ211はメモリアレイ201へと書き込みアドレスA1を提供する。」

h.「【0033】
サイクルT2の初期にシステムクロック信号CLKの上がりエッジに先立って、メモリコントローラ120は、再びメモリブロック100へアクセスするためにアドレスストローブ信号ADS#及びチップ選択信号CS#[0]をローにアサートする。メモリコントローラ120はまた、外部アドレスバス上の読み出しアドレスA2も提供する。メモリコントローラ120は更に、論理ロー書き込み/読み出し信号WR#を提供し、それによって外部アクセスが読み出しアクセスであることを表す。サイクルT2の間システムクロック信号CLKの上がりエッジで、外部アクセスコントロール208は再びアドレスストローブ信号ADS#及びチップ選択信号CS#[0]の状態を評価する。ローのアドレスストローブ信号ADS#、ローのチップ選択信号CS#[0]、及びローの書き込み/読み出し信号WR#の検出に際し、外部アクセスコントロール208は外部読み出しアクセスを開始する。外部アクセスコントロール208は外部アクセス保留信号EAPEN#をローにアサートし続ける。アクセスアービタ206へと提供されるローの外部アクセス保留信号EAPEN#は、外部アクセス信号EA#をローに保つ。ローをアサートする外部アクセス信号EA#に応じて、メモリアレイシーケンサ205は、アレイの読み出し操作を制御するために、メモリアレイ201へとロウアドレスストローブ信号RAS#及びカラムアドレスストローブ信号CAS#のDRAM制御信号を提供する。アクセスアービタ206は、クロックサイクルの半分の時間にトランスミッションゲート210へ論理ハイ外部アドレス選択信号EASELを提供し、それによって、トランスミッションゲート210に読み出しアドレスA2をアドレスラッチ211へと経路指定させる。アドレスラッチ211はメモリアレイ201へ読み出しアドレスA2を提供する。
【0034】
システムクロックCLKサイクルT1の間、リフレッシュコントローラ207は、リフレッシュが要求されていることを示すべくリフレッシュ保留信号RFPEN#をローにアサートする。上述したように、外部アクセスはまたサイクルT2の間も保留される。それ故、2つの異なった要求がサイクルT2の間保留され、信号の衝突が生じることとなる。アクセスアービタ206は、アイドルメモリサイクルまでそのような衝突のケースにおいてリフレッシュリクエストを遅らせるべく働く。アイドルメモリサイクルは外部メモリアクセスを伴わないメモリサイクルである。
【0035】
サイクルT3におけるシステムクロック信号CLKの上がりエッジにおいて、外部アクセスコントロール208は、再びアドレスストローブ信号ADS#及びチップ選択信号CS#[0]の状態を評価する。アドレスストローブ信号ADS#もしくはチップ選択信号CS#[0]のどちらかのハイの状態が、サイクルT3の間アイドルメモリサイクルが存在することを表す。アクセスアービタ206は、外部アドレス信号EA#をハイにデアサートし、リフレッシュ信号RF#をローにアサートし、また、ハイのリフレッシュアドレス選択信号RASELを提供することによって、このアイドルメモリサイクル中でリフレッシュが生ずることを許可する。リフレッシュアドレス選択信号RASELはクロックサイクルの半分の時間の間ハイになる。これらの条件下で、トランスミッションゲート209は、リフレッシュアドレスRFAをアドレスラッチ211を介してメモリアレイ201へと経路指定し、また、メモリアドレスシーケンサ205は、メモリアレイ201をリフレッシュするためにロウアドレスストローブ信号RAS#を提供する。結果として、リフレッシュアクセスはリフレッシュコントローラ207によって生成されたリフレッシュアドレスRFAへ実行される。」

(2-2)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。
「システムバスを介してメモリコントローラ120に接続されたメモリブロック100であって、
メモリアレイ201、センスアンプ202、マルチプレクサ203、入/出力バッファ204、メモリアレイシーケンサ205、アクセスアービタ206、リフレッシュコントローラ207、外部アクセスコントロール208、トランスミッションゲート209及び210、並びにアドレスラッチ211を有し、
前記外部アクセスコントロール208は、前記システムバス上のクロック信号CLKの立ち上がりのエッジにおいて、前記システムバス上のアドレスストローブ信号ADS#及びチップ選択信号CS#[0]の状態を評価し、両方の信号がローレベルであると検出される場合、外部アクセス保留信号EAPEN#をローレベルとし、
前記リフレッシュコントローラ207は、前記メモリアレイ201のロウをリフレッシュするリクエストが保留される時にリフレッシュ保留可能信号RFPEN#をローレベルとし、
前記アクセスアービタ206は、前記外部アクセス保留信号EAPEN#がローレベルの時に前記メモリアレイ201の読み出し及び書き込み動作を行わせ、前記外部アクセス保留信号EAPEN#がハイレベルであり、前記リフレッシュ保留可能信号RFPEN#をローレベルである時に、前記リフレッシュコントローラ207によって生成されたリフレッシュアドレスRFAへリフレッシュアクセスを実行させるものである、
メモリブロック100。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「メモリブロック100」は、補正発明の「メモリー素子」に相当する。
また、引用発明の「メモリアレイ201」は、行の配列に構成された複数のメモリーセルを有していることは明らかであるから、補正発明の「行の配列に構成された複数のメモリーセルを有するストレージ・アレイ」に相当する。

(3-2)引用発明の「システムバス」と補正発明の「第1のメモリーバス」とは、「メモリーバス」である点で一致する。
また、引用発明の「メモリコントローラ120」は、外部メモリー制御部として機能していることは明らかであるから、補正発明の「外部メモリー制御部」に相当する。
また、引用発明の「外部アクセスコントロール208」及び「入/出力バッファ204」が「メモリアレイ201」に結合されていること、並びに当該「外部アクセスコントロール208」及び「入/出力バッファ204」が、「メモリブロック100」を「外部アクセスコントロール208」に結合する「システムバス」に「メモリブロック100」を結合するインターフェイスを有していることは明らかである。
そして、引用発明の「メモリブロック100」をはじめとする複数のメモリブロックが「システムバス」に接続されていることは引用例の図1等から明らかであるから、引用発明の「メモリブロック100」は、複数存在する「メモリブロック」のうちの第1のものであり、その中に備えられている「外部アクセスコントロール208」及び「入/出力バッファ204」も、複数存在する「外部アクセスコントロール」及び「入/出力バッファ」のうちの第1のものであると認められる。
したがって、引用発明の「外部アクセスコントロール208」及び「入/出力バッファ204」は、補正発明の「前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合する」「メモリーバスに前記メモリー素子を結合する第1のインターフェースを有するインターフェース・バッファ」に相当する。

(3-3)引用発明においては、「前記リフレッシュコントローラ207は、前記メモリアレイ201のロウをリフレッシュするリクエストが保留される時にリフレッシュ保留可能信号RFPEN#をローレベルとし、 前記アクセスアービタ206は、前記外部アクセス保留信号EAPEN#がローレベルの時に前記メモリアレイ201の読み出し及び書き込み動作を行わせ、前記外部アクセス保留信号EAPEN#がハイレベルであり、前記リフレッシュ保留可能信号RFPEN#をローレベルである時に、前記リフレッシュコントローラ207によって生成されたリフレッシュアドレスRFAへリフレッシュアクセスを実行させるものである」から、引用発明の「リフレッシュコントローラ207」及び「アクセスアービタ206」は、「外部アクセスコントロール208」及び「入/出力バッファ204」と関連し、「メモリコントローラ120」により「システムバス」上で実行される「メモリアレイ201」に影響を与えるトランザクションが存在しない時間に「メモリアレイ201」の「ロウ」に対してリフレッシュ動作を実行しているものと認められる。
したがって、引用発明の「リフレッシュコントローラ207」及び「アクセスアービタ206」は、補正発明の「前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記」「メモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない時間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック」に相当する。

(3-4)引用発明においては、「前記リフレッシュコントローラ207は、前記メモリアレイ201のロウをリフレッシュするリクエストが保留される時にリフレッシュ保留可能信号RFPEN#をローレベルとし、 前記アクセスアービタ206は、前記外部アクセス保留信号EAPEN#がローレベルの時に前記メモリアレイ201の読み出し及び書き込み動作を行わせ、前記外部アクセス保留信号EAPEN#がハイレベルであり、前記リフレッシュ保留可能信号RFPEN#をローレベルである時に、前記リフレッシュコントローラ207によって生成されたリフレッシュアドレスRFAへリフレッシュアクセスを実行させるものである」ところ、「アクセス保留信号EAPEN#」は「前記システムバス上のアドレスストローブ信号ADS#及びチップ選択信号CS#[0]の状態を評価」することにより発生されるものであるから、引用発明の「リフレッシュコントローラ207」は、「システムバス」上の活動パターンを検出して「リフレッシュ動作」を実行するタイミングを識別していることが明らかである。
また、「チップ選択信号CS#[0]」は、複数存在する「メモリブロック」の中から「メモリブロック100」を選択する信号であることを勘案すると、引用発明の「リフレッシュコントローラ207」及び「アクセスアービタ206」が、複数の「メモリブロック」のうちから「メモリブロック100」がリフレッシュすることを制御していることも明らかである。
したがって、引用発明の「リフレッシュコントローラ207」及び「アクセスアービタ206」と、補正発明の「リフレッシュ・ロジック」とは、「前記」「メモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行する」タイミングを「識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定」するものである点で一致する。

(3-5)したがって、補正発明と引用発明とは、
「メモリー素子であって、
行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合するメモリーバスに前記メモリー素子を結合するインターフェースを有するインターフェース・バッファ、及び
前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記メモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない時間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、
を有し、
前記リフレッシュ・ロジックは、前記メモリーバス上の活動パターンを検出して前記リフレッシュ動作を実行するタイミングを識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定する、
ことを特徴とするメモリー素子。」

である点で一致し、以下の点で相違する。

(相違点1)
「メモリーバス」が、補正発明では「第1のメモリーバス」であるのに対して、引用発明では「システムバス」であり、引用発明では、補正発明の「第1の」に相当する限定がなされていない点。

(相違点2)
補正発明は、「前記リフレッシュ・ロジック」が、「前記リフレッシュ動作を実行する時間を識別」するものであり、「前記リフレッシュ動作を実行する時間は、前記」「メモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される」ものであるのに対して、引用発明はそのような構成を備えていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
(4-1-1)本願の本件補正による補正後の請求項1の記載から明らかなように、補正発明においては、「第1のメモリーバス」の他に第2、第3等の「メモリーバス」が存在することも、「メモリーバス」が複数存在することも特定されていないから、相違点1は、単に「メモリーバス」に対して「第1の」という語を加えるか否かの形式的なものにすぎない。
したがって、相違点1は実質的なものではない。

(4-1-2)相違点1については以上のとおりであるが、仮に、補正発明の「第1のメモリーバス」が、複数存在する「メモリーバス」のうちの1番目の「メモリーバス」を意味するものであり、相違点1が実質的なものであった場合についても予備的に検討する。
上のように仮定した場合においては、相違点1は、補正発明の「メモリーバス」が、本願の明細書に「【0009】メモリーバス180a-cのそれぞれは、ポイント・ツー・ポイント接続を提供する。つまり、少なくとも大部分の信号が2装置のみの間で構成されるバス接続を構成する。」と記載されているように、「外部メモリー制御部」と「メモリー素子」の間、及び各「メモリー素子」の間をポイント・ツー・ポイント型で接続する方式であるのに対して、引用発明の「システムバス」が、「メモリコントローラ120」に対して各「メモリブロック」を並列に接続する方式(すなわち、いわゆるマルチドロップ型で接続する方式)であることに起因するものであるが、一般に、外部メモリー制御部とメモリー素子の間、及び各メモリー素子の間をポイント・ツー・ポイント型で接続する方式のメモリバスは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例1にも記載されているように、当業者における周知技術である。

a.周知例1:特開2002-7308号公報

「【0001】
【発明の属する技術分野】本発明は、メモリ制御素子と複数の記憶素子が直列に接続されて成るメモリバスシステム関し、特に、素子間の信号線の接続方法に関する。」
「【0014】
【発明の実施の形態】次に、本発明の実施の形態について図面を参照して説明する。
(信号線の接続方法の第1実施の形態)図1は本発明のメモリバスシステムの信号線の接続方法の第1実施の形態のフローチャートである。
【0015】このメモリバスシステムの信号線の接続方法は、メモリ制御素子と複数の記憶素子を信号線により接続するときに、図1に示すように、メモリ制御素子と初段の記憶素子の間および任意の記憶素子と次段の記憶素子の間の信号線を1:1で接続して(ステップS1)、各素子が直列接続となるように形成する。」

(4-1-3)したがって、当該周知技術に鑑みれば、引用発明において、「システムバス」を、マルチドロップ型に替えてポイント・ツー・ポイント型で接続する方式とすることは、当業者が容易になし得たことである。
よって、相違点1は、実質的なものではなく、また、仮に実質的なものであったとしても、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)一般に、メモリー素子のリフレッシュ動作を行うに際し、メモリバスが解放されている時間がリフレッシュ動作に要する時間を超えるか否かを判断し、超えた場合にリフレッシュ動作を行うように制御することは、例えば、本願の優先権主張の日前に日本国内において頒布された下記周知例2及び3にも記載されているように当業者における周知技術である。

a.周知例2:特開2001-256779号公報

「【0001】
【発明の属する技術分野】本発明は、リフレッシュが必要なメモリのメモリ制御回路に関する。」
「【0027】図2は、本発明を用いたリフレッシュ操作のタイミング図である。図2において、上から順に、デバイスバス要求信号411、デバイスバス応答信号412、メモリバス要求信号331、メモリバス応答信号332、非同期リフレッシュ要求信号321、非同期リフレッシュ応答信号322、同期リフレッシュ要求信号361、リフレッシュインターバル検出信号311、非同期リフレッシュ抑止信号371、リフレッシュ終了フラグリセット信号312、デバイスバスデータ信号415、メモリバスデータ信号385の状態を時間の経過とともに示している。
【0028】タイミングｔ_(1)において、デバイス400がメモリ装置200へ連続したデータのライトを要求するデバイスバス要求信号411をアサートすると、デバイスバス調停回路500はこのデバイスバス要求信号411に対してデバイスバス410の使用を許可し、デバイスバス応答信号412をアサートする。デバイスバス410がデバイス400によって占有されると、デバイスバスインターフェース回路330は、デバイスバス制御信号413を参照してデバイス400からデバイスバスインターフェース回路330へのデータ転送を開始するとともに、メモリバス210の使用を求めるメモリバス要求信号331をアサートする。メモリバス調停回路340がメモリバス要求信号331を許容してメモリバス応答信号332をアサートし、デバイスバスインターフェース回路330がメモリバス210を占有する。しかしながら、実際にメモリ装置200へのデータライトが開始されるのはタイミングｔ_(2)であり、デバイスバスインターフェース回路330によってメモリバス210が占有されてからタイミングｔ_(2)迄の期間は、メモリ装置200へのアクセスは発生しない。ここで、リフレッシュ可能期間検出回路350は、このメモリバス210が占有されてからタイミングｔ_(2)迄の期間とリフレッシュに必要な実行時間とを比較し、前記メモリバス210が占有されてからタイミングｔ_(2)迄の期間がリフレッシュに必要な実行時間以上継続されると判断して、リフレッシュ可能期間検出信号351を出力する。同期リフレッシュ要求回路360はリフレッシュ可能期間検出信号351を参照して同期リフレッシュ要求信号361をアサートし、メモリバスインターフェース回路380はメモリ装置200のリフレッシュを実施する。また、同期リフレッシュ要求回路360は、リフレッシュ終了フラグセット信号363を出力し、リフレッシュ終了フラグ370をセットする。」

b.周知例3:特開平7-287684号公報

「【0001】
【産業上の利用分野】この発明はディジタル処理装置に関し、例えば、ダイナミック型RAM(ランダムアクセスメモリ)からなるRAMユニットを備えるコンピュータならびにそのRAMユニットのリフレッシュに利用して特に有効な技術に関する。」
「【0025】この実施例において、中央処理装置CPUは、さらにリフレッシュサイクルレジスタFREG及びサイクル数比較部CNCPを備え、命令デコードユニットIDECは、命令のデコード結果をもとにシステムバスSBUSに対するバスアクセスが生じない空きサイクル数Nnを判定し、サイクル数比較部CNCPに送る機能をあわせ持つ。このサイクル数比較部CNCPには、リフレッシュサイクルレジスタFREGからRAMユニットRAMUのリフレッシュ動作の所要時間に対応する所要サイクル数Nfが供給され、サイクル数比較部CNCPは、これらのサイクル数を比較してNn≧Nfであることを条件に、その出力信号つまりリフレッシュイネーブル信号RFEBを選択的にロウレベルとする。」

(ここにおいて、「システムバスSBUSに対するバスアクセスが生じない空きサイクル数Nn」と「リフレッシュ動作の所要時間に対応する所要サイクル数Nf」とを比較することが、「システムバスSBUSに対するバスアクセスが生じない空き」時間と「リフレッシュ動作の所要時間に対応する所要」時間とを比較することと等価であることは、当業者にとって自明である。)

(4-2-2)したがって、上記周知技術に鑑みれば、引用発明において、「リフレッシュコントローラ207」及び「アクセスアービタ206」が、「システムバス」が開放されている時間がリフレッシュ動作に要する時間を超えるか否かを判断し、超えた場合にリフレッシュ動作を行うように制御する構成とすることは当業者が容易になし得たことである。
そして、「リフレッシュコントローラ207」及び「アクセスアービタ206」が、「システムバス」が開放されている時間がリフレッシュ動作に要する時間を超えるか否かを判断し、超えた場合にリフレッシュ動作を行うように制御する際に、当該「リフレッシュコントローラ207」及び「アクセスアービタ206」によって、「システムバス」上にトランザクションが存在しない時間の最小時間により、リフレッシュ動作を実行する時間を識別するという動作が行われていることは自明である。
したがって、引用発明において、補正発明のように、「前記リフレッシュ・ロジック」が、「前記リフレッシュ動作を実行する時間を識別」するものであり、「前記リフレッシュ動作を実行する時間は、前記」「メモリーバス上に前記トランザクションが存在しない時間の最小時間により又は前記外部メモリー制御部からのやがて生じる若しくは現在生じている前記トランザクションが存在しない時間の長さを有する信号により、識別される」構成とすることは、当業者が容易になし得たことである。

(4-3)判断についてのまとめ
以上検討したとおり、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下をすべきものである。

第3.本願発明について
平成22年5月18日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?37に係る発明は、平成21年8月27日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?37に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される次のとおりのものである。

「【請求項1】
メモリー素子であって、
行の配列に構成された複数のメモリーセルを有するストレージ・アレイ、
前記ストレージ・アレイに結合され、前記メモリー素子を外部メモリー制御部に結合する第1のメモリーバスに前記メモリー素子を結合する第1のインターフェースを有するインターフェース・バッファ、及び
前記インターフェース・バッファと関連し、前記外部メモリー制御部により前記第1のメモリーバス上で実行される前記ストレージ・アレイに影響を与えるトランザクションが存在しない間に前記ストレージ・アレイ内の行に対してリフレッシュ動作を実行するリフレッシュ・ロジック、
を有し、
前記リフレッシュ・ロジックは、前記第1のメモリーバス上の活動パターンを検出し、前記リフレッシュ動作を実行する時間を識別し及び複数の素子のうちのどの素子が前記リフレッシュ動作を制御するかを決定する、
メモリー素子。」

一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特表2002-535799号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。

したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-06-14 
結審通知日 2011-06-21 
審決日 2011-07-04 
出願番号 特願2006-528329(P2006-528329)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 酒井 英夫
近藤 幸浩
発明の名称 メモリー素子、インターフェース・バッファ、メモリー・システム、コンピューター・システム、方法、機械アクセス可能な媒体  
代理人 伊東 忠重  
代理人 伊東 忠彦  
代理人 大貫 進介  

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