ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1249068 |
| 審判番号 | 不服2010-4106 |
| 総通号数 | 146 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-02-24 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-02-25 |
| 確定日 | 2011-12-21 |
| 事件の表示 | 特願2006- 65347「256Megダイナミックランダムアクセスメモリ」拒絶査定不服審判事件〔平成18年 7月20日出願公開、特開2006-190472〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成10年5月29日(パリ条約に基づく優先権主張外国庁受理 1997年5月30日アメリカ合衆国、及び1997年8月22日アメリカ合衆国)を国際出願日とする特願平11-500962号特許出願の一部を平成18年3月10日に新たな特許出願としたものであって、平成21年2月19日付けの拒絶理由通知に対して同年8月19日に意見書及び手続補正書が提出されたが、同年10月28日付けで拒絶査定がなされた。 それに対して、平成22年2月25日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年9月21日付けで審尋がなされ、それに対する回答はなされたかった。 第2.補正の却下の決定 【補正の却下の決定の結論】 平成22年2月25日に提出された手続補正書による補正を却下する。 【理由】 1.補正の内容 平成22年2月25日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?7を、補正後の特許請求の範囲の請求項1?7と補正するものであり、補正前後の請求項1は各々次とおりである。 (補正前) 「【請求項1】 メモリセルからなる複数の256Kの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、256megの記憶容量を与える複数の独立アレイと、 複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置と、 電源と、 複数のパッドと、 を有しているダイナミックランダムアクセスメモリにおいて、 複数のローカルな行デコーダの各々は、複数の独立アレイの1つ又2つにサービスを提供すると共に、フルアドレスを受信し、 金属伝導体の第1層と第2層のみが、メモリ内の相互接続をもたらしているメモリ。」 (補正後) 「【請求項1】 メモリセルからなる複数の256Kの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、256megの記憶容量を与える複数の独立アレイと、 複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置と、 電源と、 複数のパッドと、 を有しているダイナミックランダムアクセスメモリにおいて、 複数のローカルな行デコーダの各々は、複数の独立アレイの1つ又2つにサービスを提供すると共に、フルアドレスを受信し、 金属伝導体の第1層と第2層のみが、メモリ内の相互接続をもたらしており、 個々の独立アレイは、そのアレイの一方の側にあって、そのアレイの偶数行にアクセスするローカルな行デコーダと、そのアレイの他方の側にあって、そのアレイの奇数行にアクセスするローカルな行デコーダとでサービスされるメモリ。」 なお、補正前後の請求項1における「1つ又2つ」は、「1つ又は2つ」の誤記であることが明らかであるから、以下においては、そのように読み換える。 2.補正事項の整理 本件補正による補正事項を整理すると、以下のとおりである。 (補正事項) 補正前の請求項1の「金属伝導体の第1層と第2層のみが、メモリ内の相互接続をもたらしている」を、補正後の請求項1の「金属伝導体の第1層と第2層のみが、メモリ内の相互接続をもたらしており、 個々の独立アレイは、そのアレイの一方の側にあって、そのアレイの偶数行にアクセスするローカルな行デコーダと、そのアレイの他方の側にあって、そのアレイの奇数行にアクセスするローカルな行デコーダとでサービスされる」と補正すること。 3.補正の目的の適否、及び新規事項の追加の有無について 本件補正は、補正前の請求項1に係る発明の発明特定事項である「独立アレイ」について技術的に限定を加えるものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 また、本件補正により補正された部分は、本願の願書に最初に添付した図面の図4?6、及び本願の願書に最初に添付した明細書の0066段落等に記載されているものと認められるから、本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面(以下「当初明細書等」という。)のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、本件補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすものである。 以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たすものである。 そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。 4.独立特許要件について (1)補正後の発明 本願の本件補正による補正後の請求項1?7に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、特許請求の範囲の請求項1?7に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、次のとおりのものである。 「【請求項1】 メモリセルからなる複数の256Kの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、256megの記憶容量を与える複数の独立アレイと、 複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置と、 電源と、 複数のパッドと、 を有しているダイナミックランダムアクセスメモリにおいて、 複数のローカルな行デコーダの各々は、複数の独立アレイの1つ又は2つにサービスを提供すると共に、フルアドレスを受信し、 金属伝導体の第1層と第2層のみが、メモリ内の相互接続をもたらしており、 個々の独立アレイは、そのアレイの一方の側にあって、そのアレイの偶数行にアクセスするローカルな行デコーダと、そのアレイの他方の側にあって、そのアレイの奇数行にアクセスするローカルな行デコーダとでサービスされるメモリ。」 (2)引用刊行物に記載された発明 (2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平7-130164号公報(以下「引用例」という。)には、図6?10と共に次の記載がある(下線は当合議体が付加したものである。)。 a.「【発明の詳細な説明】 【0001】 【産業上の利用分野】本発明は半導体装置に関し、特にシェアードセンスアンプ方式を用いたダイナミック型半導体記憶装置に関する。 【0002】 【従来の技術】シェアードセンスアンプ方式を用いたダイナミック型半導体記憶装置は、センスアンプとデータ出力線間のスイッチを制御する選択信号を出す列デコーダ回路を複数のセンスアンプで共有する方式で(特願昭55-41622参照)、列デコーダの数を減らすことができるため、半導体装置の大規模化において、面積の増大を防ぐことが可能になる。図6?図10は、従来のシェアードセンスアンプ方式を用いた半導体装置のレイアウト図を示し、配線に用いた材料の抵抗値及び半導体装置の規模により、いくつかの方式がある。」 b.「【0003】図6は、第1の従来技術のレイアウト図を示し、多結晶シリコン層1層、金属シリサイド層1層、金属配線層1層の計3層の配線を用いる方式で、ワード線401に多結晶シリコンを用い、メモリセル402のMISトランジスタのゲート電極と共用し、またビット線403及び列デコーダからの選択信号を伝える配線404(以後、Yスイッチ404と称する)が、同層の金属シリサイド配線から成り、Yスイッチ404は、ビット線403の4本に1本または8本に1本の割合で配列されている。更に金属配線は、ワード線401を実質的に低抵抗化させる目的でセルアレイ405上に配列されたワード裏打ち配線406、センスアンプ駆動信号等センスアンプ407内をワード線方向に配置されたアレイ信号408、行デコーダ409、列デコーダ410、アレイ信号駆動回路411及び周辺回路内の配線に用いられる。 【0004】図7は、第2の従来技術のレイアウト図を示し、多結晶シリコ層(審決注:「多結晶シリコン層」の誤記)1層、金属配線層2層の計3層の配線層を用いる方式である。第2の従来技術は、第1の従来技術の金属シリサイド層を金属配線に置き換えた構成で、Yスチッチ(審決注:「Yスイッチ」の誤記)404の抵抗が、金属配線にした分小さくなり、第1の従来技術より多くのセンスアンプ407を接続でき、半導体装置の大規模化に適している。」 (2-2)ここにおいて、図7の記載から、「メモリセル502」からなる複数の「セルアレイ505」は、行と列に配置されて、全体としてセルアレイブロックを形成していることが明らかである。 また、図7に記載された「ダイナミック型半導体記憶装置」においては、例えば図10に記載されたもののように、行デコーダが分割されておらず、ワード線も主ワード線と副ワード線とに分割されていないことを勘案すると、図7に記載されている複数の「行デコーダ509」の各々は、複数の「アレイ505」に連結されている「ワード線501」に行デコード信号を提供するとともに、外部から供給されるフルアドレス信号を受信していることが明らかである。 (2-3)また、0003段落の「図6は、第1の従来技術のレイアウト図を示し、多結晶シリコン層1層、金属シリサイド層1層、金属配線層1層の計3層の配線を用いる方式で、ワード線401に多結晶シリコンを用い、メモリセル402のMISトランジスタのゲート電極と共用し、またビット線403及び列デコーダからの選択信号を伝える配線404(以後、Yスイッチ404と称する)が、同層の金属シリサイド配線から成り、Yスイッチ404は、ビット線403の4本に1本または8本に1本の割合で配列されている。更に金属配線は、ワード線401を実質的に低抵抗化させる目的でセルアレイ405上に配列されたワード裏打ち配線406、センスアンプ駆動信号等センスアンプ407内をワード線方向に配置されたアレイ信号408、行デコーダ409、列デコーダ410、アレイ信号駆動回路411及び周辺回路内の配線に用いられる。」という記載、及び0004段落の「図7は、第2の従来技術のレイアウト図を示し、多結晶シリコン層1層、金属配線層2層の計3層の配線層を用いる方式である。第2の従来技術は、第1の従来技術の金属シリサイド層を金属配線に置き換えた構成で、」という記載を合わせて解釈すると、図7に記載された「ダイナミック型半導体記憶装置」においては、金属配線層2層を、「ビット線503」、「列デコーダからの選択信号を伝える配線504」、「ワード線501を実質的に低抵抗化させる目的でセルアレイ505上に配列されたワード裏打ち配線506」、「センスアンプ駆動信号等センスアンプ507内をワード線方向に配置されたアレイ信号508」、「行デコーダ509」、「列デコーダ510」、「アレイ信号駆動回路511」及び周辺回路内の配線として用いていることは明らかである。 したがって、図7に記載された「ダイナミック型半導体記憶装置」は、金属配線層の第1層と第2層のみが、メモリ内の相互接続をもたらしているものと認められる。 (2-4)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。 「メモリセル502からなり、行と列に配置されてセルアレイブロックを形成するセルアレイ505と、 複数のセンスアンプ507と、複数の行デコーダ509と、複数の列デコーダ510と、複数のアレイ信号駆動回路511と、周辺回路と、 を有しているダイナミック型半導体記憶装置において、 前記複数の行デコーダ509の各々は、上記複数のアレイ505に連結されているワード線501に行デコード信号を提供するとともに、フルアドレスを受信し、 金属配線層の第1層と第2層のみが、ダイナミック型半導体記憶装置内の相互接続をもたらすものである、 ダイナミック型半導体記憶装置。」 (3)補正発明と引用発明との対比 (3-1)引用発明の「メモリセル502」は、補正発明の「メモリセル」に相当し、引用発明の「セルアレイ505」は、補正発明の「独立アレイ」に相当する。 したがって、引用発明の「メモリセル502からなり、行と列に配置されてセルアレイブロックを形成するセルアレイ505」と、補正発明の「メモリセルからなる複数の256Kの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、256megの記憶容量を与える複数の独立アレイ」とは、「メモリセルからなる複数の独立アレイであって、行と列に配置されてアレイブロックを形成する独立アレイ」である点で一致する。 (3-2)引用例の「行デコーダ509」は、補正発明の「ローカルな行デコーダ」に相当する。 また、引用発明の「複数のセンスアンプ507と、複数の行デコーダ509と、複数の列デコーダ510と、複数のアレイ信号駆動回路511と、周辺回路」は、補正発明の「複数の周辺装置」に相当する。 そして、引用発明において、「複数のセンスアンプ507と、複数の行デコーダ509と、複数の列デコーダ510と、複数のアレイ信号駆動回路511と、周辺回路」により、複数の「メモリセル502」についての情報の書き込みと読み出しが行われていることは当業者にとって明らかであるから、引用発明も補正発明と同様に、「複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置」を有しているものと認められる。 (3-3)引用発明の「ダイナミック型半導体記憶装置」が補正発明の「ダイナミックランダムアクセスメモリ」に相当することは、当業者にとって自明である。 (3-4)引用発明の「前記複数の行デコーダ509の各々は、上記複数のアレイ505に連結されているワード線501に行デコード信号を提供するとともに、フルアドレスを受信」する構成と、補正発明の「複数のローカルな行デコーダの各々は、複数の独立アレイの1つ又は2つにサービスを提供すると共に、フルアドレスを受信」する構成とは、「複数のローカルな行デコーダの各々は、独立アレイにサービスを提供すると共に、フルアドレスを受信」する構成である点で一致する。 (3-5)引用発明の「金属配線層の第1層と第2層のみが、ダイナミック型半導体記憶装置内の相互接続をもたらしいる」という構成は、補正発明の「金属伝導体の第1層と第2層のみが、メモリ内の相互接続をもたらして」いる構成に相当する。 (3-6)したがって、補正発明と引用発明とは、 「メモリセルからなる複数の独立アレイであって、行と列に配置されてアレイブロックを形成する複数の独立アレイと、 複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置と、 を有しているダイナミックランダムアクセスメモリにおいて、 複数のローカルな行デコーダの各々は、独立アレイにサービスを提供すると共に、フルアドレスを受信し、 金属伝導体の第1層と第2層のみが、メモリ内の相互接続をもたらしている、 メモリ。」 である点で一致し、以下の点で相違する。 (相違点1) 補正発明は、「独立アレイ」が「256K」であり、「アレイブロック」が「複数」形成されており、「256megの記憶容量を与える」ものであるのに対して、引用発明はそのような特定がなされていない点。 (相違点2) 補正発明は、「電源と、複数のパッド」を有しているのに対して、引用発明は、そのような特定がなされていない点。 (相違点3) 補正発明は、「複数のローカルな行デコーダの各々は、複数の独立アレイの1つ又は2つにサービスを提供」すると限定しているのに対して、引用発明は、サービスを提供する「セルアレイ505」の数について、「1つ又は2つ」という特定がなされていない点。 (相違点4) 補正発明は、「個々の独立アレイは、そのアレイの一方の側にあって、そのアレイの偶数行にアクセスするローカルな行デコーダと、そのアレイの他方の側にあって、そのアレイの奇数行にアクセスするローカルな行デコーダとでサービスされる」ように構成しているのに対して、引用発明は、そのような構成を備えていない点。 (4)相違点についての当審の判断 (4-1)相違点1について (4-1-1)一般に、「256megの記憶容量」を有する「ダイナミックランダムアクセスメモリ」は、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例1及び2にも記載されているように、当業者における周知技術であり、また、一般に、256Kのような比較的小容量の独立したメモリセルアレイ(補正発明の「独立アレイ」に相当)を幾つか集めてブロック(補正発明の「アレイブロック」に相当)を形成し、さらに、そのブロックを幾つか集めて大きなブロック(補正発明の「ダイナミックランダムアクセスメモリ」全体に相当。)を形成し・・・というような、階層的な構造でメモリを構成することも、例えば、下記周知例2にも記載されているように、当業者における周知技術である。 a.周知例1:特開平6-275064号公報 「【0026】このセンスアンプ駆動信号線の寄生抵抗の増大化という問題点は64Mビット以上の大容量化、例えば、256MビットのDRAMを構成しようする場合には大問題となるため、その対策が強く要請されている。 【0027】本発明は、かかる点に鑑み、センスアンプ駆動信号線の寄生抵抗を小さくすることができ、例えば、256Mビットという大容量化を図る場合においても、センスアンプの安定した動作を確保することができるようにしたDRAMを提供することを目的とする。」 b.周知例2:特開平8-297995号公報 「【0010】図2は、本発明を適用した256Mbのメモリ容量を有するダイナミックRAMのスペアメモリセルアレイの構成を示す。 【0011】同図におけるスペアメモリセルアレイの構成を説明するに先立って、256MbダイナミックRAMでのメモリセルアレイの構成を簡単に説明する。256MbダイナミックRAMでは、16個の4Mbメモリブロックを1つのグループとして64Mbメモリバンクが形成され、そして4個の64Mbメモリバンクを1つのグループとすることで256Mbのメモリ容量が実現される。1つの4Mbメモリブロックは、カラム方向に配列された16個の256Kbサブメモリセルアレイに分割されている。カラム方向に配列された16個のサブメモリセルアレイは1つのローデコーダに共通接続されており、そして、ロー方向に配列されたサブメモリセルアレイは1つのカラムデコーダに共通接続されている。」 (4-1-2)そして、本願の明細書及び図面を精査しても、補正発明において、「独立アレイ」の記憶容量を「256K」という値とし、メモリ全体の記憶容量を「256meg」という値とすることによる当業者の予測を超えた格別の効果は見いだせない。 したがって、引用発明に対して、上記の周知技術を適用し、「セルアレイ505」を幾つか集めて「アレイブロック」を形成し、それを複数集めて「ダイナミック型半導体記憶装置」を形成するという階層的な構造を採用するとともに、「セルアレイ505」の記憶容量を「256K」という値とし、全体の記憶容量を「256meg」という値とすること、すなわち、補正発明のように、「メモリセルからなる複数の256Kの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、256megの記憶容量を与える複数の独立アレイ」を有する構成とすることは、当業者が容易になし得たことである。 したがって、相違点1は、当業者が適宜なし得た範囲に含まれる程度のものである。 (4-2)相違点2について 一般に、ダイナミックランダムアクセスメモリ装置は「電源と、複数のパッド」を有しているから、引用発明の「ダイナミック型半導体記憶装置」も当然に「電源と、複数のパッド」を有しているものと認められる。 したがって、相違点2は実質的な相違点ではない。 また、仮に、引用発明も当然に「電源と、複数のパッド」を有しているとまではいえず、相違点2が実質的なものであったとしても、引用発明において、「電源と、複数のパッド」を有するようにする程度のことは、当業者が容易になし得たことである。 したがって、相違点2は、実質的なものではないか、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。 (4-3)相違点3及び4について (4-3-1)相違点3及び4は互いに関連しているので纏めて検討する。 一般に、半導体メモリにおいて、メモリセルアレイの両側に行デコーダをそれぞれ設け、一方の側に設けた行デコーダによってメモリセルアレイの偶数行にアクセスし、他方の側に設けた行デコーダによって上記メモリセルアレイの奇数行にアクセスする構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例3及び4にも記載されているように、当業者における周知技術である。 a.周知例3:特開平4-252491号公報 「【0014】この実施例が図4に示された従来の半導体メモリと相違する点は、行デコーダ及びワード線ドライバをそれぞれ第1,第2の行デコーダ3a,3b及びワード線ドライバ4a,4bに分割してこの第1の行デコーダ3a及びワード線ドライバ4aと第2の行デコーダ3b及びワード線ドライバ4bとをメモリセルアレイ1を狭んで(審決注:「挟んで」の誤記)相対向して配置し、これら第1及び第2のワード線ドライバ4a,4bにより、複数のワード線(WLa,WLb)を配列順に交互に駆動するようにした点にある。すなわち、奇数番目のワード線WLaは第1のワード線ドライバ4aにより、偶数番目のワード線WLbは第2のワード線ドライバ4bにより駆動される。 【0015】図2(A),(B)はそれぞれこの実施例のワード線WLa,WLbとワード線ドライバ4a,4bとの位置関係を示す配置図及び行デコーダ3a,ワード線ドライバ4aの内部配置を示す配置図である。」 b.周知例4:特開昭61-283162号公報 「以下、図面を参照してこの発明の一実施例を説明する。図はその構成を示す。記憶装置を構成する半導体基板の両側に第1および第2のワードデコーダ回路101,102を形成し、このデコーダ回路101,102のそれぞれ内側に第1および第2のワード線ドライバ回路201,202を形成する。そして、このワード線ドライバ回路201,202との間に、メモリマトリックス30を形成する。すなわち、ワードデコーダ回路101,102およびワード線ドライバ回路201,202は、メモリマトリックス30のビット線40に沿って形成されるようになり、各ワード線ドライバ回路201,202の出力に対応するワード線50が左右のワード線ドライバ回路201,202から交互にメモリマトリックス30上を走る構成になっている。 すなわち、1つのワード線出力を発生するドライバ回路ピッチ内に、2本のワード線が配置されるようになるものであり、ワードデコーダ回路101,102とワード線ドライバ回路201,202のピッチは、メモリセル60のピッチ、すなわちワード線50のピッチの2倍にすることができ、ワード線間隔の縮小を可能にする。 さらに、左右の第1および第2のドライバ回路201,202から、それぞれ交互に異なる信号のワード線50が、メモリマトリックス30上を走るため、メモリセル60をワード線50とビット線40の全ての交点に配置することができ、メモリセル60の高集積化が可能となる。」(2ページ左下欄9行?右下欄18行) (4-3-2) したがって、上記周知技術に鑑みれば、引用発明において、「アレイ505」の両側に行デコーダを配置し、行デコーダの各々は、複数の「アレイ505」の1つにサービスを提供するようにして、一方に設けた行デコーダによって「アレイ505」の偶数行にアクセスし、他方に設けた「行デコーダ」によって「アレイ505」の奇数行にアクセスする構成とすること、すなわち、補正発明のように、「複数のローカルな行デコーダの各々は、複数の独立アレイの1つ又は2つにサービスを提供」し、「個々の独立アレイは、そのアレイの一方の側にあって、そのアレイの偶数行にアクセスするローカルな行デコーダと、そのアレイの他方の側にあって、そのアレイの奇数行にアクセスするローカルな行デコーダとでサービスされる」ように構成することは、当業者が容易になし得たことである。 したがって、相違点3及び4は、当業者が適宜なし得た範囲に含まれる程度のものである。 (4-4)判断についてのまとめ 以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。 したがって、補正発明は、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。 (5)独立特許要件についてのまとめ 本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。 5.補正の却下の決定のむすび 以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3.本願発明について 平成22年2月25日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?7に係る発明は、平成21年8月19日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、特許請求の範囲の請求項1?7に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される次のとおりのものである。 「【請求項1】 メモリセルからなる複数の256Kの独立アレイであって、行と列に配置されて複数のアレイブロックを形成し、256megの記憶容量を与える複数の独立アレイと、 複数のローカルな行デコーダを含んでおり、複数のメモリセルについて情報の書込みと読出しを行なう複数の周辺装置と、 電源と、 複数のパッドと、 を有しているダイナミックランダムアクセスメモリにおいて、 複数のローカルな行デコーダの各々は、複数の独立アレイの1つ又は2つにサービスを提供すると共に、フルアドレスを受信し、 金属伝導体の第1層と第2層のみが、メモリ内の相互接続をもたらしているメモリ。」 一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平7-130164号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。 そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。 したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 第4.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-07-12 |
| 結審通知日 | 2011-07-26 |
| 審決日 | 2011-08-08 |
| 出願番号 | 特願2006-65347(P2006-65347) |
| 審決分類 |
P
1
8・
575-
Z
(G11C)
P 1 8・ 121- Z (G11C) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
近藤 幸浩 市川 篤 |
| 発明の名称 | 256Megダイナミックランダムアクセスメモリ |
| 代理人 | 北住 公一 |
| 代理人 | 長塚 俊也 |
| 代理人 | 宮野 孝雄 |
| 代理人 | 久徳 高寛 |
| 代理人 | 丸山 敏之 |