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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1249270
審判番号 不服2009-17088  
総通号数 146 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-02-24 
種別 拒絶査定不服の審決 
審判請求日 2009-09-14 
確定日 2011-12-28 
事件の表示 特願2002-540215「高速トリガリングのためのコンパクト内部寸法及び外部オンチップ・トリガリングを有するシリコン制御整流器静電放電保護デバイス」拒絶査定不服審判事件〔平成14年 5月10日国際公開、WO02/37566、平成16年10月 7日国内公表、特表2004-531047〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成13年10月24日(パリ条約に基づく優先権主張 外国庁受理 2000年11月6日、2001年2月2日及び同年3月30日、アメリカ合衆国)を国際出願日とする特許出願であって、平成20年4月25日付けの拒絶理由通知に対して同年8月6日に意見書及び手続補正書が提出され、同年9月19日付けの最後の拒絶理由通知に対して平成21年3月23日に意見書及び手続補正書が提出されたが、同年5月8日付けで、同年3月23日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。
それに対して、同年9月14日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年1月19日付けで審尋がなされ、同年4月25日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成21年9月14日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成21年9月14日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の明細書の特許請求の範囲の請求項1?10を、補正後の明細書の特許請求の範囲の請求項1?10と補正するとともに、明細書の発明の詳細な説明を補正するものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
保護された回路を有する、半導体集積回路(200)の静電放電(ESD)保護回路(201)であって、
保護された回路に接続するアノード(122)とグランドに接続するカソード(124)とを有し、前記カソードが、少なくとも1つの高ドープ領域(312m)を有しているシリコン制御整流器(SCR)(202)と、
少なくとも1つの高ドープ領域近傍に配置された少なくとも1つのトリガータップ(401)と、
トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス(205)と、
を備え、
前記アノードと前記カソードとの間の表面領域(309)が高ドープ領域を有さない、静電放電(ESD)保護回路(201)。」

(補正後)
「【請求項1】
保護された回路を有する、半導体集積回路(200)の静電放電(ESD)保護回路(201)であって、
保護された回路に接続するアノード(122)とグランドに接続するカソード(124)とを有し、前記カソードが、少なくとも1つの第1高ドープ領域(312m)を有しており、前記アノードが、第2高ドープ領域(308)を有している、シリコン制御整流器(SCR)(202)と、
前記少なくとも1つの第1高ドープ領域近傍に配置された少なくとも1つのトリガータップ(401)と、
トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス(205)と、
を備え、
前記アノードと前記カソードとの間の領域であって前記第1高ドープ領域と前記第2高ドープ領域との間の領域である表面領域(309)が高ドープ領域を有しておらず、前記外部オンチップ・トリガリングデバイスが、前記第1高ドープ領域と前記第2高ドープ領域との間の前記表面領域の外側において電流を注入する、静電放電(ESD)保護回路(201)。」

2.補正事項の整理
本件補正による補正事項を整理すると次のとおりである。

(1)補正事項1
補正前の請求項1の「前記カソードが、少なくとも1つの高ドープ領域(312m)を有しているシリコン制御整流器(SCR)(202)と、 少なくとも1つの高ドープ領域近傍に配置された少なくとも1つのトリガータップ(401)と、 トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス(205)と、を備え」を、補正後の請求項1の「前記カソードが、少なくとも1つの第1高ドープ領域(312m)を有しており、前記アノードが、第2高ドープ領域(308)を有している、シリコン制御整流器(SCR)(202)と、 前記少なくとも1つの第1高ドープ領域近傍に配置された少なくとも1つのトリガータップ(401)と、 トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス(205)と、を備え」と補正すること。

(2)補正事項2
補正前の請求項1の「前記アノードと前記カソードとの間の表面領域(309)が高ドープ領域を有さない」を、補正後の請求項1の「前記アノードと前記カソードとの間の領域であって前記第1高ドープ領域と前記第2高ドープ領域との間の領域である表面領域(309)が高ドープ領域を有しておらず、前記外部オンチップ・トリガリングデバイスが、前記第1高ドープ領域と前記第2高ドープ領域との間の前記表面領域の外側において電流を注入する」と補正すること。

(3)補正事項3
補正前の請求項3の「ドープト領域」を、補正後の請求項3の「ドープ領域」と補正するとともに、補正前の請求項3の「少なくとも1つの第1高ドープト領域(312_(m))」及び「第2高ドープト領域(308)」の前に「前記」を追加すること。

(4)補正事項4
補正前の請求項4の「第1高ドープト領域と第2高ドープト領域との間の表面領域(309)が」を、補正後の請求項4の「前記第1高ドープ領域と前記第2高ドープ領域との間の前記表面領域(309)が」と補正すること。

(5)補正事項5
補正前の請求項7の「ドープト領域」を、補正後の請求項7の「ドープ領域」と補正すること。

(6)補正事項6
補正前の請求項9の「ドープト領域」を、補正後の請求項9の「ドープ領域」と補正すること。

(7)補正事項7
補正前の発明の詳細な説明を、補正後の発明の詳細な説明と補正すること。

3.補正の目的の適否、及び新規事項の追加の有無について検討
(1)補正事項1及び3?6について
補正事項1及び3?6は、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
したがって、補正事項1及び3?6は特許法第17条の2第4項に規定する要件を満たす。
また、当該補正事項1及び3?6が特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。

(2)補正事項2について
補正事項2は、補正前の請求項1に係る発明の発明特定事項である「外部オンチップ・トリガリングデバイス」について技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項2は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項2により補正された部分は、本願の願書に最初に添付した図面(以下「当初図面」という。また、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。)の図4等に記載されているものと認められるから、補正事項2は、当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項2は特許法第17条の2第3項に規定する要件を満たす。

(3)補正事項7について
補正事項7は、補正前の発明の詳細な説明について、誤記を訂正するとともに、補正事項1?6と整合させるための補正を行うものであるから、特許法第17条の2第3項に規定する要件を満たす。

(4)補正の目的の適否、及び新規事項の追加の有無についてのまとめ
以上のとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本願の本件補正による補正後の請求項1?10に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?10に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものである。

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日よりも前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平6-77405号公報には、図3?6と共に次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。

a.「【0001】
【産業上の利用分野】本発明は、一般的に集積回路に関し、特に、このような集積回路用の静電放電(ESD)を防止する方法および装置に関する。」

b.「【0004】
【解決するべき課題】ESD保護に使用した従来の回路と構造は、高レベルのESDストレスに耐えることができる。しかし、集積回路技術が発達するにしたがって、保護が必要な素子は、使用される保護素子のトリガ・レベルよりも低い電圧レベルで故障する可能性があり、これによって改良されたESD保護素子と回路に対する必要性が生じる。同様に、集積回路にBiCMOS技術が多く使用されることによって、これらの回路におけるESD保護の必要性もまた生じる。
【0005】したがって、本発明の目的は、集積回路用の新規で改良されたESD保護素子を提供することである。本発明の他の目的は、低電圧でトリガするESDの保護素子を提供することである。本発明の他の目的は、一次ESD保護素子をトリガする回路を提供することである。」

c.「【0010】図3は、本発明の1実施例の回路図が示す。一次保護素子14は、本実施例では、バイポーラn-ｐ-nトランジスタ21として示され、このトランジスタのコレクタは集積回路チップのパッド10に接続され、エミッタはVｓｓに接続され、これはアースであり、ベースはNMOSトランジスタ22のソースに接続される。NMOSトランジスタ22のドレインも、またパッド10に接続される。NMOSトランジスタ22のソースも、また抵抗23に接続される。NMOSトランジスタ22と抵抗23は共に、トリガ式一次保護素子14用のトリガ素子を形成し、さらに二次ESD保護素子を設けるように構成することもできる。しかし、本発明によれば、一般的に二次保護素子は必要ではないが、その理由は、一次保護素子がこのように低電流レベルでトリガされるからである。パッド10は、まこ(審決注:「また」の誤記)保護された集積回路19に接続され、この集積回路は、ここではNMOSトランジスタ24として示す。一般的な集積回路構成では、ESDのストレスに最も影響されやすい素子は、NMOS出力トランジスタ24のような入力トランジスタおよび出力トランジスタである。トリガ素子12は、保護が必要な出力トランジスタ24と同じタイプの素子であることが好ましい。
【0011】ESD事象の場合、パッド10の電圧が上昇する。もし正しく構成され、ある種のESDストレスに耐える能力があるNMOSトランジスタ22を有するならは、二次保護素子は、あるESDの電圧レベルで導通するように駆動される。NMOSトランジスタ22のソースはバイポーラ・トランジスタ21のベースに接続され、その結果、ESD事象の結果生じる電流によって、バイポーラ・トランジスタ21が駆動されて導通するが、このバイポーラ・トランジスタ21は、これが通常オンする電圧およびNMOSトランジスタ24が故障する電圧レベルの両方より低い電圧で実質的なESDのストレスに耐えるサイズである。この特定の実施例では、NMOSトランジスタ22およびNMOS出力トランジスタ24のゲートは接続され、主に寸法によって制御される生き(ｓｔeｔ)NMOSトランジスタ22を起動する。この構成では、もしNMOSトランジスタ22のチャンネル長さが、出力トランジスタ24のチャンネル長さよりも短いならば、NMOSトランジスタ22の降伏電圧は、出力トランジスタ24よりも低く、これによって出力トランジスタ24の降伏電圧よりも低い電圧レベルでトランジスタ22が導通することを保証する。トランジスタ22に対しては、より低い降伏電圧が望ましいが、これが必要だという訳ではない。先ず問題になるのは、トランジスタ22が十分な電流を発生して一次素子14をトリガする前に、トランジスタ24に対する破壊しきい値を超えないことである。本発明の精神と範囲から逸脱することなく、代替の構成を使用して同様の結果を実現することができることは明らかである。所望のESD回路の保護に対する特定の要求によって、本構成のトリガ素子13aは、一次保護素子14をトリガすることとESDの二次保護を行うことの両方を行うように設計することができ、またESDの一次保護に対するトリガのみとして機能し、かつそれ自身もし行うとしても二次保護は殆ど行わないように設計することもできることも明らかである。本発明は、集積回路内にESD保護を設ける場合、設計者に大きい柔軟性を与える。」

d.「【0012】図4は、図3の回路の概略/断面図であるが、BiCMOS技術によって実行される保護された集積回路19は含んでいない。図示の素子30は、ここではｐ型基板である第1導電型の基板31を有する半導体を有し、かつこの基板内にここではn型のウェルである第2導電型のウェル32を有すると共に、この井戸32内にここではｐ型である第1導電型のベース33を有する。高濃度にドーピングした第2導電型の領域34がベース33内に置かれ、領域34、ベース33、およびウェル32によって構成される縦型バイポーラn-ｐ-nトランジスタ21を設ける。このベース領域33は抵抗23を介してVｓｓと接続され、この抵抗は多結晶シリコンのような、いずれの便利な種類の構成でもよい。抵抗33は、ベース領域33の一部として集積化してもよい。領域34もまたVｓｓに接続する。ウェル領域32はトランジスタ22のパッド10とロレイン領域37(審決注:「ドレイン領域37」の誤記)に接続される。トランジスタ22のソース領域36は、バイポーラ・トランジスタ21のベース領域33に接続される。NMOSトランジスタ22のゲート38は出力トランジスタ24(図4には示さず)のゲートに接続することができ、または、そうでなければ、特定の回路構成ではESD保護素子の正しい機能を提供するように要求され、またはこれを提供することが適当である。」

e.「【0013】図5は本発明の他の実施例の回路図であり、ここでは一次保護素子14としてSCRを使用する。本実施例の構成と図3の構成は、この実施例中の一次ESD保護素子がリード13を介してトランジスタ22の出力電流によってトリガされるようにSCRが接続される点を除いて、全ての点で同一である。他の全ての点で、この保護素子の動作は、図3と同様である。図6は、BiCMOS技術によって実行される図5に示す実施例の概略/断面図である。高濃度にドーピングした第1導電型の別の領域45を有してNMOSトランジスタの出力電流によってトリガされるSCRを設けている点を除いて、これの構造と動作もまた図4の構造と動作と同じである。」

(2-2)ここにおいて、0012段落の記載及び0013段落の「図5は本発明の他の実施例の回路図であり、ここでは一次保護素子14としてSCRを使用する。本実施例の構成と図3の構成は、この実施例中の一次ESD保護素子がリード13を介してトランジスタ22の出力電流によってトリガされるようにSCRが接続される点を除いて、全ての点で同一である。他の全ての点で、この保護素子の動作は、図3と同様である。図6は、BiCMOS技術によって実行される図5に示す実施例の概略/断面図である。高濃度にドーピングした第1導電型の別の領域45を有してNMOSトランジスタの出力電流によってトリガされるSCRを設けている点を除いて、これの構造と動作もまた図4の構造と動作と同じである。」という記載を参酌すると、引用例の図5及び6には、P型基板41、基板41内のN型ウェル32、N型ウェル32内のP^(+)領域33、P^(+)領域33内のN^(+)領域34、及びN型ウェル32内のP^(+)ベース45を有しているSCRを一次ESD保護素子14として使用し、一次ESD保護素子14がリード13を介してトランジスタ22の出力電流によってトリガされるようにSCRが接続され、P^(+)ベース45がトランジスタ22のドレイン領域37及びパッド10に接続され、N^(+)領域34がVｓｓに接続され、トランジスタ22のソース領域36がP^(+)領域33に接続されていることが記載されているものと認められる。

(2-3)したがって、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「保護された集積回路19用のESD保護素子であって、
P型基板41、前記基板41内のN型ウェル32、前記N型ウェル32内のP^(+)領域33、前記P^(+)領域33内のN^(+)領域34、及び前記N型ウェル32内のP^(+)ベース45を有しているSCRを一次ESD保護素子14として使用し、前記一次ESD保護素子14がリード13を介してトランジスタ22の出力電流によってトリガされるように前記SCRが接続され、前記P^(+)ベース45が前記トランジスタ22のドレイン領域37及びパッド10に接続され、前記N^(+)領域34がVｓｓに接続され、トランジスタ22のソース領域36がP^(+)領域33に接続されており、前記パッド10が前記保護された集積回路19に接続されている、
ESD保護素子。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「保護された集積回路19」及び「ESD保護素子」は、各々補正発明の「保護された回路」及び「静電放電(ESD)保護回路(201)」に相当し、引用発明の「保護された集積回路19」及び「ESD保護素子」は、全体として補正発明の「半導体集積回路(200)」に相当する。
したがって、引用発明の「保護された集積回路19用のESD保護素子」は、補正発明の「保護された回路を有する、半導体集積回路(200)の静電放電(ESD)保護回路(201)」に相当する。

(3-2)引用発明の「SCR」は、補正発明の「シリコン制御整流器(SCR)(202)」に相当する。
そして、引用発明の「SCR」は、「P型基板41、前記基板41内のN型ウェル32、前記N型ウェル32内のP^(+)領域33、前記P^(+)領域33内のN^(+)領域34、及び前記N型ウェル32内のP^(+)ベース45を有している」ものであるところ、「P^(+)ベース45」及び「N^(+)領域34」が、各々アノード及びカソードとして機能すること、及び当該「P^(+)ベース45」及び「N^(+)領域34」が高ドープ領域であることは当業者にとって明らかである。
また、引用発明においては、「前記N^(+)領域34がVｓｓに接続され」ているが、「Vｓｓ」がグランドを表す記号であることは当業者の技術常識である。
また、引用発明においては、「前記P^(+)ベース45が」「パッド10に接続され」、「前記パッド10が前記保護された集積回路19に接続されている」から、「前記P^(+)ベース45が」が「保護された集積回路19」に接続されていることは自明である。
したがって、引用発明の「P型基板41、前記基板41内のN型ウェル32、前記N型ウェル32内のP^(+)領域33、前記P^(+)領域33内のN^(+)領域34、及び前記N型ウェル32内のP^(+)ベース45を有しているSCR」は、補正発明の「保護された回路に接続するアノード(122)とグランドに接続するカソード(124)とを有し、前記カソードが、少なくとも1つの第1高ドープ領域(312m)を有しており、前記アノードが、第2高ドープ領域(308)を有している、シリコン制御整流器(SCR)(202)」に相当する。

(3-3)引用発明は、「前記一次ESD保護素子14がリード13を介してトランジスタ22の出力電流によってトリガされるように前記SCRが接続され」、具体的には、「トランジスタ22のソース領域36がP^(+)領域33に接続され」る構成となっているから、引用発明においては、「P^(+)領域33」が「トランジスタ22のソース領域36」からのトリガを受信することが明らかである。
そして、「P^(+)領域33」がトリガを受信するためには、「P^(+)領域33」が、「トランジスタ22のソース領域36」からのトリガを受信するための取り出し口、すなわちトリガタップを備えていなければならないことは、自明である。
したがって、引用発明と補正発明とは、「少なくとも1つのトリガータップ(401)」を備えている点で一致する。

(3-4)引用発明の「トランジスタ22」は、「SCR」の外部に設けられており、かつ、当該「トランジスタ22」が、「P^(+)領域33」におけるトリガを受信するための取り出し口、及び「保護された集積回路19」に接続され、「SCR」をトリガする機能を有することは明らかであるから、引用発明の「トランジスタ22」は、補正発明の「トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス(205)」に相当する。

(3-5)以上を総合すると、補正発明と引用発明とは、

「保護された回路を有する、半導体集積回路(200)の静電放電(ESD)保護回路(201)であって、
保護された回路に接続するアノード(122)とグランドに接続するカソード(124)とを有し、前記カソードが、少なくとも1つの第1高ドープ領域(312m)を有しており、前記アノードが、第2高ドープ領域(308)を有している、シリコン制御整流器(SCR)(202)と、
少なくとも1つのトリガータップ(401)と、
トリガータップと保護された回路に接続する外部オンチップ・トリガリングデバイス(205)と、
を備える、静電放電(ESD)保護回路(201)。」

である点で一致し、次の3点で相違する。

(相違点1)
補正発明は、「少なくとも1つのトリガータップ(401)」が、「前記少なくとも1つの第1高ドープ領域近傍に配置され」ているのに対して、引用発明は、「P^(+)領域33」における「トランジスタ22のソース領域36」からのトリガを受信するための取り出し口の位置が特定されていない点。

(相違点2)
補正発明は、「前記アノードと前記カソードとの間の領域であって前記第1高ドープ領域と前記第2高ドープ領域との間の領域である表面領域(309)が高ドープ領域を有しておらず」という構成を備えているのに対して、引用発明は、「N^(+)領域34」と「P^(+)ベース45」との間の表面領域が「P^(+)領域33」を有している点。

(相違点3)
補正発明は、「前記外部オンチップ・トリガリングデバイスが、前記第1高ドープ領域と前記第2高ドープ領域との間の前記表面領域の外側において電流を注入する」ものであるのに対して、引用発明はそのような特定がなされていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
引用発明は、「P^(+)領域33」が「トランジスタ22」からのトリガを受信することにより、「SCR」がトリガされる、すなわち「SCR」がオン状態となる構成となっているから、「P^(+)領域33」が「SCR」のゲート領域として機能していることが明らかであるが、一般に、SCRは、ゲート領域とカソード領域との間に電流が流れることによりオン動作が開始されるものであるから、ゲート領域へ電流を流すための取り出し口、すなわちトリガータップとカソード領域とが大きく離れていると、ゲート領域とカソード領域との間に十分な電流が流れず、SCRのオン動作に悪影響を与え、ひいては集積回路の保護が有効に行われなくなることは、当業者であれば直ちに察知し得たことである。
したがって、引用発明において、「P^(+)領域33」における「トランジスタ22のソース領域36」からのトリガを受信するための取り出し口を、カソードとして機能する「N^(+)領域34」から余り離れない位置に設けること、すなわち、補正発明のように、「少なくとも1つのトリガータップ(401)」が、「前記少なくとも1つの第1高ドープ領域近傍に配置され」ている構成とすることは、当業者が容易になし得たことである。
よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)一般に、引用発明のような、基板表面に対して水平方向に電流が流れる構造の静電放電(ESD)保護用SCR、すなわち、いわゆる横型(ラテラル型)の静電放電(ESD)保護用SCRにおいて、カソード領域とアノード領域との間の表面領域に高ドープ領域を有しない構造とすることは、例えば本願の優先権主張の日前に日本国内において頒布された下記周知例1及び2にも記載されているように、当業者における周知技術である。

a.周知例1:特開2000-188389号公報

上記周知例1には、図11とともに次の記載がある。
「【0002】
【従来の技術】半導体装置は年々微細化されており、それに伴い、外部からの望まない静電破壊(Elecｔｒｏ Sｔaｔic Diｓchaｒgeｓ:ESD)に対する、保護装置を半導体回路の入出力部に組み込むのが、一般的になっている。また、それらの保護装置の特性も、保護すべき対象となる半導体装置の微細化に応じた、適切な特性を必要とされている。
【0003】これら保護装置として、MOS型半導体装置のプロセスにおいては、サイリスタとよばれる半導体装置がよく用いられる。サイリスタはPN接合を2つ以上含む半導体装置で、典型的には、P-N-P-Nの構造をもち、一方の端部となるP型半導体をアノード、もう一方の端部のN型半導体をカソードと呼んでいる。このようなサイリスタにおける従来構造と製造方法を、P型シリコン基板に作製する場合を例にとり、図11の(a)から(f)に従って説明する。
【0004】まず、図11(a)に示すように、P型シリコン基板1に、基板面にフォトレジストを塗布し、素子分離領域を形成する部分のレジストを取り除き、シリコン基板をエッチング後、酸化物埋め込みを行い、その後、化学的機械的研磨(CMP)を実施し、素子分離領域2を形成する。
【0005】次に、図11(b)に示すように、フォトレジストを塗布し、低濃度N型半導体領域を形成する部分のレジストを除去し、N型不純物を低濃度にイオン注入して低濃度N型半導体領域4を形成する。その後、再度フォトレジストを塗布し、低濃度P型半導体領域を形成する部分のレジストを除去しした後、P型不純物を低濃度にイオン注入し、低濃度P型半導体領域3を形成する。
【0006】続いて、図11(c)に示すように、フォトレジスト5を塗布し、低濃度N型半導体領域上の一部と、低濃度P型半導体領域上の一部を開口し、P型不純物を基板表面に対して、ほぼ垂直方向から、高濃度にイオン注入を行い、高濃度P型半導体領域6、7を形成する。
【0007】次に、図11(d)に示すように、レジストを除去後、再びフォトレジスト8を塗布し、低濃度N型半導体領域上の一部と、低濃度P型半導体領域上の一部を開口し、N型不純物を基板表面に対して、ほぼ垂直方向から、高濃度にイオン注入を行い、高濃度N型半導体領域9、10を形成する。」

したがって、上記周知例1には、横型の静電放電(ESD)保護用サイリスタ(SCR)において、カソードである高濃度N型半導体領域9及びアノードである高濃度P型半導体領域7の間の表面領域に、低濃度P型半導体領域3及び低濃度N型半導体領域4を有し、高ドープ領域を有しない構造のものが記載されているものと認められる。

b.周知例2:特開2000-200694号公報

上記周知例2には、図10と共に次の記載がある。
「【0001】
【発明の属する技術分野】本発明は半導体集積回路および製造の分野に関するものであって、更に詳細には集積回路中の静電気放電(ESD)保護に関する。」
「【0018】更に、好適実施例の、ESD保護装置の特性を強化するためにｐウエル抵抗値を制御することはSCRタイプの保護装置にも適用される。図10Aおよび10Bは、それぞれ横型PNPN構造および等価回路の断面を模式的に示す。トリガー特性は、内部抵抗R-SUBおよびR-NWELLによって強く影響される。図10Bを調べれば分かるように、それらの値が増大すればSCRタイプ装置の順方向ブレークオーバー電圧は低減される。より少ない打ち込みあるいはカウンタードーピングのいずれかによって、NMOS領域と比べてESD領域の正味キャリア濃度が低いという特徴を保持したままで、上述の好適実施例を修正することには、打ち込みドーズおよびエネルギーを変えることと工程の順序を変更することとが含まれる。このようにすれば、表面から下方へチャネルストップ打ち込みを過ぎてESD領域を通るドーピング分布は、図8の好適実施例に関するNMOSチャネル領域を通っての対応するドーピング分布よりも低くなる。そして図9の好適実施例に関するESD領域を通るドーピング分布は、本質的に、それらの対応するチャネル領域を通るNMOSとPMOSの分布の差分(正味)である。」

したがって、上記周知例2には、横型の静電放電(ESD)保護用SCRにおいて、カソードであるN形領域(図10において「0V」が接続されている領域)とアノードであるP形領域(図10において「パッド」に接続されている領域)との間の表面領域に、Nウェル及びPウェルを有し、高ドープ領域を有しない構造のものが記載されているものと認められる。

(4-2-2)したがって、当該周知技術に基づけば、引用発明において、「N^(+)領域34」と「P^(+)ベース45」との間の表面領域に高ドープ領域を有しない構造とすること、すなわち、補正発明のように、「前記アノードと前記カソードとの間の領域であって前記第1高ドープ領域と前記第2高ドープ領域との間の領域である表面領域(309)が高ドープ領域を有しておらず」という構成を備えるようにすることは、当業者が容易になし得たことである。
よって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)相違点3について
(4-3-1)引用発明においては、「P型基板41、前記基板41内のN型ウェル32、前記N型ウェル32内のP^(+)領域33、前記P^(+)領域33内のN^(+)領域34、及び前記N型ウェル32内のP^(+)ベース45を有しているSCR」に電流を注入するデバイスである「トランジスタ22」(補正発明の「外部オンチップ・トリガリングデバイス」に相当)が、カソードとして機能する「N^(+)領域34」とアノードとして機能する「P^(+)ベース45」との表面領域の外側に位置していることは、引用例の図6から明らかであるから、引用発明も、補正発明と同様に、「前記外部オンチップ・トリガリングデバイスが、前記第1高ドープ領域と前記第2高ドープ領域との間の前記表面領域の外側において電流を注入」しているものと認められる。
したがって、相違点3は実質的なものではない。

(4-3-2)相違点3については、以上のとおりであるが、仮に、補正発明の「前記外部オンチップ・トリガリングデバイスが、前記第1高ドープ領域と前記第2高ドープ領域との間の前記表面領域の外側において電流を注入する」が、平成23年4月25日に提出された回答書において審判請求人が主張しているとおり、「前記外部オンチップ・トリガリングデバイス」が電流を注入する注入先の領域が、「前記第1高ドープ領域と前記第2高ドープ領域との間の前記表面領域の外側」であることを意味するものであり、相違点3が実質的なものであった場合についても一応検討する。
一般に、半導体装置において、当該半導体装置を構成する各半導体領域から外部への取り出し口を設けるに際し、当該取り出し口が設けられた部分の半導体領域は特性が変化・劣化してしまうため、半導体装置の主たる電流経路を避けた位置に取り出し口を設けることは、当業者の技術常識である。横型のSCRについても当然例外ではなく、ゲート領域の取り出し口(補正発明の「トリガータップ(401)」に相当)を、SCRの主たる電流経路であるカソード領域とアノード領域の間の表面領域の外側に設けることは、例えば本願の優先権主張の日前に日本国内において頒布された下記周知例3及び4にも記載されているように、当業者において普通に行われてきていることである。

a.周知例3:特開昭54-122983号公報

上記周知例3には、第1図及び第2図と共に次の記載がある。
「本発明は半導体集積回路、特に素子耐圧を高めたラテラル型のサイリスタあるいはトランジスタなどの構造に関するものである。
本発明においては、半導体集積回路に構成されるサイリスタあるいはトランジスタなどをラテラル3端子素子と称することにする。
この種の従来のサイリスタを第1図、第2図に示す。
両図において、1は、多結晶半導体支持領域2に誘電体であるSiO_(2)膜3により絶縁分離した単結晶半導体島領域4を有する誘電体分離基板である。島領域4はN型導電性で、一定距離隔ててP型不純物を拡散してP_(E)領域5、P_(B)領域6とし、P_(B)領域6に更にN型不純物を拡散してN_(E)領域7とし、不純物が拡散されなかった領域をN_(B)領域8としてサイリスタが構成されている。各領域5?8によってできるプレーナ構造のｐn接合をP_(E)領域よりJ_(1)?J_(3)接合と呼称する。
基板1の上面にはｐn接合露出端の表面安定化のため誘電体であるSiO_(2)膜9が全面的に設けられ、安定化膜9は、P_(E),P_(B),N_(E)の各領域5,6,7上に窓開けがされ、この窓から各領域5?7にオーミックに接続するアノード、ゲートおよびカソードの各電極10?12が設けられている。
尚、第1図におけるハッチング領域は各電極10?12の各領域5?7へのオーミック接続領域である。」(1ページ右下欄8行?2ページ左上欄16行)

したがって、上記周知例3には、ラテラル型(横型)のサイリスタ(SCR)において、ゲート領域6の電流の取り出し口を、カソード領域7及びアノード領域5の間の表面領域の外側に設けたものが記載されているものと認められる。

b.周知例4:特開平2-216868号公報

上記周知例4には、第3図と共に次の記載がある。
「〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に高耐圧を必要とするラテラル型のサイリスタ構造に関する。
〔従来の技術〕
従来のラテラル型サイリスタを第3図に示す。
同図(a)は平面図、同図(b)はそのCC線に沿う断面図である。図において、1は誘電体絶縁分離基板、2は多結晶半導体支持領域、3は絶縁膜、4はN型導電性の単結晶半導体領域、5はN^(+)埋込拡散領域、6はP型拡散領域、7はゲート拡散領域7としてのP型拡散領域、8はカソード拡散領域としてのN型拡散領域である。また、9は絶縁膜であり、この上に前記各拡散領域に接続されるアノード電極10,ゲート電極11,カソード電極12を形成している。」

したがって、上記周知例4には、ラテラル型(横型)のサイリスタ(SCR)において、ゲート拡散領域としてのP型拡散領域7の電流の取り出し口を、カソード拡散領域としてのN型拡散領域8及びアノード拡散領域としてのP型拡散領域6の間の表面領域の外側に設けたものが記載されているものと認められる。

(4-3-3)したがって、当該技術常識に基づけば、引用発明において、ゲートとして機能する「P^(+)領域33」における「トランジスタ22のソース領域36」からのトリガを受信するための取り出し口を、「N^(+)領域34」及び「P^(+)ベース45」との間の表面領域の外側に設けること、すなわち、補正発明のように、「前記外部オンチップ・トリガリングデバイス」が電流を注入する注入先の領域を、「前記第1高ドープ領域と前記第2高ドープ領域との間の前記表面領域の外側」とすることは、当業者が容易になし得たことである。

(4-3-4)以上のとおりであるから、相違点3は、実質的なものではなく、また仮に実質的なものであったとしても当業者が容易になし得た範囲に含まれる程度のものである。

(4-4)判断についてのまとめ
以上検討したとおり、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しないものである。

5.補正の却下の決定のむすび
本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成21年9月14日に提出された手続補正書による補正は上記のとおり却下され、平成21年3月23日に提出された手続補正書による補正も原審において却下されているから、本願の請求項1?10に係る発明は、平成20年8月6日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?10に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平6-77405号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-08-01 
結審通知日 2011-08-02 
審決日 2011-08-16 
出願番号 特願2002-540215(P2002-540215)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 宇多川 勉  
特許庁審判長 北島 健次
特許庁審判官 恩田 春香
小川 将之
発明の名称 高速トリガリングのためのコンパクト内部寸法及び外部オンチップ・トリガリングを有するシリコン制御整流器静電放電保護デバイス  
代理人 野田 雅一  
代理人 池田 成人  
代理人 山田 行一  

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