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| 審決分類 |
審判 査定不服 1項3号刊行物記載 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1249276 |
| 審判番号 | 不服2010-11204 |
| 総通号数 | 146 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-02-24 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-05-25 |
| 確定日 | 2011-12-28 |
| 事件の表示 | 特願2004-298003「アドレス信号によって動作モードを設定するメモリシステム及び方法」拒絶査定不服審判事件〔平成17年 4月28日出願公開、特開2005-116167〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成16年10月12日(パリ条約に基づく優先権主張 2003年10月9日大韓民国、及び2004年9月29日アメリカ合衆国)の特許出願であって、平成21年7月14日付けの拒絶理由通知に対して同年10月21日に意見書及び手続補正書が提出されたが、平成22年1月20日付けで拒絶査定がなされた。 それに対して、同年5月25日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年10月13日付けで審尋がなされ、平成23年1月19日に回答書が提出された。 第2.本願発明 本願の請求項1?56に係る発明は、平成22年5月25日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?56に記載されている事項により特定されるとおりのものであり、そのうちの請求項44に係る発明(以下「本願発明」という。)は、請求項44に記載されている事項により特定される次のとおりのものである。 「【請求項44】 メモリアレイを有するメモリ装置の動作モードを設定する方法において、 マルチビットアドレス信号を受信する段階と、 前記マルチビットアドレス信号をデコードして前記メモリアレイの行または列を選択する段階と、 行活性化命令、読み出し及び書き込み命令のうちの少なくとも1つを実行する間、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも1ビットを使用して前記メモリ装置の動作モードを設定する段階とを具備し、 前記動作モードが、バースト長さモード、DLLリセットモード、テストモード、CASレイテンシモード、およびバースト型モードのうちの少なくとも1つであることを特徴とする方法。」 第3.引用刊行物に記載された発明 1.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平10-208468号公報(以下「引用例」という。)には、図1?3とともに、次の記載がある(ここにおいて、下線は当合議体において付加したものである。)。 a.「【0001】 【発明の属する技術分野】本発明は、半導体記憶技術さらには半導体記憶装置におけるモード変更方式に適用して有効な技術に関し、例えば、同期型半導体記憶装置に利用して有効な技術に関する。 【0002】 【従来の技術】同期型ダイナミックRAM(以下、同期型DRAMと略す)のような半導体記憶装置には、データの読出し書込み時におけるデータの長さを、例えば1バイト、2バイト、4バイト、8バイトあるいは512バイトのような長さのいずれかに設定可能にするバースト長設定と呼ばれる機能やデータ読出し時にリードコマンドを入れてから何番目のクロックでデータを出力するのか設定可能にするCASレーテンシ設定と呼ばれる機能が設けられているものがある。かかる機能は、外部からDRAMに対して供給されるアドレスストローブ信号CAS,RASや書込み制御信号RE等の制御信号の組み合わせによって内部に設けられているモードレジスタが設定されることによって実行されるように構成されている。以下、これをモード設定と称する。なお、同期型DRAMは、上記リードコマンドやライトコマンド等他のコマンドも外部からの制御信号の組み合わせによって与えられるように構成されている。」 b.「【0005】この発明の目的は、システムの動作中においてモード設定を変更したい場合にも無駄なサイクルが発生せず動作速度が低下しない半導体記憶装置並びに同期型半導体記憶装置を提供することにある。」 c.「【0011】 【発明の実施の形態】以下、本発明の好適な実施例を図面に基づいて説明する。図1は本発明を適用した同期型ダイナミックRAMの一実施例を示すブロックである。 【0012】図1において、10A,10Bは2つのバンクとして構成されたメモリアレイ、11A,11Bは外部から時分割方式で入力されるロウアドレス信号およびカラムアドレス信号を取り込んで内部の所定の回路に供給するためのアドレス入力バッファ回路、12はメモリセルのリフレッシュのためのアドレスを発生するリフレッシュカウンタ、13A,13Bは上記アドレス入力バッファ回路11またはリフレッシュカウンタ12から供給される内部相補アドレス信号をデコードして上記メモリアレイ10A,10B内の対応するワード線を選択するロウデコーダ、14は外部から入力されたカラムアドレスに基づいて複数バイトのデータのリード/ライトに必要な連続したカラムアドレスを発生するカラムアドレスカウンタ、15A,15Bはカラムアドレスカウンタ14から供給される内部アドレス信号をデコードして上記メモリアレイ10A,10B内の対応するビット線を選択するカラムデコーダ、16A,16Bはビット線に読み出されたデータを増幅するセンスアンプおよび複数のビット線がカラムスイッチを介して共通に接続されるI/Oバスある。 【0013】また、17は書込みデータ信号を取り込んで上記センスアンプ＆I/Oバス16を介して上記メモリアレイ10A,10Bに供給するデータ入力バッファ回路、18は上記センスアンプ＆I/Oバス16を介して上記メモリアレイ10A,10Bより読み出されたデータを外部へ出力するデータ出力バッファ回路、19は外部より入力される各種制御信号やクロック信号を取り込んで内部の所定の回路へ供給するタイミング制御回路である。」 d.「【0015】図1の同期型DRAMにおいては、図2に示されているように、電源を投入すると先ず内部の回路をプリチャージ(S1)して、メモリバンク10A,10B内のすべてのワード線が非選択レベルにされいつでも読出しあるいは書込み動作に移行できるアイドル状態S2としてから、ロウアドレスが取り込まれて対応するワード線が選択レベルとされるバンクアクティブ状態S3に移行した後、リードコマンドあるいはライトコマンドが入力されるとそのときアドレスピンに入力されているアドレス信号に対応したカラムアドレスのデータがリードまたはライトされる状態S4,S5へ移行するように構成されており、各状態間は外部制御信号の入力状態(上記コマンドを含む)によって遷移するように構成されている。なお、S6は上記クロックイネーブル信号CKEによってクロックの供給を停止するクロック停止状態であり、特に制限されないが、上記アイドル状態S2またはバンクアクティブ状態S3のいずれの状態からも移行することができるようにされている。 【0016】この実施例のメモリにおいては、特に制限されないが、アドレスピンはA0?A11の12本とされ、ロウアドレス信号はA0?A11の12ビット、カラムアドレス信号はA0?A8の9ビットとされている。このようなアドレス構成の場合、カラムアドレス信号の入力時にはアドレスピンA9?A11の3ビットが不使用状態になる。そこでこの実施例では、この不使用のアドレスピンおよびタイミングを利用してバースト長の設定およびCASレーテンシの設定を行なうように構成されている。」 e.「【0017】具体的には、上記タイミング制御回路19に入力される外部制御信号がある所定の組合わせになるとリードかつバースト長の設定となり、上記タイミング制御回路19から制御信号が上記カラムアドレスカウンタ14に供給されてそのとき上記アドレスピンA0?A11に入力されている信号が上記カラムアドレスカウンタ14に取り込まれてA0?A8によってカウンタ値が設定されるとともに、A9?A11によってバースト長の設定すなわちカウンタを幾つ進めた所で停止するか設定される。また、上記タイミング制御回路19に入力される外部制御信号が他の所定の組合わせになるとCASレーテンシの設定となり、上記タイミング制御回路19から制御信号が上記カラムアドレスカウンタ14に供給されてそのとき上記アドレスピンA0?A11に入力されている信号が上記カラムアドレスカウンタ14に取り込まれてA0?A8によってカウンタ値が設定されるとともに、A9?A11によって例えばカウンタの出力タイミングを遅らせるなどしてコマンドが入ってから何個目のクロックでデータの出力を開始するか設定される。このように、データ出力タイミングを制御することにより、読出しデータが取り込まれる装置のスピードに合わせたデータ出力が可能とされる。 【0018】以下、図3のタイミングチャートを用いてリードコマンド入力時にバースト長を設定する場合の手順を説明する。 【0019】まずサイクル1で外部制御信号によってバンクアクティブコマンドが入力されると、そのときアドレスピンA0?A11に入力されている信号がロウアドレスとしてロウアドレスバッファ11Aへ取り込まれて対応するワード線が選択レベルに立ち上げられる。次のサイクル2でバースト長を2とするリードコマンドが入力されると、アドレスピンA0?A11に入力されている信号が上記カラムアドレスカウンタ14に取り込まれて、A0?A8によってカウンタ値が設定されるとともに、A9?A11によってバースト長が設定される。そして、続くサイクル3,4で2バイトのデータ“00”“01”が順次出力される。次に、何も動作しないNOP(ノーオペレーション)サイクル5を経て、サイクル6で再びバースト長を変更するため、例えばバースト長を4とするリードコマンドが入力されると、アドレスピンA0?A11に入力されている信号が上記カラムアドレスカウンタ14に取り込まれて、カウンタ値およびバースト長が設定される。そして、続くサイクル7,8,9,10で4バイトのデータ“00”“01”“11”“10”が順次出力される。」 f.「【0030】以上説明したように、上記実施例は、同期型メモリにおいて、リードコマンド入力時あるいはバンクアクティブコマンド入力時に不使用中のピンを使用もしくは専用ピンを用いてバースト長の設定またはCASレーテンシの設定を行なうようにしたので、システムの動作中においてモード設定を変更したい場合にも無駄なサイクルが発生せず応答速度が低下しない同期型半導体記憶装置を得ることができるという効果がある。」 2.したがって、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。 「2つのバンクとして構成されたメモリアレイ10A,10Bを有する同期型半導体記憶装置のバースト長設定を行う方法において、 アドレス入力バッファ回路11A,11Bにより、外部から時分割方式で入力されるロウアドレス信号およびカラムアドレス信号を取り込んで内部の所定の回路に供給する段階と、 ロウデコーダ13A、13Bにより、前記アドレス入力バッファ回路11A,11Bから供給される内部相補アドレス信号をデコードして前記メモリアレイ10A,10B内の対応するワード線を選択する段階と、 カラムアドレスカウンタ14により、外部から入力されたカラムアドレスに基づいて複数バイトのデータのリード/ライトに必要な連続したカラムアドレスを発生する段階と、 カラムデコーダ15A,15Bにより、前記カラムアドレスカウンタ14から供給される内部アドレス信号をデコードして前記メモリアレイ10A,10B内の対応するビット線を選択する段階と、 タイミング制御回路19に入力される外部制御信号がある所定の組合わせになるとリードかつバースト長の設定となり、前記タイミング制御回路19から制御信号が前記カラムアドレスカウンタ14に供給されてそのときアドレスピンA0?A11に入力されている信号が前記カラムアドレスカウンタ14に取り込まれてA0?A8によってカウンタ値が設定されるとともに、A9?A11によってバースト長の設定がなされる段階とを備えたバースト長設定を行う方法。」 第4.本願発明と引用発明との対比・判断 1.引用発明の「メモリアレイ10A,10B」及び「同期型半導体記憶装置」は、各々本願発明の「メモリアレイ」及び「メモリ装置」に相当する。 また、引用発明の「バースト長設定を行う」ことは、本願発明の「動作モードを設定する」ことに相当する。 したがって、引用発明の「2つのバンクとして構成されたメモリアレイ10A,10Bを有する同期型半導体記憶装置のバースト長設定を行う方法」は、本願発明の「メモリアレイを有するメモリ装置の動作モードを設定する方法」に相当する。 2.引用発明の「ロウアドレス信号およびカラムアドレス信号」がマルチビット構成であることは自明であるから、当該「ロウアドレス信号およびカラムアドレス信号」は、本願発明の「マルチビットアドレス信号」に相当する。 したがって、引用発明の「アドレス入力バッファ回路11A,11Bにより、外部から時分割方式で入力されるロウアドレス信号およびカラムアドレス信号を取り込んで内部の所定の回路に供給する段階」は、本願発明の「マルチビットアドレス信号を受信する段階」に相当する。 3.引用発明の「ロウデコーダ13A、13Bにより、前記アドレス入力バッファ回路11A,11Bから供給される内部相補アドレス信号をデコードして前記メモリアレイ10A,10B内の対応するワード線を選択する段階と、 カラムアドレスカウンタ14により、外部から入力されたカラムアドレスに基づいて複数バイトのデータのリード/ライトに必要な連続したカラムアドレスを発生する段階と、 カラムデコーダ15A,15Bにより、前記カラムアドレスカウンタ14から供給される内部アドレス信号をデコードして前記メモリアレイ10A,10B内の対応するビット線を選択する段階」は、本願発明の「前記マルチビットアドレス信号をデコードして前記メモリアレイの行または列を選択する段階」に相当する。 4.引用発明は、「タイミング制御回路19に入力される外部制御信号がある所定の組合わせになるとリードかつバースト長の設定となり、前記タイミング制御回路19から制御信号が前記カラムアドレスカウンタ14に供給されてそのときアドレスピンA0?A11に入力されている信号が前記カラムアドレスカウンタ14に取り込まれてA0?A8によってカウンタ値が設定されるとともに、A9?A11によってバースト長の設定がなされ」るものであるから、引用発明においては、「バースト長の設定」が「リード」すなわち読み出し命令を実行する間に行われているとともに、「カラム」すなわち列を選択するのために使用されるマルチビットアドレス信号のうちの「A9?A11」という3ビットを使用して、「バースト長の設定」が行われていることが明らかである。 そして、引用発明の「バースト長の設定がなされる」ことが、本願発明の「バースト長さモード」という「動作モードを設定」することに相当することは当業者にとって自明である。 したがって、引用発明と本願発明とは、「『行活性化命令、読み出し及び書き込み命令のうちの少なくとも1つを実行する間、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも1ビットを使用して前記メモリ装置の動作モードを設定する段階』『を具備し、 前記動作モードが、バースト長さモード、DLLリセットモード、テストモード、CASレイテンシモード、およびバースト型モードのうちの少なくとも1つである』」点で一致する。 5.以上を総合すると、本願発明と引用発明とは、 「メモリアレイを有するメモリ装置の動作モードを設定する方法において、 マルチビットアドレス信号を受信する段階と、 前記マルチビットアドレス信号をデコードして前記メモリアレイの行または列を選択する段階と、 行活性化命令、読み出し及び書き込み命令のうちの少なくとも1つを実行する間、前記行または列を選択するのに使用された前記マルチビットアドレス信号の少なくとも1ビットを使用して前記メモリ装置の動作モードを設定する段階とを具備し、 前記動作モードが、バースト長さモード、DLLリセットモード、テストモード、CASレイテンシモード、およびバースト型モードのうちの少なくとも1つであることを特徴とする方法。」 である点、すなわちすべての点で一致し、両者の間に相違点は認められない。 したがって、本願発明は、引用例に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。 第5.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-07-28 |
| 結審通知日 | 2011-08-02 |
| 審決日 | 2011-08-16 |
| 出願番号 | 特願2004-298003(P2004-298003) |
| 審決分類 |
P
1
8・
113-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 高野 芳徳、堀 拓也 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
西脇 博志 小川 将之 |
| 発明の名称 | アドレス信号によって動作モードを設定するメモリシステム及び方法 |
| 代理人 | 実広 信哉 |
| 代理人 | 志賀 正武 |
| 代理人 | 渡邊 隆 |