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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1249566
審判番号 不服2009-20571  
総通号数 146 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-02-24 
種別 拒絶査定不服の審決 
審判請求日 2009-10-26 
確定日 2012-01-05 
事件の表示 平成10年特許願第143418号「メモリ及びロジック混載のLSIデバイス」拒絶査定不服審判事件〔平成11年12月10日出願公開、特開平11-340421〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成10年5月25日の出願であって、平成19年1月31日付けの拒絶理由通知に対して、同年4月9日に手続補正書及び意見書が提出され、平成21年1月29日付けの拒絶理由通知に対して、同年4月3日に意見書が提出されたが、同年7月14日付けで拒絶査定がされ、これに対し、同年10月26日に審判請求がされたものである。


第2.本願発明に対する判断
1.本願発明
本願の請求項1に係る発明は、平成19年4月9日に提出された手続補正書により補正された請求項1に記載された、次のとおりのものである(以下「本願発明」という。)。

【請求項1】
「リード線を介して接続される第1のチップと第2のチップを搭載したLSIデバイスにおいて、
前記第1のチップ内の出力クロックに応答して第1のチップ内のデータ信号を出力する出力回路と、該出力回路に接続されたデータ出力端子とが前記第1のチップに設けられ、
前記出力クロックから生成されクロック用リード線を介して第2のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する入力回路と、該入力回路に接続されたデータ入力端子とが前記第2のチップに設けられ、
前記第1のチップ内のデータ出力端子と、前記第2のチップ内のデータ入力端子とが、両チップの対向する辺にそれぞれ配置され、データ用リード線を介して接続されることを特徴とするLSIデバイス。」

2.引用例の表示
引用例1:特開平8-167703号公報
引用例2:特開平8-147966号公報

3.引用例1の記載、引用発明と、引用例2の記載
3-1.引用例1の記載
原査定の拒絶の理由に「引用文献1」として引用された、本願の出願前に日本国内において頒布された刊行物である特開平8-167703号公報(以下「引用例1」という。)には、「半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ」(発明の名称)に関して、図1?図2、図9?図12とともに、次の記載がある。

ア.発明の背景等
・「【0001】
【発明の属する技術分野】本発明は、半導体メモリ装置などの半導体装置及びその製造方法に関するものであり、特に、マルチチップモジュール(以下、MCMと記す)に適した半導体装置に関する。
【0002】
【従来の技術】半導体メモリの1つであるダイナミック・ランダムアクセス・メモリ(DRAM)は、記憶部として、メモリセルがアレイ状に配置されたメモリセルアレイを備えたものである。DRAMは、パッケージのピン数を極力少なくできるように図1に示すような回路構成でチップが実現されている。」
・「【0007】
【発明が解決しようとする課題】DRAMは小面積で大容量のメモリセルキャパシタや、リーク電流の少ないメモリセルトランジスタを実現するために工程数の多い複雑な半導体製造プロセスを用いて製造されており、0.5μmのデザインルールを用いるDRAMプロセスにおいては同一デザインルールでのロジックLSIを実現する論理LSIプロセスに比べ約1.5倍の製造コストとなっている。
【0008】図1に示すDRAM回路構成において、DRAMプロセスを必要とする部分はメモリセルアレイ1のみであり、チップ上でのメモリセルアレイ1以外の部分はロジックLSIを実現する論理LSIプロセスで製造可能なものである。しかしながら、図2に示すように図1に示す回路構成のすべての部分がDRAMプロセスで製造されており、DRAMを高価なものとしている。
【0009】このことはDRAM以外の半導体メモリにおいても同様であり、SRAM、EEPROM、フラッシュメモリ等も論理LSIプロセスに比べ高価なプロセスでメモリセルアレイ以外の周辺回路部を含めたものを1チップ上に実現しており、半導体メモリを高価なものとしている。」
・「【0011】さらには、システムの小型化や高速化にともなって、メモリを含む複数のベアチップを同一の基板に実装し、チップ間を最短の配線で結ぶことを目的とした、MCM技術の開発が盛んになっているが、このMCMに用いるメモリチップにおいても従来の図2の構成で製造された高価なメモリをそのまま用いており、メモリ1チップでのデータI/Oビット幅が制限されているため、多ビット幅のデータI/Oを実現するためには、小容量のメモリを多数個用いる必要があった。」
・「【0014】本発明は上記事情に鑑みてなされたものであり、本発明の目的とするところは、高い機能を持つ半導体装置を低価格で提供することにある。」

イ.実施例1
・「【0070】(実施例1)以下に、本発明による半導体装置の第1の実施例を詳細に説明する。
【0071】図9に本実施例の半導体メモリの構成例を示す。図9は、DRAMの構成を示しており、各回路構成要素は図1と同一であって、それぞれに同一番号を付している。DRAM80はメモリコア部50とメモリ周辺回路部60が異なる半導体チップで構成されている。メモリコア部チップ50はメモリセルアレイ1と、このメモリセルアレイ1内のメモリセルと同一ピッチでレイアウトされるセンスアンプ4、コラムセレクタ3、コラムデコーダ2、ワードドライバ6およびローデコーダ5より構成されており、このメモリコア部チップ50への入出力信号としては、ローデコーダ5へのプリデコードアドレス入力信号XAi(27:0)55、コラムデコーダ2へのプリデコードアドレス入力信号YAi(23:0)52、コラムセレクタ3へのデータ入出力信号Dcｏ(7:0)51、基板電位入力VBB56、昇圧電位入力VPP55、セルプレート電位およびビット線プリチャージ電位入力VBP、VCP54および電源入力VCC57、VSS58、さらには図示されていない何本かの制御信号入力がある。
【0072】メモリ周辺回路部チップ60は、ローアドレスバッファ10、コラムアドレスバッファ9、ローアドレスカウンタ11、ロープリデコーダ8、コラムプリデコーダ7、データ入出力バッファ12、13、ライトアンプ14、リードアンプ15、RAS系CAS系クロック発生回路16、WE系クロック発生回路17、OE系クロック発生回路18および、昇圧電位発生回路19、基板電位発生回路20、1/2VCC発生回路21より構成され、このメモリ周辺回路部チップ60への入出力信号としては、DRAM80に対する外部信号としてアドレス入力信号A(10:0)32、データ入出力信号DQ(7:0)36、RAS入力信号30、CAS入力信号31、WE入力信号35、OE入力信号37および電源VCC33およびVSS34と、メモリコア部チップ50との間の信号として、ロープリデコーダ8のプリデコードアドレス出力信号XAｏ(27:0)63、コラムプリデコーダ7のプリデコードアドレス出力信号YAｏ(23:0)62、データラインへのデータ入出力信号Dｐe(7:0)61、基板電位発生回路出力VBB66、昇圧電位発生回路出力VPP65、1/2VCC発生回路出力VCP、VBP64、さらには図示されていない何本かの制御信号出力がある。
【0073】メモリコア部チップ50とメモリ周辺回路部チップ60との間の必要な信号を接続することによりDRAM80は図1に示すDRAM95と同一の機能を実現する。
【0074】図10は、図9に示すようにメモリコア部チップ50とメモリ周辺回路部チップ60に分割されたDRAM80におけるメモリコア部チップ50のチップレイアウト例と、両チップの実装例を示すものである。メモリコア部チップ50はDRAMプロセスを用いて製造されており、メモリセルアレイ1、センスアンプ3、コラムセレクタ4、ローデコーダ6、およびワードドライバ5が配置されている。メモリセルアレイ1が4分割されたメモリプレートとローデコーダ6、およびワードドライバ5は図2と同一レイアウトであるが、コラムデコーダ2は左右のメモリプレートに対して共通に1個配置され、コラムデコーダ2の出力であるコラムセレクタ選択信号は左右のメモリプレート内のコラムセレクタに共通に配線されている。
【0075】メモリ周辺回路部チップ60は図9でのメモリ周辺回路部60に示す回路が配置され、論理LSIプロセス等のようにメモリコア部チップ50の製造に用いるDRAMプロセスとは異なるプロセスで製造される。メモリ周辺回路部チップ60とメモリコア部チップ50が共通基板81に実装され、両チップ間の接続をワイヤボド配線82で接続することにより図9でのDRAM80を構成している。また、外部ピントの接続をおこなうためのパッド83はメモリ周辺回路部チップ60に配置されており、この図10に示すDRAM構成を従来のDRAMと同様のパッケージに実装し、メモリ周辺回路部チップ60に配置されたパッド形成部83内のパッドと外部ピンを接続する。
【0076】ここで、メモリ周辺回路部チップ60とメモリコア部チップ50との間の接続信号本数は、図9に示す構成での16MビットDRAMにおいては約60本となり、図10に示すようなワイヤボンド配線82を用いた接続により低価格で実現可能である。さらに本数の多いチップ間接続をおこなう場合には、配線基板を用い、バンプによりチップを基板に実装する方式等により容易に実現することができる。
【0077】このようなメモリ構成とすることにより、メモリコア部チップ50のみを高価なメモリプロセスを用いて製造し、メモリ周辺回路部チップ60の製造には安価な論理LSIプロセスを用いることが可能となるので、安価なDRAMを実現することができる。」

ウ.実施例2
・「【0080】(実施例2)図9および図10においては、1つのメモリコアを用いる場合のメモリ実現手段を示したが、メモリを用いるシステムにおいて、システムが必要とする容量のメモリを1チップで実現できない場合には、複数チップのメモリを用いてシステムを実現することになる。図11に、複数のメモリコアを用いる場合での、メモリコア部とメモリ周辺回路部を異なるチップで構成する本発明の半導体メモリにおける第2の構成例を示しており、図11においては、メモリコア部チップを2個用いる場合の例を示している。121-1、121-2はそれぞれ、図9に示すメモリコア部チップと同一の要素回路を備えたメモリコア部チップであり、このメモリコア部チップ121-1、121-2の各入出力信号にはバッファ67?69を備えており、チップセレクト信号CS59-1、59-2により活性化されるよう制御される。122は周辺回路チップであり、2本のチップセレクト信号(CS1、CS2)38、39がチップを横切っている以外は図9に示す周辺回路チップと同一である。メモリコア部チップ121-1、121-2および周辺回路チップ122を基板に実装し、各チップ間を接続した例を図12に示す。メモリコア部チップ121-1、121-2および周辺回路チップ122は基板120に実装され、それぞれの信号パッドはワイヤボンド82により基板120に接続されている。メモリコア部チップ121-1および121-2の信号線は基板上での配線131によりチップセレクト信号CSを除いて共通接続され、周辺回路チップ122と接続される。メモリコア部チップ121-1および121-2のチップセレクト信号CSはそれぞれ独立に周辺回路チップ122のチップセレクト信号(CS1、CS2)38、39と接続される。
【0081】外部よりメモリコア部チップ121-1にアクセスする場合には、RAS(30)、CAS(31)、WE(35)およびOE(37)に必要な信号を与えるとともにCS1(38)に選択信号を与え、メモリコア部チップ121-1の信号線バッファ67?69を活性化し、必要な信号をメモリコアに与えアクセスをおこなう。このとき、CS2(39)には選択信号が与えられていないため、メモリコア部チップ121-2の信号線バッファ67?69は活性化されず、メモリコアへのアクセスはおこなわれない。したがって、メモリに対するアドレスの1ビットによりチップセレクト信号(CS1、CS2)を発生し、残りのアドレスをアドレス端子32に与えることにより、メモリコア部チップ121-1および121-2で構成される全メモリ空間に対するアクセスをおこなうことができる。
【0082】図11および図12においては、メモリコア部チップを2個用いた場合について説明してきたが、さらに多数のメモリコア部チップを用いる場合においても、メモリ周辺回路に与えるチップセレクト信号をメモリコア部チップの数だけ備えることにより同様の機能が実現できることは容易に理解することができる。
【0083】このように、図11および図12示す構成とすることにより、複数のメモリコア部チップを用いる場合に、メモリ周辺回路を共用することが可能となる。
【0084】以上述べてきたように、半導体メモリをメモリコア部チップとメモリ周辺回路部チップとに分割して製造し、実装手段により両チップを接続することにより、安価な半導体メモリを実現することができる。」

エ.発明の効果
・「【0121】
【発明の効果】本発明によれば、ブロックパラメータの異なる第1回路ブロック及び第2回路ブロックを各々異なる半導体チップ上に形成し、それらを電気的に接続することによって、異なるブロックパラメータを持つ回路ブロックから構成される回路を一つの半導体チップ上に集積することから生じる種々の問題を解決することが出来る。
【0122】特に、第1の半導体製造プロセスを用いて実現されるメモリコア部チップと、第1の半導体製造プロセスとは異なる第2の半導体製造プロセスを用いて実現されるメモリ周辺回路部チップに分離することによって、メモリコア部チップのみを高価なメモリプロセスを用いて製造し、メモリ周辺回路部チップの製造には安価な論理LSIプロセスを用いることが可能となるので、半導体メモリの低価格化に有効である。
【0123】更に、高価なプロセスを用いて実現されるメモリコア部チップは、メモリセルのピッチでレイアウトされるメモリコア部のみとすることができ、メモリ周辺回路部を信号処理回路一緒にメモリプロセスに比べ安価な半導体製造プロセスで実現することができる。このため、信号処理チップでの信号処理回路が大規模なものである場合には、信号処理チップはメモリ周辺回路部を含まない場合に比べチップサイズの増加の割合は極めて小さくなり、メモリ周辺回路部を含めたことによる製造歩留まりの低下や、チップコストの上昇は同様に極めて小さいため、システムを構成する半導体装置の低価格化に有効である。
【0124】第1の半導体製造プロセスを用いて実現されるデータを記憶するためのメモリセルを含むメモリコア部チップと、第1の半導体製造プロセスとは異なる第2の半導体製造プロセスを用いて実現されるメモリ周辺回路部およびメモリコア部チップに記憶されるデータを用いて処理をおこなう信号処理回路を搭載する信号処理チップとを接続することによって、信号処理チップとメモリチップとの間で高速のデータ転送が可能となり、システムの高性能化に有効である。更に、複数データの転送と並列処理を用いることにより、システムの低電圧・低消費電力化に極めて有効であるとともに、低価格においても有効となる。」

オ.符号の説明
・「・・・
51‥‥データ入出力端子、
・・・
61‥‥データ入出力端子、
・・・。」(【符号の説明】の項)

カ.図面の記載
・図9と図11には、メモリ周辺回路部チップ60において、データ入力バッファ12は、ライトアンプ14とデータラインを介して、データをデータ入出力端子61に供給し、データ出力バッファ13は、データ入出力端子61からのデータを、データラインとリードアンプ15を介して受け取ることが、示されている。
すなわち、データ入力バッファ12は、ライトアンプ14を介してデータ入出力端子61に接続されることが、示されている。
・図11の「メモリコア部チップ121-1、121-2」は、「図9に示すメモリコア部チップと同一の要素回路を備えたメモリコア部チップであり」(段落【0080】)、メモリコア部チップ121-1、121-2のそれぞれのデータ入出力端子51にはデータバッファ67が接続され、該データバッファ67はコラムセレクタ3に接続されていることが、示されている。
・「図9における半導体メモリのレイアウト例である」(【図面の簡単な説明】)図10、及び、「図11における半導体メモリの実装例である」(【図面の簡単な説明】)図12には、紙面上方にメモリコア部チップ50または121-1、121-2が配置され、紙面下方にメモリ周辺回路部チップ60が配置され、両チップ間の接続をワイヤボンド配線82で接続する各接続部分は,両チップの対向する辺の部分であることが、示されている。
・一般的なDRAMの回路構成例を示す図1には、ライトアンプ14は、データラインを介して、メモリコア部50内のコラムセレクタ3に接続されていることが、示されている。

3-2.引用発明
図1の図示態様を参酌すれば、上記イにおける段落【0071】の「コラムセレクタ3へのデータ入出力信号Dcｏ(7:0)51」及び段落【0072】の「データラインへのデータ入出力信号Dｐe(7:0)61」との記載、図9及び図11の図示態様から、メモリ周辺回路部チップ60のデータ入出力端子61が、メモリコア部チップ50、121-1、121-2のデータ入出力端子51と接続されることは、明らかである。
してみれば、データ入力バッファ12から出力されたデータは、ライトアンプ14及びデータラインを介し、さらに、上記のメモリ周辺回路部チップ60のデータ入出力端子61とメモリコア部チップ50、121-1、121-2のデータ入出力端子51との接続を経由して、前記メモリコア部チップ50、121-1、121-2へ送られ、該メモリコア部チップ50、121-1、121-2のデータバッファ67へ入力されると認められる。
そして、上記イには「メモリ周辺回路部チップ60とメモリコア部チップ50が共通基板81に実装され、両チップ間の接続をワイヤボド配線(「ワイヤボンド配線」の誤記;審決注)82で接続することにより図9でのDRAM80を構成している。」(段落【0075】)ことが、上記ウには「図11に、複数のメモリコアを用いる場合での、メモリコア部とメモリ周辺回路部を異なるチップで構成する本発明の半導体メモリにおける第2の構成例を示しており、…(中略)…メモリコア部チップ121-1、121-2および周辺回路チップ122を基板に実装し、各チップ間を接続した例を図12に示す。メモリコア部チップ121-1、121-2および周辺回路チップ122は基板120に実装され、それぞれの信号パッドはワイヤボンド82により基板120に接続されている。」(段落【0080】)ことが、記載されている。
したがって、メモリ周辺回路部チップ60のデータ入出力端子61と、メモリコア部チップ50、121-1、121-2のデータ入出力端子51とは、「それぞれの信号パッド」の中のいずれかであること、及び、前記データ入出力端子61と前記データ入出力端子51との接続は、当該「それぞれの信号パッド」を用いて行われる「ワイヤボンド配線82」でなされることは、明らかである。

以上のとおりであるから、上記ア?カによれば、引用例1には、次の発明(以下、「引用発明」という。)が開示されているといえる。

「メモリ周辺回路部チップとメモリコア部チップとの間の接続をワイヤボンド配線82で接続した半導体メモリにおいて、
データをライトアンプ14を介してデータ入出力端子61に供給するデータ入力バッファ12と、前記データ入出力端子61とが前記メモリ周辺回路部チップに設けられ、
前記データ入力バッファ12から供給される前記データを入力するデータバッファ67と、前記データバッファ67に接続されたデータ入出力端子51とが前記メモリコア部チップに設けられ、
前記メモリ周辺回路部チップに設けられた前記データ入出力端子61と、前記メモリコア部チップに設けられた前記データ入出力端子51とが、両チップの対向する辺にそれぞれ配置され、ワイヤボンド配線82により接続される、
ことを特徴とする半導体メモリ。」

3-3.引用例2の記載
原査定の拒絶の理由に「引用文献6」として引用された、本願の出願前に日本国内において頒布された刊行物である特開平8-147966号公報(以下「引用例2」という。)には、「半導体集積回路」(発明の名称)に関して、図2とともに、次の記載がある。

ア.発明の背景等
・「【0001】
【発明の属する技術分野】本発明は、複数のチップが組み合わされて実装された半導体集積回路に関する。」
・「【0003】また、実装技術の向上により、複数のチップによって1つのシステムを構成しようとする動きがある。例えば、日経マイクロデバイス1994年2月号PP90-91 には、チップ表面同士を向き合わせる実装(以下、Face to Face実装という)を用いてマルチチップ・モジュール(Multichip Module、MCM)を実現する例が示されている。」
・「【0008】前記の問題に鑑み、本発明は、複数のチップが組み合わされて実装された半導体集積回路において、チップの組み合わせの種類が増加しても設計期間が長くなることがなく且つ製造コストが上昇しない半導体集積回路を提供することを目的とする。」

イ.発明の実施形態
・「【0034】図2は、本発明の一実施形態に係る半導体集積回路の構成の概略図である。図2において、1は第1のチップとしての親チップ、2は第2のチップとしての子チップである。親チップ1及び子チップ2はFace to Face実装されている。
【0035】親チップ1は、子チップ2との接続のために、インターフェース回路10及び複数の端子3から成る端子ブロック16を備えている。インターフェース回路10は、データ入出力回路11、制御回路12、モード出力回路13、モード入力回路14、及び子チップ制御回路15によって構成されている。端子ブロック16は、データ端子16a、クロック端子16b、電源端子16c、モード出力端子16d、モード入力端子16e及び子チップ制御信号出力端子16fによって構成されている。また、親チップ1は、主たる機能を司り子チップ2との接続に関係のない回路ブロック18をさらに備えている。
【0036】子チップ2は、親チップ1との接続のために、インターフェイス回路20及び複数の端子3から成る端子26を備えている。インターフェース回路20は、データ入出力回路21、制御回路22、モード入力回路23、モード出力回路24、及び子チップ制御信号入力回路25によって構成されている。端子ブロック26は、データ端子26a、クロック端子26b、電源端子26c、モード入力端子26d、モード出力端子26e及び子チップ制御信号入力端子26fによって構成されている。また、子チップ2は、主たる機能を司り親チップ1との接続に関係のない回路ブロック28をさらに備えている。
【0037】本実施形態において特徴的なのは、親チップ1がモード出力回路13及びモード入力回路14を備えていると共に子チップ2がモード入力回路23及びモード出力回路24を備えており、親チップ1及び子チップ2が互いの内部構成を規定する情報をやりとりする機能を有する点である。
【0038】データ端子16aとデータ端子26aとは接続されており、親チップ1のデータ入出力回路11及び子チップ2のデータ入出力回路21は、データ端子16a及びデータ端子26aを介してデータをやりとりする。
【0039】親チップ1のモード出力回路13は、親チップ1の内部構成を規定する情報を保持しており該情報をモード出力端子16dに出力する。モード出力端子16dとモード入力端子26dとは接続されており、親チップ1の内部構成を規定する情報はモード出力端子16d及びモード入力端子26dを介して子チップ2のモード入力回路23に入力される。子チップ2の制御回路22は、モード入力回路23から出力される情報を受けてデータ入出力回路21を制御する。また、親チップ1の制御回路12は、モード出力回路13から出力される情報を受けてデータ入出力回路11を制御する。
【0040】子チップ制御信号出力端子16fと子チップ制御信号入力端子26fとは接続されており、親チップ1の子チップ制御回路15から出力される子チップ制御信号は、子チップ制御信号出力端子16f及び子チップ制御信号入力端子26fを介して子チップ制御信号入力回路25に入力される。
【0041】子チップ2のモード出力回路24は、子チップ2の内部構成を規定する情報を保持しており該情報をモード出力端子26eに出力する。モード出力端子26eとモード入力端子16eとは接続されており、子チップ2の内部構成を規定する情報はモード出力端子26e及びモード入力端子16eを介して親チップ1のモード入力回路14に入力される。
【0042】また、クロック端子16bとクロック端子26bとが接続されており、親チップ1は子チップ2を駆動するクロックをクロック端子16b及びクロック端子26bを介して子チップ2に供給する。電源端子16cと電源端子26cとが接続されており、親チップ1は電源端子16c及び電源端子26cを介して電源を子チップ2に供給する。」

ウ.発明の効果
・「【0088】
【発明の効果】請求項1?14の発明に係る半導体集積回路によると、第1のチップと第2のチップとの組み合せの自由度が高まるので、チップの組み合わせの種類が増加してもチップを新たに設計し直す必要が生じないため、設計期間が長くなることがなく製造コストも上昇しない。また、新たな回路を設計するのに要する期間が大幅に短縮されるので、開発効率が向上し市場競争力を強化することができる。」

4.対比
(1)対比
次に、本願発明と引用発明とを対比する。
ア.引用発明の「ワイヤボンド配線82」、「メモリ周辺回路部チップ」、「メモリコア部チップ」、「半導体メモリ」は、それぞれ、本願発明の「リード線」、「第1のチップ」、「第2のチップ」、「LSIデバイス」に相当するから、引用発明の「メモリ周辺回路部チップとメモリコア部チップとの間の接続をワイヤボンド配線82で接続した半導体メモリ」は、本願発明の「リード線を介して接続される第1のチップと第2のチップを搭載したLSIデバイス」に相当する。

イ.引用発明の「前記メモリ周辺回路部チップに設けられ」る「データをライトアンプ14を介してデータ入出力端子61に供給するデータ入力バッファ12」と、本願発明の「第1のチップに設けられ」る「前記第1のチップ内の出力クロックに応答して第1のチップ内のデータ信号を出力する出力回路」とは、「第1のチップに設けられ」る「第1のチップ内のデータ信号を出力する出力回路」である点で共通する。
また、引用発明の「前記メモリ周辺回路部チップに設けられ」て前記「データ入力バッファ12」からの「データ」が「供給」される「データ入出力端子61」と、本願発明の「前記第1のチップに設けられ」て「出力回路に接続されたデータ出力端子」とは、「前記第1のチップに設けられ」る「データ出力端子」である点で共通する。
したがって、引用発明の「データをライトアンプ14を介してデータ入出力端子61に供給するデータ入力バッファ12と、前記データ入出力端子61とが前記メモリ周辺回路部チップに設けられ」ることと、本願発明の「前記第1のチップ内の出力クロックに応答して第1のチップ内のデータ信号を出力する出力回路と、該出力回路に接続されたデータ出力端子とが前記第1のチップに設けられ」ることとは、「第1のチップ内のデータ信号を出力する出力回路」と「データ出力端子とが前記第1のチップに設けられ」る点で共通する。

ウ.引用発明の「メモリコア部チップに設けられ」る「前記データ入力バッファ12から供給される前記データを入力するデータバッファ67」と、本願発明の「第2のチップに設けられ」る「前記出力クロックから生成されクロック用リード線を介して第2のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する入力回路」とは、「第2のチップに設けられ」る「前記出力回路から出力される前記データ信号を入力する入力回路」である点で共通する。
また、引用発明の「メモリコア部チップに設けられ」る「前記データバッファ67に接続されたデータ入出力端子51」は、本願発明の「第2のチップに設けられ」る「該入力回路に接続されたデータ入力端子」に相当する。
したがって、引用発明の「前記データ入力バッファ12から供給される前記データを入力するデータバッファ67と、前記データバッファ67に接続されたデータ入出力端子51とが前記メモリコア部チップに設けられ」ることと、本願発明の「前記出力クロックから生成されクロック用リード線を介して第2のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する入力回路と、該入力回路に接続されたデータ入力端子とが前記第2のチップに設けられ」ることとは、「前記出力回路から出力される前記データ信号を入力する入力回路と、該入力回路に接続されたデータ入力端子とが前記第2のチップに設けられ」る点で共通する。

エ.さらに、引用発明の「前記メモリ周辺回路部チップに設けられた内の前記データ入出力端子61と、前記メモリコア部チップに設けられた前記データ入出力端子51とが、両チップの対向する辺にそれぞれ配置され、ワイヤボンド配線82により接続される」ことと、本願発明の「前記第1のチップ内のデータ出力端子と、前記第2のチップ内のデータ入力端子とが、両チップの対向する辺にそれぞれ配置され、データ用リード線を介して接続される」こととは、いずれも、「前記第1のチップ内のデータ出力端子と、前記第2のチップ内のデータ入力端子とが、両チップの対向する辺にそれぞれ配置され」、「リード線を介して接続される」点で共通する。

(2)一致点及び相違点
そうすると、本願発明と引用発明の一致点及び相違点は、次のとおりとなる。

《一致点》
「リード線を介して接続される第1のチップと第2のチップを搭載したLSIデバイスにおいて、
第1のチップ内のデータ信号を出力する出力回路と、データ出力端子とが前記第1のチップに設けられ、
前記出力回路から出力される前記データ信号を入力する入力回路と、該入力回路に接続されたデータ入力端子とが前記第2のチップに設けられ、
前記第1のチップ内のデータ出力端子と、前記第2のチップ内のデータ入力端子とが、両チップの対向する辺にそれぞれ配置され、リード線を介して接続される、
ことを特徴とするLSIデバイス。」

《相違点》
《相違点1》
本願発明は、「第1のチップ内のデータ信号を出力する出力回路」が、「前記第1のチップ内の出力クロックに応答して第1のチップ内のデータ信号を出力する」のに対して、引用発明は、「データをライトアンプ14を介してデータ入出力端子61に供給するデータ入力バッファ12」が、クロックに応答するかどうか不明である点。

《相違点2》
本願発明は、「データ出力端子」が「該出力回路に接続され」ているのに対して、引用発明は、本願発明の「データ出力端子」に対応する「データ入出力端子61」が、「ライトアンプ14を介して」「データ入力バッファ12」と接続されている点。

《相違点3》
本願発明は、「前記出力回路から出力される前記データ信号を入力する入力回路」が、「前記出力クロックから生成されクロック用リード線を介して第2のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する」のに対して、引用発明は、「前記データを入力するデータバッファ67」が、クロックに応答するかどうか不明である点。

《相違点4》
本願発明は、第1のチップ内のデータ出力端子と第2のチップ内のデータ入力端子とが「データ用リード線」を介して接続されるのに対して、引用発明においては、メモリ周辺回路部チップに設けられたデータ入出力端子61と、メモリコア部チップに設けられたデータ入出力端子51とを接続するワイヤボンド配線82が「データ用」のワイヤボンド配線82であるかどうかは不明である点。

5.当審の判断
(1)相違点1と3についての検討
ア.引用例2には、「図2において、1は第1のチップとしての親チップ、2は第2のチップとしての子チップである。親チップ1及び子チップ2はFace to Face実装されている。」(段落【0034】)こと、「親チップ1は、子チップ2との接続のために、インターフェース回路10及び複数の端子3から成る端子ブロック16を備えている。インターフェース回路10は、データ入出力回路11、制御回路12、モード出力回路13、モード入力回路14、及び子チップ制御回路15によって構成されている。端子ブロック16は、データ端子16a、クロック端子16b、電源端子16c、モード出力端子16d、モード入力端子16e及び子チップ制御信号出力端子16fによって構成されている。また、親チップ1は、主たる機能を司り子チップ2との接続に関係のない回路ブロック18をさらに備えている。」(段落【0035】)こと、「子チップ2は、親チップ1との接続のために、インターフェイス回路20及び複数の端子3から成る端子26を備えている。インターフェース回路20は、データ入出力回路21、制御回路22、モード入力回路23、モード出力回路24、及び子チップ制御信号入力回路25によって構成されている。端子ブロック26は、データ端子26a、クロック端子26b、電源端子26c、モード入力端子26d、モード出力端子26e及び子チップ制御信号入力端子26fによって構成されている。また、子チップ2は、主たる機能を司り親チップ1との接続に関係のない回路ブロック28をさらに備えている。」(段落【0036】)こと、「データ端子16aとデータ端子26aとは接続されており、親チップ1のデータ入出力回路11及び子チップ2のデータ入出力回路21は、データ端子16a及びデータ端子26aを介してデータをやりとりする。」(段落【0038】)こと、「また、クロック端子16bとクロック端子26bとが接続されており、親チップ1は子チップ2を駆動するクロックをクロック端子16b及びクロック端子26bを介して子チップ2に供給する。」(段落【0042】)ことが、記載されている。

イ.引用例2における、上記アの「クロック端子16bとクロック端子26bとが接続されており、親チップ1は子チップ2を駆動するクロックをクロック端子16b及びクロック端子26bを介して子チップ2に供給する。」との記載において、クロックの供給側である親チップ1に、自身用のクロックを生成するクロック回路とは別に子チップ2への供給専用のクロック回路を設けるのではなく、前記自身用のクロックを生成するクロック回路を子チップ2への供給用としても用いることは、回路設計上、当然である。してみれば、引用例2には、親チップ1のクロックを子チップ2を駆動するクロックとしても使用することが示唆されていると認められる。
ここで、クロックとは、CPUやメモリなど、一定の信号周期に同期して動作する機器が、機器各部の動作タイミングの同期を取るために使う信号を指すことは技術常識である。そうすると、上記親チップ1のクロックあるいは子チップ2のクロックは、それぞれ、親チップ1の各回路あるいは子チップ2の各回路の動作タイミングの同期を取るために使用されるものである。
したがって、上記のように、親チップ1のクロックを子チップ2を駆動するクロックとしても使用する場合は、引用例2に記載の、たとえば、親チップ1のデータ入出力回路11、制御回路12、モード出力回路13、モード入力回路14、及び子チップ制御回路15の同期制御に利用する当該親チップ1のクロックを、子チップ2のデータ入出力回路21、制御回路22、モード入力回路23、モード出力回路24、及び子チップ制御信号入力回路25の同期制御にも使用することは、当業者であれば、当然になし得たことと認められる。
特に、引用例2においては、アで挙げたように、「データ端子16aとデータ端子26aとは接続されており、親チップ1のデータ入出力回路11及び子チップ2のデータ入出力回路21は、データ端子16a及びデータ端子26aを介してデータをやりとりする」以上は、前記「親チップ1のデータ入出力回路11」と「子チップ2のデータ入出力回路21」は、同期して制御されていることは、明らかである。

ウ.そして、引用例2に記載の「親チップ1」、「子チップ2」は、それぞれ、本願発明の「第1のチップ」、「第2のチップ」に対応し、引用例2に記載の「親チップ1のクロック」は、本願発明の「前記第1のチップ内の出力クロック」に対応し、引用例2に記載の「親チップ1は子チップ2を駆動するクロックをクロック端子16b及びクロック端子26bを介して子チップ2に供給」した「子チップ2を駆動するクロック」は、本願発明の「前記出力クロックから生成されクロック用リード線を介して第2のチップ内に送られた転送クロック」に対応する。

エ.ところで、引用発明は、「メモリ周辺回路部チップに設けられた前記データ入出力端子61と、前記メモリコア部チップに設けられた前記データ入出力端子51と」が「ワイヤボンド配線82により接続され」ることで、「メモリ周辺回路部チップに設けられ」た「データ入力バッファ12から供給される前記データ」を、「メモリコア部チップに設けられ」た「データバッファ67」が「入力」している。
したがって、前記「データ」のやりとりを正常に行うためには、引用発明においても、前記「データ入力バッファ12」の動作と前記「データバッファ67」の動作とを同期させなければならないことは、前記イの検討を参酌すれば明らかである。
すると、引用発明のメモリ周辺回路部チップに設けられた「データ入力バッファ12」と、メモリコア部チップに設けられた「データバッファ67」に、上記イ、ウに記載のようなクロックを適用して、本願発明の「前記第1のチップ内の出力クロックに応答して第1のチップ内のデータ信号を出力する出力回路」と、「前記出力クロックから生成されクロック用リード線を介して第2のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する入力回路」を設けるようになすことは、当業者が適宜なし得たことと認められる。

オ.なお、以下の文献に示されているように、第1の回路ブロックのクロックに応答して前記第1の回路ブロック内のデータ信号を出力する前記第1の回路ブロック内の出力回路と、第1の回路ブロックのクロックから生成され配線を介して第2の回路ブロック内に送られたクロックに応答して、前記出力回路から出力される前記データ信号を入力する前記第2の回路ブロック内の入力回路とを設けることは、周知技術でもある。

カ.周知文献1:特開昭62-120143号公報(特に、2頁右上欄6?9行、3頁右下欄3行?4頁左上欄4行、4頁左上欄16行?同頁右上欄1行、5頁左上欄7?11行の記載、及び、第1図、第2図の記載を参照)には、「本発明は、ビデオテープレコーダ(以下、VTRと記す)等の機器間あるいは機器内のマイコン、IC、LSI間の制御信号の伝送に使用できる信号伝送装置に関するものである。」(2頁右上欄6?9行)、「第1図は本発明の実施例の信号伝送装置のブロック図を示すものである。第1図において、20はシステムコントロール回路、21はシステムコントロール回路20内にあるVTRをコントロールするマイコン、22は本発明の信号伝送を制御する制御回路でマイコン21の近傍に設けられている。28は制御回路22によって制御され、シリアルクロックを出力するシリアルクロック発生回路である。23は制御回路22によって制御されるシリアルデータ入出力回路であり、シリアルクロックを入力するSCK端子、シリアルデータを入力するSI端子、シリアルデータを出力するSO端子を有している。27はインバータ回路で抵抗24とトランジスタ25で構成されており、シリアルデータ入出力回路23のSO端子の出力をインバータしてSI端子に接続している。30はサーボ回路であり、サーボ回路30内には、31のサーボIC、32のサーボ回路に関係する信号伝送を制御する制御回路、33のシリアルデータ入出力回路、37の抵抗34とトランジスタ35より構成されるインバータ回路が構成されている。」(3頁右下欄3行?4頁左上欄4行)、「60はシリアルクロック信号線で、シリアルクロック発生回路28で出力されるシリアルクロックを各シリアルデータ入出力回路のSCK端子に供給している。61はシリアルデータ信号線で、各シリアルデータ入出力回路のSI端子を接続する信号線である。」(4頁左上欄16行?同頁右上欄1行)、「各回路内にあるシリアルデータ入出力回路23及び33は、シリアルクロックをSCK端子より入力し、シリアルクロックの立下りエッジでSO端子よりシリアルデータを出力し、立上りエッジでSI端子よりシリアルデータを入力している。」(5頁左上欄7?11行)ことが、記載されている。

キ.周知文献2:特開昭61-148937号公報(特に、2頁左下欄1行?3頁左上欄5行の記載、及び、第1図、第3図の記載を参照)には、「第1図には、この発明の要部-実施例のブロック図が示されている。
半導体集積回路装置LSI1には、データ出力回路が設けられる。この出力回路は、送信用のフリップフロップ回路SFにより構成される。このフリップフロップ回路SFは、外部端子から供給されたクロック信号CLKを受けて、送出すべきデータを取り込み、外部端子から送出する。…(中略)…この実施例では、半導体集積回路装置LSI1は、上記データDATAの他に、それを取り込むクロック信号CLK’も送出する。このクロック信号CLK’は、フリップフロップ回路FSにおけるクロック信号CLKに対する上記出力回路からの出力データDATAの遅れ、言い換えるならば、フリップフロップ回路(出力バッファを含む)SFにおける信号伝播遅延時間に相当する遅延時間を持つ遅延回路DLを介して送出される。この実施例では、特に制限されないが、上記遅延回路は、縦列形態のインバータ回路により構成され、その出力インバータ回路は、イネーブル信号Eにより選択的に動作状態にされるトライステート出力機能を持っている。この理由は、半導体集積回路装置間での転送データDATAに用いられるクロック信号CLK’の信号線の供用化を図るためのものである。すなわち、他の半導体集積回路装置LSI2等から半導体集積回路装置LSI1にデータを転送する場合、上記遅延回路DLの出力回路は、イネーブル信号Eによってハイインピーダンス状態にされる。この場合、半導体集積回路装置LSI1には、次に説明する半導体集積回路装置LSI2と類似の入力回路が設けられる(図示せず)。
半導体集積回路装置LSI2には、入力回路が設けられる。この入力回路は、転送されたデータDATAを、同様に転送されたクロック信号CLK’に同期して取り込む入力用フリップフロップ回路RFにより構成される。なお、この半導体集積回路装置LSI2に設けられ、外部端子から供給されたクロック信号CLKを受ける遅延回路DLは、データDATAを受信する時に、そのイネーブル信号Eによって出力がハイインピーダンス状態にされる。」(2頁左下欄1行?3頁左上欄5行)ことが、記載されている。

ク.以上から、引用発明のメモリ周辺回路部チップに設けられた「データ入力バッファ12」と、メモリコア部チップに設けられた「データバッファ67」に、上記オに記載のような周知技術を適用して、本願発明の「前記第1のチップ内の出力クロックに応答して第1のチップ内のデータ信号を出力する出力回路」と、「前記出力クロックから生成されクロック用リード線を介して第2のチップ内に送られた転送クロックに応答して、前記出力回路から出力される前記データ信号を入力する入力回路」を設けるようになすことも、当業者が適宜なし得たことと認められる。

(2)相違点2についての検討
ア.引用発明は、本願発明の「データ出力端子」に対応する「データ入出力端子61」が、「ライトアンプ14を介して」「データ入力バッファ12」と接続されている。

イ.そして、引用発明の基となる引用例1には、「ライトアンプ14」の機能が具体的に記載してあるわけではないが、「ライトアンプ14」は、書き込み増幅器のことであるから、書き込みたいデータ(信号)を増幅する機能を有することになる。そして、増幅とは、入力された信号を時間軸方向は変えずにそのまま大きくして出力することであるので、ライトアンプ14の入力信号と出力信号の波形は、ほぼ同様になる。

ウ.すると、増幅の必要性の有無により、「ライトアンプ14」は、適宜設けることができるものであるから、引用発明の「データ入出力端子61」が、「ライトアンプ14を介して」「データ入力バッファ12」と接続するものに代えて、「ライトアンプ14」の必要性を考慮して、「ライトアンプ14」を設けずに、「データ入出力端子61」が、直接に、「データ入力バッファ12」と接続することを採用して、本願発明の「該出力回路に接続されたデータ出力端子」となすことは、当業者が適宜なし得たことと認められる。

(3)相違点4についての検討
ア.引用発明において、メモリ周辺回路部チップに設けられたデータ入出力端子61と、メモリコア部チップに設けられたデータ入出力端子51とを接続するワイヤボンド配線82が、引用発明の「ワイヤボンド配線82」の中で、データ転送専用のものであるかどうかは不明である

イ.しかしながら、引用例1の図10及び図12には、「メモリ周辺回路部チップとメモリコア部チップとの間の接続」を行う「ワイヤボンド配線82」は多数の配線からなることが、図示されている。

ウ.そして、引用例2には、
「【0035】親チップ1は、子チップ2との接続のために、インターフェース回路10及び複数の端子3から成る端子ブロック16を備えている。インターフェース回路10は、データ入出力回路11、制御回路12、モード出力回路13、モード入力回路14、及び子チップ制御回路15によって構成されている。端子ブロック16は、データ端子16a、クロック端子16b、電源端子16c、モード出力端子16d、モード入力端子16e及び子チップ制御信号出力端子16fによって構成されている。」、
「【0038】データ端子16aとデータ端子26aとは接続されており、親チップ1のデータ入出力回路11及び子チップ2のデータ入出力回路21は、データ端子16a及びデータ端子26aを介してデータをやりとりする。」、
と記載されており、チップ間でのデータのやりとりのために、各チップが有する複数の端子間の接続のうちのいくつかを、データ転送専用とすることが記載されている。
そして、このように、各装置が有する複数の端子間の接続のうちのいくつかをデータ転送専用とすることは、周知慣用の技術である。

エ.すると、引用発明の「ワイヤボンド配線82」のうちのいくつかを、「データ入出力」専用の「配線」とすることは、当業者が当然になし得たものと認められる。

(3)小括
したがって、上記相違点1?4に係る構成とすることは、引用発明及び引用例2の記載に基づいて、当業者が容易に想到し得るものである。そして、本願発明の効果も、引用発明及び引用例2の記載から、当業者が予期し得たものである。


第3.結言
以上のとおり、本願発明は、引用例1、2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2011-11-01 
結審通知日 2011-11-08 
審決日 2011-11-21 
出願番号 特願平10-143418
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 棚田 一也、河口 雅英  
特許庁審判長 鈴木 匡明
特許庁審判官 西脇 博志
小川 将之
発明の名称 メモリ及びロジック混載のLSIデバイス  
代理人 林 恒徳  
代理人 土井 健二  

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