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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 特17 条の２ 、４ 項補正目的 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1249700 |
| 審判番号 | 不服2009-25122 |
| 総通号数 | 146 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-02-24 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2009-12-18 |
| 確定日 | 2012-01-04 |
| 事件の表示 | 特願2004-552024「CMOSイメージセンサにおける暗電流を減少させる接地ゲート及び分離技術」拒絶査定不服審判事件〔平成16年 5月27日国際公開,WO2004/044989,平成18年 2月23日国内公表,特表2006-506813〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,2003年(平成15年)11月12日(パリ条約による優先権主張外国庁受理2002年11月12日,米国)を国際出願日とする出願であって,平成21年3月18日付け拒絶理由通知に対して,同年7月24日に意見書及び手続補正書が提出されたが,同年8月12日付けで拒絶査定がされ,これに対して,同年12月18日に審判の請求がされるとともに手続補正書が提出され,その後,当審において平成23年2月14日付けで審尋がなされたが,回答書が提出されなかったものである。 第2 平成21年12月18日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定 〔補正却下の決定の結論〕 本件補正を却下する。 〔理由〕 1 本件補正 (1)本件補正の内容 本件補正は,特許請求の範囲について,補正前の請求項1ないし35を,補正後の請求項1ないし34に補正するものであって,以下の請求項1の補正を含むものである。 ア 補正前の【請求項1】 「光感応領域を有するピクセルと,このピクセルに隣接する分離領域と,この分離領域に隣接する領域内に電荷を蓄積するためにこの分離領域上に設けられた分離ゲートとを具えるCMOSイメージセンサであって,前記分離ゲートを,前記分離領域に隣接する前記領域と物理的に接触させたCMOSイメージセンサ。」 イ 補正後の【請求項1】(下線部が補正された部分) 「光感応領域を有するピクセルと,このピクセルに隣接する浅溝分離領域と,絶縁層上に電極層を有する分離ゲートとを具えるCMOSイメージセンサであって,前記分離ゲートは,前記浅溝分離領域に隣接する領域内に電荷を蓄積するためにこの浅溝分離領域上に設けられているCMOSイメージセンサ。」 (2)請求項1についての本件補正内容の整理 ア 補正事項1 補正前の「分離領域」を,「浅溝分離領域」と補正する。 イ 補正事項2 補正前の「この分離領域に隣接する領域内に電荷を蓄積するためにこの分離領域上に設けられた分離ゲートとを具えるCMOSイメージセンサであって,前記分離ゲートを,前記分離領域に隣接する前記領域と物理的に接触させたCMOSイメージセンサ」を,「絶縁層上に電極層を有する分離ゲートとを具えるCMOSイメージセンサであって,前記分離ゲートは,前記浅溝分離領域に隣接する領域内に電荷を蓄積するためにこの浅溝分離領域上に設けられているCMOSイメージセンサ」と補正する。 2 特許法第17条の2第4項について (1)補正事項1について 補正事項1は,補正前の発明特定事項である「分離領域」を,「浅溝分離領域」と限定するものであるから,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同様。)第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当する。 (2)補正事項2について ア 補正事項2のうち,補正前の「この分離領域に隣接する領域内に電荷を蓄積するために」の記載は,補正後の「前記浅溝分離領域に隣接する領域内に電荷を蓄積するために」と対応しており,この補正は補正事項1と同様に,補正前の発明特定事項である「分離領域」を,「浅溝分離領域」と限定するものであるから,特許法第17条の2第4項第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当する。 イ 補正事項2のうち,補正前の「この分離領域上に設けられた分離ゲートとを具えるCMOSイメージセンサ」を,補正後の「絶縁層上に電極層を有する分離ゲートとを具えるCMOSイメージセンサであって,前記分離ゲートは」,「この浅溝分離領域上に設けられている」とする補正は,補正前の発明特定事項である「分離領域」を,「浅溝分離領域」と限定するとともに,補正前の発明特定事項である「分離ゲート」を,「絶縁層上に電極層を有する分離ゲート」と限定するものであるから,特許法第17条の2第4項第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当する。 ウ 補正事項2のうち,補正前の発明特定事項である「前記分離ゲートを,前記分離領域に隣接する前記領域と物理的に接触させた」を,補正後の請求項において削除することは,特許請求の範囲の限定的減縮に該当しない。 そして,補正前の上記発明特定事項は,「分離ゲート」の「前記分離領域に隣接する前記領域」における接触状態を特定するものであって,他の発明特定事項とは異なる実質的な発明の構成を特定するものであり,また,「明りょうでない記載」として拒絶理由通知に係る拒絶の理由に示す事項ではないから,上記発明特定事項の削除は,特許法第17条の2第4項第1号,第3号,及び第4号に掲げる請求項の削除,誤記の訂正,明りょうでない記載の釈明のいずれの事項をも目的とするものではない。 (3)小括 以上のとおり,上記補正事項2を含む本件補正は,特許法第17条の2第4項に規定する要件を満たしていないので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3 独立特許要件について 上記2に記載したとおり,本件補正は,特許法第17条の2第4項に規定する要件を満たしていないが,仮に,補正事項2が,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するとした場合について,念のため補正後の請求項1に記載された事項により特定される発明(以下「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について以下に検討する。 (1)本願補正発明 本願補正発明は,上記1(1)イの請求項1の記載のとおりである。 (2)引用例の記載と引用発明 (2-1)引用例1の記載 原査定の拒絶の理由に引用された,本願の優先権主張日前に日本国内において頒布された刊行物である特開昭57-120385号公報(以下「引用例1」という。)には,「固体撮像素子」(発明の名称)に関して,第1図?第4図とともに,次の記載がある(下線は当審で付加したもの。以下同様。)。 「従来の固体撮像素子の光電変換領域は,P-N接合型ダイオードで形成され,この光電変換領域の互いに隣り合う領域間の分離は,厚い二酸化硅素膜とその下の基板表面に設けられた基板と同一導電型の高濃度不純物層を設けて,形成されている。しかしながらこの高濃度不純物層の形成は光電変換領域近くの,基板結晶に結晶歪を生じることにより,暗電流の増加をきたし,ひいては,素子の特性を劣化させる。 第1図及び第2図は本発明の理解を助けるために,示された従来公知のP-N接合型センサーを有する固体撮像素子の平面図及び断面図である。例えば,P型の導電型を有する半導体基板1の表面に沿って,光電変換領域形成のため,それと異なる導電型のN型領域2を設け,その周囲を厚さ約1μm程度の厚い二酸化硅素膜4と,P型高濃度不純物層領域3でおおって,他のN型領域2等の素子領域と電気的分離をする。光電変換によって領域2に蓄積された電荷は,トランスファーゲート電極として多結晶シリコンで作られた電極5に所望の電位を加えることで,MOS電界効果により,電極5の下の領域に形成された厚さ約0.1μm程度の薄いゲート二酸化硅素膜6の下のP型基板表面を通って,第1,2図の右側の信号転送領域7へ運ばれ,出力部へ転送される。この信号転送領域7は,CCD型固体撮像素子においては,CCDシフトレジスターであり,MOS型固体撮像素子においては,主に拡散層からなるものである。この従来の構造では,N型領域2と厚い二酸化硅素膜4およびP^(+)領域3との隣接部で結晶欠陥が起こりやすく,この結晶欠陥が再結合中心となり,光照射がないにもかかわらず,生成電荷が発生する。このリーク電流が,映像上では白く映る。 本発明の目的は光電変換領域近辺に結晶歪みの生じることがなく,リーク電流等の特性劣化のない固体撮像素子を得ることにある。 本発明によれば,一導電型の半導体基板と,この半導体基板の表面部に形成された複数の光電変換部と,この光電変換部相互間もしくは光電変換部と他の素子部との間に絶縁膜を介して設けられた導電層とを有し,この導電層に半導体基板表面のその導電型を増すような電圧を印加することによって光電変換部相互間もしくは光電変換部と他の素子部との間を電気的に分離したことを特徴とする固体撮像素子を得る。 本発明によれば,光電変換部相互間もしくは光電変換部との他の素子部との間の電気的分離に厚い絶縁膜や高不純物濃度領域を必要としていないので,特に光電変換部周辺に結晶欠陥を誘起することがないので,リーク電流等の特性劣化のない固体撮像素子を得ることができる。 次に,図面を参照して本発明をより詳細に説明する。 本発明の一実施例の平面図を第3図に,断面図を第4図に示す。従来方法である第1図及び第2図との違いは,電気的分離領域形成を厚い二酸化硅素膜4および高濃度P型領域3を用いることなく,薄い絶縁膜6とこの絶縁膜6上に形成した多結晶シリコン電極8を用いて,この電極8に電気的分離用のために,基板1表面にその導電型を増すような固定電圧を印加することにある。この電圧は基板1がP型なら負電位に選ばれる。その他の構造は第1,2図と同じである。 この構造では,N型領域2はP型基板1とのみ隣接するため,従来素子のようにN型領域2が高濃度のP型領域3と接することなく結晶欠陥の発生を押さえることが可能となる。」(第1ページ右下欄第2行?第2ページ左下欄第8行) そして,第3図及び第4図を参照すると,薄い絶縁膜6とこの絶縁膜6上に形成した多結晶シリコン電極8が,N型領域2と厚い二酸化硅素膜4との間の半導体基板1上に設けられるとともに,そのうちの多結晶シリコン電極8は,厚い二酸化硅素膜4の上にも延在していることが見て取れる。 (2-2)引用発明 上記(2-1)の摘記事項と引用例1の第3図及び第4図を参照すると,引用例1の固体撮像素子は,「MOS型固体撮像素子」も含むものであり,P型の導電型を有する半導体基板1の表面に光電変換領域形成のためN型領域2が設けられ,また,その近傍に厚い二酸化硅素膜4が形成されている。 また,薄い絶縁膜6とこの絶縁膜6上に形成した多結晶シリコン電極8が,N型領域2と厚い二酸化硅素膜4との間の半導体基板1上に設けられるとともに,そのうちの多結晶シリコン電極8は,厚い二酸化硅素膜4の上にも延在しており,更に,多結晶シリコン電極8には,基板1表面にその導電型を増すような固定電圧を印加されている。 したがって,引用例1には,次の構造を有する「MOS型固体撮像素子」の発明(以下「引用発明」という。)が開示されていることが理解できる。 「P型の半導体基板1の表面に設けられたN型領域2を含む光電変換領域,トランスファーゲート電極5及び信号転送領域7と,光電変換領域の近傍に設けられた厚い二酸化硅素膜4と,N型領域2と厚い二酸化硅素膜4との間の半導体基板1上に設けられた薄い絶縁膜6とこの絶縁膜6上に形成した多結晶シリコン電極8とを具え,多結晶シリコン電極8は,厚い二酸化硅素膜4の上にも延在し,基板1表面にその導電型を増すような固定電圧を印加されているMOS型固体撮像素子。」 (2-3)引用例2 原査定の拒絶の理由に引用された,本願の優先権主張日前に日本国内において頒布された刊行物である特開2002-124656号公報(以下「引用例2」という。)には,「イメージセンサIC」(発明の名称)に関して,図1?図4とともに,次の記載がある。 「【0001】 【発明の属する技術分野】本発明は画像情報を読み取り電送する,ファクシミリ,イメージスキャナ,電子カメラに好適なCMOSイメージセンサICに関する。」 「【0004】 【発明が解決しようとする課題】しかし,この様なCOMSイメージセンサにおいては,LOCOS酸化膜3の端部分の下で,比較的高濃度な拡散層同士であるN型ドレインまたはソース拡散層4とP型チャンネルストップ層2が接することにより,この部分からの接合リーク電流量が製造上ばらつき易い。蓄積時間中のフォトダイオードや保持時間中の容量素子に貯えられている信号電荷が結線されてるスイッチング素子であるMOSトランジスタのドレインまたはソースの接合部分から徐々にリークし,光信号の損失や複数のセンサ間でのリークのばらつきによる固定ノイズがでるといった問題点があった。」 「【0012】図2は本発明のCMOSイメージセンサのフォトダイオードおよび保持容量へ結線されるスイッチング素子であるMOSトランジスターのドレインまたはソース部の拡散領域の第二実施例の断面図である。P型シリコン基板1上にLOCOS酸化膜3が形成され,LOCOS酸化膜3の下にP型チャンネルストップ層2が存在する。片側のN型ドレインまたはソース拡散層4Aはフォトダイオードまたは保持容量へ結線されており,もう一方のN型ドレインまたはソース拡散層4Bはフォトダイオードまたは保持容量へ結線されていない。N型ドレインまたはソース拡散層4BはLOCOS酸化膜3の端で側のP型チャンネルストップ層2と接しており,N型ドレインまたはソース拡散層4Aは,0.5ｕm以上の幅でP型シリコン基板1と同電位に接地されたシールドポリシリコン配線5の存在により, P型チャンネルストップ層2と分離された構造となっている。この構造は応力の集中の激しいLOCOS酸化膜3の端近傍からN型ドレインまたはソース拡散層4AとP型シリコン基板1の接合部が離れているため,第一実施例よりも効果的にリーク電流を抑制させることができる。ただし,シールドポリシリコン配線5との容量が増加するため,光に対する感度上昇は第一実施例よりも少ない。 【0013】第二実施例の製造方法として,ポリシリコンゲート6と同時にシールドポリシリコン配線5を形成し,これらのポリシリコン層をマスクとして自己整合的にN型不純物をイオン注入することにより,N型ドレインまたはソース拡散層4を形成し,簡単に図2の構造を形成できる。」 (2-4)引用例3 原査定の拒絶の理由に引用された,本願の優先権主張日前に日本国内において頒布された刊行物である特開2001-345439号公報(以下「引用例3」という。)には,「固体撮像装置及びその製造方法」(発明の名称)に関して,図1とともに,次の記載がある。 「【0034】 【発明の実施の形態】本発明の実施の形態を以下に図面を参照して説明する。以下の実施の形態では,0.25μm以下の微細テクノロジーを用いて作製したCMOSイメージセンサの例を示す。従って,従来技術で用いたLOCOSの代わりに,微細化に有利なSTI(Shallow Trench Isolation)構造の素子分離領域が用いられる。尚,以下に説明する図面において,A領域は画素領域を示し,B領域は周辺回路領域を示している。」 「【0038】また,本実施形態では,フォトダイオードの信号蓄積領域15とSTI端部(STIと素子領域との境界)とを離間してスペース11aが設けられている。このスペース11aは,後述する表面シールド領域とシリコン基板11とを導通させるために形成されている。従って,信号蓄積領域15とSTI端部との間に大きなスペースを設ける必要はなく,少なくとも部分的にスペースが設けられていればよい。また,STI端部に微少欠陥が実質的に存在せず,実質上フォトダイオードの接合リーク電流が増加しない場合には,信号蓄積領域15をSTI端部まで拡大してもよい。」 (3)本願補正発明と引用発明との対比 ア 本願補正発明と引用発明を対比すると,引用発明の「固体撮像素子」は,本願補正発明の「イメージセンサ」に相当するから,引用発明の「MOS型固体撮像素子」と本願補正発明の「CMOSイメージセンサ」は,「MOS型イメージセンサ」である点で共通する。 イ 引用発明の「P型の半導体基板1の表面に設けられたN型領域2を含む光電変換領域」は,本願補正発明の「光感応領域」に相当し,引用発明の「光電変換領域,トランスファーゲート電極5及び信号転送領域7」は全体として画素を構成することは明らかであるから,本願補正発明の「ピクセル」に相当する。 ウ 引用発明の「厚い二酸化硅素膜4」は,素子領域の電気的分離をするものであるから,本願補正発明の「浅溝分離領域」と,「分離領域」である点において共通する。よって,引用発明の「光電変換領域の近傍に設けられた厚い二酸化硅素膜4」は,本願補正発明の「ピクセルに隣接する」「分離領域」に相当する。 エ 引用発明の「半導体基板1上に設けられた薄い絶縁膜6」及び「この絶縁膜6上に形成した多結晶シリコン電極8」は,それぞれ,本願補正発明の「絶縁層」及び「電極層」に相当する。そして,多結晶シリコン電極8に電圧が印加されて光電変換部と他の素子部との電気的分離が行われるから,引用発明の「半導体基板1上に設けられた薄い絶縁膜6とこの絶縁膜6上に形成した多結晶シリコン電極8」の全体は,本願補正発明の「絶縁層上に電極層を有する分離ゲート」に相当する。 オ 引用発明の「多結晶シリコン電極8」は,「基板1表面にその導電型を増すような固定電圧を印加されている」ものであり,これは,本願補正発明の「分離領域に隣接する領域内に電荷を蓄積するため」に設けられるものに相当する。 そうすると,本願補正発明と引用発明とは, 「光感応領域を有するピクセルと,このピクセルに隣接する分離領域と,絶縁層上に電極層を有する分離ゲートとを具えるMOS型イメージセンサであって,前記分離ゲートは,前記分離領域に隣接する領域内に電荷を蓄積するために設けられているMOS型イメージセンサ。」 である点で一致し,次の点で相違する。 〈相違点1〉 本願補正発明は,「CMOSイメージセンサ」であるのに対して,引用発明は,「MOS型固体撮像素子」である点。 〈相違点2〉 本願補正発明は,「浅溝分離領域」を具えているのに対して,引用発明は,厚い二酸化硅素膜4を有するものの,上記構成を具えていない点。 〈相違点3〉 本願補正発明は,「分離ゲートは」,「この分離領域上に設けられている」のに対して,引用発明は,多結晶シリコン電極8が,厚い二酸化硅素膜4の上にも延在しているものの,上記構成は明らかではない点。 (4)相違点についての検討 (4-1)相違点1 ア 引用例2には,スイッチング素子であるMOSトランジスタを含む「CMOSイメージセンサ」が記載されており,また,引用例3には,0.25μm以下の微細テクノロジーを用いて作製した「CMOSイメージセンサ」について記載されており,本願の優先権主張日前において,「CMOSイメージセンサ」は,固体撮像素子として周知のものであるといえる。 イ そして,引用発明は「MOS型固体撮像素子」であって,MOSトランジスタを用いて構成された固体撮像素子であるから,この回路をCMOS回路で構成することは,当業者にとって格別なことではない。 ウ そうすると,引用発明において回路をCMOS回路で構成し,引用発明の「MOS型固体撮像素子」を,本願補正発明のごとく「CMOSイメージセンサ」とすることは,当業者が容易になし得たことである。 (4-2)相違点2 ア 本願明細書の段落【0006】には,「浅溝分離(STI)」と記載され,溝内に誘電体が充填されることが説明されているから,本願補正発明における「浅溝分離領域」は,いわゆる,STI(Shallow Trench Isolation)構造の素子分離領域を意味することは,明らかである。 イ 一方,引用例3(段落【0034】)には,CMOSイメージセンサに関して,「従来技術で用いたLOCOSの代わりに,微細化に有利なSTI(Shallow Trench Isolation)構造の素子分離領域が用いられる。」と記載されている。 ウ そうすると,引用発明のMOS型固体撮像素子において,引用例3の記載に基づいて,素子分離領域として機能する「厚い二酸化硅素膜4」に代えて,微細化に有利なSTI(Shallow Trench Isolation)構造の素子分離領域を用いることは,当業者が直ちに想到し得ることである。 エ よって,引用発明において,「厚い二酸化硅素膜4」を,本願補正発明のごとく,「浅溝分離領域」を具える構成することは,当業者が何の困難もなくなし得たことである。 (4-3)相違点3 ア 引用発明においては,本願補正発明の「分離ゲート」に相当する,「薄い絶縁膜6とこの絶縁膜6上に形成した多結晶シリコン電極8」が,半導体基板1上に設けられており,第3図及び第4図を参照すると,多結晶シリコン電極8は,厚い二酸化硅素膜4の上にも延在していることは見て取れるものの,厚い二酸化硅素膜4の上での層構造は明らかではない。 イ しかしながら,引用例2(段落【0013】)に,「ポリシリコンゲート6と同時にシールドポリシリコン配線5を形成」することが記載されているように,半導体基板上のポリシリコン配線やポリシリコン電極を形成するにあたり,これらをMOSトランジスタのポリシリコンゲート電極と同時に形成することは,半導体装置の製造において,適宜採用される周知の手段にすぎない。 ウ そして,活性領域から分離領域(フィールド酸化膜領域)まで伸びるポリシリコン層を形成する際に,トランジスタのゲート形成と同時に行い,分離領域上においても,ゲート酸化膜上にポリシリコン層が積層された構造として形成することは,以下の周知例1に記載されているように,周知の技術である。 周知例1:特開2001-308303号公報 (「【0004】CMOS技術をイメージセンサに利用することに関する大きな問題の1つは,CMOS工程に本来備わっている比較的大きな暗電流である。大きな暗電流を生じる主な原因は,ピクセルのフォトダイオード14及びフォトダイオードに接続されるMOS電界効果トランジスタ(MOSFET)12のソース拡散における逆バイアスダイオードリークである。多くの場合,ダイオードリークはエッジリーク電流によって占められる。更に,CMOS技術のディープサブミクロン(deep-submicron)世代においては,このリーク電流は,ただ単に増大することが予測され,これを抑制するには多大な技術的努力を要する。」, 「【0012】一実施形態において,ガード層は,活性領域の周辺部上にパターン成形された導電性材料(ポリシリコン等)から形成される。ガード層はその周辺部を横切って少なくとも隣接するフィールド酸化膜領域の端部まで伸びている。必要に応じて,ガード層をフィールド酸化膜領域の周辺部まで伸ばし,これによりアライメント許容誤差を緩和することも出来る。ガード層の活性領域上へのオーバーラップは,その製造技術において利用されるフォトリソグラフィー装置のアライメント仕様などの要素によるが,フィールド酸化膜領域へのオーバーラップを利用する場合は,一般的にガード層のフィールド酸化膜領域へのオーバーラップとほぼ同じである。ポリシリコンの堆積はCMOS回路の標準的な工程であるために,既存の活性領域ダイオードにこのような修正を加えることは,比較的容易である。」, 「【0017】図6を参照すると,ここに描かれている回路レイアウトは,図3の回路レイアウトと同じである。しかしながら,(網がけにより示される)ガード層40がフォトダイオード14の製造に組み込まれている。ガード層は,3つのポリシリコンゲート32,34,36と同時に形成されたポリシリコンから構成されることが望ましい。ガード層が組み込まれていても電気回路の概略図には影響が無いため,図1及び図3に使用した参照符号は,図6においても使用している。ポリシリコンガード層40は,フォトダイオードの活性領域へのドーパント導入以前に形成される。従って,ポリシリコンガード層は,n^(+)型ドーパントの注入を遮断し,フィールド酸化膜30により囲まれた領域にオーバーラップするガード層の部分の下に遷移ストリップを残す。 【0018】図7及び図8はポリシリコンガード層40を含むこと以外は,図4及び図5に対応する。実質的にドーパントがない遷移ストリップ42は,図8に示されている。ポリシリコンガード層40は3個のトランジスタのゲート形成に利用されるゲート酸化膜の一部分上に堆積させたものとして描かれている。これによりトランジスタのゲート形成を行う従来のステップとガード層を形成するためのステップとの間の更なる適合性がもたらされる。しかしながら,他の手法を用いることも出来る。例えば,ガード層40にバイアスをかけるのではなく,『浮遊』電位を持たせることが出来る場合,ガード層40下のゲート酸化膜層41の部分はなくても良い。これによりガード層がn^(+)領域26へと短絡することになる。」, 及び,図7,図8を参照。) エ そうすると,引用発明において,厚い二酸化硅素膜4の上にも延在している多結晶シリコン電極8を形成するにあたり,上記周知の技術を適用し,ゲート形成と適合性がもたらされるように,分離領域上においても,ゲート酸化膜上にポリシリコン層が積層された構造として形成することは,当業者が容易に想到し得ることであるといえる。 オ したがって,引用発明において,厚い二酸化硅素膜4の上にも,本願補正発明の「分離ゲート」に相当する「薄い絶縁膜6とこの絶縁膜6上に形成した多結晶シリコン電極8」を形成する構成とし,本願補正発明のごとく,「分離ゲートは」,「この分離領域上に設けられている」構成とすることは,当業者が適宜なし得たことである。 (5)小括 したがって,本願補正発明は,引用例1?3に記載された発明及び周知の技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。 (6)独立特許要件についてのむすび 以上のとおり,本願補正発明が特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものであるから,請求項1についての補正を含む本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しない。 4 補正の却下についてのむすび 以上検討したとおり,本件補正は,特許法第17条の2第4項各号に掲げる事項のいずれを目的とするものにも該当しない。また,仮に,本件補正が,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものとみなした場合であっても,同法第17条の2第5項において準用する同法第126条第5項の規定に適合しない。 したがって,本件補正は,特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明について 1 本願発明 上記のとおり,本件補正は却下されたので,本願発明(本件補正前の特許請求の範囲の請求項1に係る発明)は,前記第2,1(1)アに摘記したとおりのものである。 2 引用例の記載と引用発明 引用例1?3の記載及び引用発明は,前記第2,3(2)で認定したとおりである。 3 本願発明と引用発明との対比 本願発明と引用発明との対比は,前記第2,3(3)で検討したとおりである。 本願発明の「前記分離ゲートを,前記分離領域に隣接する前記領域と物理的に接触させた」ことは,本願明細書の記載(段落【0027】)からみて,ゲート酸化物層172上に電極層174を設けてなる分離ゲート170について,「この分離ゲート170は少しだけ電気接続領域123上にも設けてこの領域123内に正孔を蓄積するようにする」ことを特定したものと解されるから,引用発明の「N型領域2と厚い二酸化硅素膜4との間の半導体基板1上に設けられた薄い絶縁膜6とこの絶縁膜6上に形成した多結晶シリコン電極8」は,本願発明の上記構成に相当する。 そうすると,本願発明と引用発明とは, 「光感応領域を有するピクセルと,このピクセルに隣接する分離領域と,この分離領域に隣接する領域内に電荷を蓄積するための分離ゲートとを具えるMOS型イメージセンサであって,前記分離ゲートを,前記分離領域に隣接する前記領域と物理的に接触させたMOS型イメージセンサ。」 である点で一致し,次の点で相違する。 〈相違点1’〉 本願発明は,「CMOSイメージセンサ」であるのに対して,引用発明は,「MOS型固体撮像素子」である点。 〈相違点2’〉 本願発明は,「この分離領域上に設けられた分離ゲート」を具えるのに対して,引用発明は,多結晶シリコン電極8が,厚い二酸化硅素膜4の上にも延在しているものの,上記構成は明らかではない点。 4 相違点についての検討 上記〈相違点1’〉は,前記第2,3(3)にて認定した〈相違点1〉と同一であり,また,上記〈相違点2’〉は,前記第2,3(3)にて認定した〈相違点3〉と実質的に同一である。 したがって,前記第2,3(4)で検討したとおり,〈相違点1’〉及び〈相違点2’〉は,当業者が容易になし得たことである。 そうすると,本願発明は,本願補正発明と同様に,引用例1?3に記載された発明及び周知の技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 第4 結言 以上のとおり,本願発明(請求項1に係る発明)は特許法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶をすべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2011-08-08 |
| 結審通知日 | 2011-08-09 |
| 審決日 | 2011-08-23 |
| 出願番号 | 特願2004-552024(P2004-552024) |
| 審決分類 |
P
1
8・
575-
Z
(H01L)
P 1 8・ 57- Z (H01L) P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 増山 慎也 |
| 特許庁審判長 |
齋藤 恭一 |
| 特許庁審判官 |
恩田 春香 市川 篤 |
| 発明の名称 | CMOSイメージセンサにおける暗電流を減少させる接地ゲート及び分離技術 |
| 代理人 | 杉村 憲司 |
| 代理人 | 英 貢 |
| 代理人 | 澤田 達也 |