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| 審決分類 |
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない。 G06F 審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1250163 |
| 審判番号 | 不服2010-21727 |
| 総通号数 | 147 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-03-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-09-28 |
| 確定日 | 2011-10-27 |
| 事件の表示 | 特願2006-527588「マルチプロセッサ装置及びその制御方法」拒絶査定不服審判事件〔平成18年 1月 5日国際公開、WO2006/001051〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、2004年6月24日を国際出願日とする出願であって、平成18年12月11日付けで特許法第184条の5第1項の規定による書面の提出がなされ、平成22年3月26日付けで拒絶理由通知がなされ、同年5月31日付けで手続補正がなされるとともに意見書が提出され、同年6月23日付けで拒絶査定がなされ、これに対し、同年9月28日付けで審判請求がなされたものである。 2.本願発明について 本願の特許請求の範囲は、平成22年5月31日付け手続補正書の特許請求の範囲(以下、「本願特許請求の範囲」という。)に記載された次の事項により特定されるものである。そして、本願の発明の詳細な説明は、願書に最初に添付した明細書の発明の詳細な説明により特定されるものである。 本願の図面は、図1?図6、図8?図9は、願書に最初に添付した図面により特定され、図7は、平成22年5月31日付け手続補正書の図7により特定されるものである。 「 【請求項1】 マルチプロセッサ装置において、 バスを介して接続された複数のプロセッサと、 前記バスに接続され、前記各プロセッサで使用されるブートプログラムを格納した共有記憶領域と、 前記バスに接続され、各プロセッサからの読出要求に対し、読出要求を行ったプロセッサに実時間情報を通知する実時間通知部と、を備え、 前記各プロセッサは、 マルチプロセッサ装置に対するパワーオンによるプロセッサの起動直後に動作して、前記実時間通知部から実時間情報を取得して前記共有記憶領域上のプロセッサテーブルに登録する実時間取得部と、 自己の実時間情報を前記プロセッサテーブルに登録した後に、前記プロセッサテーブルに登録している他プロセッサの実時間情報を参照し、自己の実時間が最も早い場合に優先処理権を取得し、他のプロセッサに優先して前記ブートプログラムを前記共有記憶領域から読み出して自身が設けられたプロセッサのブート処理を実行させ、ブート処理を終了したら前記プロセッサテーブルから自己の実時間情報を削除する起動制御部と、 を備えたことを特徴とするマルチプロセッサ装置。 【請求項2】 請求項1のマルチプロセッサ装置に於いて、 前記実時間通知部は、外部から受信した世界標準時間情報(グローバル時間情報)に基づいて実時間情報を生成することを特徴とするマルチプロセッサ装置。 【請求項3】 請求項1のマルチプロセッサ装置に於いて、 前記実時間通知部は、実時間情報としてタイムスタンプを生成し、 前記実時間取得部は、前記実時間通知部から取得したタイムスタンプを前記プロセッサテーブルに登録すると共に、自プロセッサのステータスとしてイネーブルを登録し、 前記起動制御部は、前記プロセッサテーブルから他のプロセッサのタイムスタンプとステータスを取得し、他プロセッサのステータスがディセーブルの場合は、タイムスタンプを比較することなく自己のタイムスタンプが早いと判断し、他プロセッサのステータスがイネーブルの場合はタイムスタンプを比較して自身のタイムスタンプが他プロセッサのタイムスタンプに対して早いか否か判断することを特徴とするマルチプロセッサ装置。 【請求項4】 請求項1のマルチプロセッサ装置に於いて、前記実時間取得部は、前記実時間通知部から実時間情報を前記バス上に読み出すフェッチ動作に続いて、前記プロセッサテーブルに前記バス上の時間情報を書き込むライト動作を連続して実行するハードウェア回路であることを特徴とするマルチプロセッサ装置。 【請求項5】 請求項4のマルチプロセッサ装置に於いて、前記実時間通知部は、前記実時間取得部によるフェッチ動作とライト動作の連続実行時間以下の周期のクロックを計数してタイムスタンプを生成するカウンタを備えたことを特徴とするマルチプロセッサ装置 【請求項6】 請求項5のマルチプロセッサ装置に於いて、前記実時間取得部によるフェッチ動作とライト動作の連続実行時間は、前記バスの最短リードアクセス時間であることを特徴とするマルチプロセッサ装置。 【請求項7】 請求項1のマルチプロセッサ装置に於いて、前記実時間通知部は、予め設定されたマルチプロセッサ装置の起動時刻に達した際に一定時間幅の時間窓を生成し、 前記実時間取得部は、前記時間窓の時間帯にのみ、前記実時間通知部から実時間情報を取得するようにすることを特徴とするマルチプロセッサ装置 【請求項8】 請求項7のマルチプロセッサ装置に於いて、前記時間通知部は、前記バスの最短リードアクセス時間以下の周期をもつクロックを計数してタイムスタンプを生成するカウンタを有し、前記時間窓の開始時刻で前記カウンタをリセットして有効なタイムスタンプの計数を開始させることを特徴とするマルチプロセッサ装置。 【請求項9】 請求項1のマルチプロセッサ装置に於いて、 前記複数のプロセッサ、共有記憶領域、前記実時間通知部および起動制御部は、別の場所に設置された少なくとも2台のコンピュータ装置の各々に設けられており、 前記各コンピュータ装置には、それぞれ異なる起動時刻が設定されており、 前記各コンピュータ装置の時間通知部は、設定された起動時刻に到達する毎に一定時間幅の時間窓を各々生成し、 前記各コンピュータの実時間取得部は、前記時間窓の時間帯にのみ、自身が搭載されたコンピュータ装置の実時間通知部から実時間を取得して前記プロセッサテーブルに登録し、 前記各コンピュータの起動制御部が、自身が搭載された対応するコンピュータに設けられたプロセッサのうちの特定のプロセッサに優先処理権を取得させることにより、 各コンピュータ装置を各々に設定された起動時刻順に起動させることを特徴とするマルチプロセッサ装置。 【請求項10】 請求項9のマルチプロセッサ装置に於いて、早い起動時刻が設定されたコンピュータ装置に設けられた複数のプロセッサのうちの最初に処理優先権を取得したプロセッサの起動-制御部は、対応するプロセッサのブート処理が終了したときに、遅い起動時刻が設定された起動していないコンピュータ装置の共有記憶領域を初期化して、自己が使用したブートプログラムを初期化した共有記憶領域にリモートコピーすることを特徴とするマルチプロセッサ装置。 【請求項11】 バスを介して接続された共有記憶領域に格納されているブートプログラムを使用して複数のプロセッサを順次起動させるマルチプロセッサ装置の制御方法に於いて、 前記各プロセッサからの読出要求に対し、マルチプロセッサ装置に搭載された実時間通知部により読出要求を行ったプロセッサに対して実時間を通知する実時間通知ステップと、 各々がいずれかのプロセッサに搭載され、パワーオンによる起動直後に動作する実時間取得部により、前記実時間通知部から取得した実時間情報を前記共有記憶領域上のプロセッサテーブルに登録する実時間取得ステップと、 各々がいずれかのプロセッサに搭載された起動制御部により、自身が搭載されたプロセッサの実時間情報を前記プロセッサテーブルに登録した後に前記プロセッサテーブルに登録している他プロセッサの実時間情報を参照し、自身が搭載されたプロセッサの実時間が最も早い場合に優先処理権を取得し、前記ブートプログラムを前記共有記憶領域から読み出して自身が搭載されたプロセッサのブート処理を実行させ、ブート処理を終了した時点で前記プロセッサテーブルから自身が搭載されたプロセッサの実時間情報を削除する起動制御ステップと を備えたことを特徴とするマルチプロセッサ装置の制御方法。 【請求項12】 請求項11のマルチプロセッサ装置の制御方法に於いて、 前記実時間通知ステップは、外部から受信した世界標準時間情報(グローバル時間情報)に基づいて実時間情報を生成することを特徴とするマルチプロセッサ装置の制御方法。 【請求項13】 請求項11のマルチプロセッサ装置の制御方法に於いて、 前記実時間通知ステップは、実時間情報としてタイムスタンプを生成し、 前記実時間取得ステップは、前記実時間通知部から実時間情報として取得したタイムスタンプを前記プロセッサテーブルに登録すると共に、自プロセッサのステータスとしてイネーブルを登録し、 前記起動制御ステップは、前記プロセッサテーブルから他のプロセッサのタイムスタンプとステータスを取得し、他プロセッサのステータスがディセーブルの場合は、タイムスタンプを比較することなく自己のタイムスタンプが早いと判断し、他プロセッサのステータスがイネーブルの場合はタイムスタンプを比較して自身のタイムスタンプが他プロセッサのタイムスタンプに対して早いか否か判断することを特徴とするマルチプロセッサ装置の制御方法。 【請求項14】 請求項11のマルチプロセッサ装置の制御方法に於いて、前記実時間取得ステップは、前記実時間通知部から実時間情報を前記バス上に読み出すフェッチ動作に続いて、前記プロセッサテーブルに前記バス上の時間情報を書き込むライト動作を連続して実行することを特徴とするマルチプロセッサ装置の制御方法。 【請求項15】 請求項14のマルチプロセッサ装置の制御方法に於いて、前記実時間通知ステップは、前記実時間取得ステップによるフェッチ動作とライト動作の連続実行時間以下の周期のクロックを計数してタイムスタンプを生成するカウンタを備えたことを特徴とするマルチプロセッサ装置の制御方法。 【請求項16】 請求項15のマルチプロセッサ装置の制御方法に於いて、前記実時間取得ステップによるフェッチ動作とライト動作の連続実行時間は、前記バスの最短リードアクセス時間であることを特徴とするマルチプロセッサ装置の制御方法。 【請求項17】 請求項11のマルチプロセッサ装置の制御方法に於いて、前記時間通知ステップは、予め設定されたマルチプロセッサ装置の起動時刻に達した際に一定時間幅の時間窓を生成し、 前記実時間取得ステップは、前記時間窓の時間帯にのみ、前記実時間通知部から実時間情報を取得するようにすることを特徴とするマルチプロセッサ装置の制御方法。 【請求項18】 請求項17のマルチプロセッサ装置の制御方法に於いて、前記時間通知ステップは、前記バスの最短リードアクセス時間以下の周期をもつクロックを計数してタイムスタンプを生成するカウンタを有し、前記時間窓の開始時刻で前記カウンタをリセットして有効なタイムスタンプの計数を開始させることを特徴とするマルチプロセッサ装置の制御方法。 【請求項19】 請求項11のマルチプロセッサ装置の制御方法に於いて、 前記複数のプロセッサ、共有記憶領域、前記実時間通知部および起動制御部は、別の場所に設置された少なくとも2台のコンピュータ装置の各々に設けられており、 前記各コンピュータ装置には、それぞれ異なる起動時刻が設定されており、 前記各コンピュータ装置の時間通知ステップは、設定された起動時刻に到達する毎に一定時間幅の時間窓を各々生成し、 前記各コンピュータの実時間取得ステップは、前記時間窓の時間帯にのみ、自身が搭載されたコンピュータ装置の実時間通知部から実時間を取得して前記プロセッサテーブルに登録し、 前記各コンピュータの起動制御ステップが、自身が搭載された対応するコンピュータに設けられたプロセッサのうちの特定のプロセッサに優先処理権を取得させて起動させることにより、 各コンピュータ装置を各々に設定された起動時刻順に起動させることを特徴とするマルチプロセッサ装置の制御方法。 【請求項20】 請求項19のマルチプロセッサ装置の制御方法に於いて、早い起動時刻が設定されたコンピュータ装置に設けられた複数のプロセッサのうちの最初に処理優先権を取得したプロセッサの起動制御部は、対応するプロセッサのブート処理が終了したときに、遅い起動時刻が設定された起動していないコンピュータ装置の共有記憶領域を初期化して、自己が使用したブートプログラムを初期化した共有記憶領域にリモートコピーすることを特徴とするマルチプロセッサ装置の制御方法。 【請求項21】 請求項1のマルチプロセッサにおいて、 あるプロセッサのブート処理が終了した場合、ブート処理を実行していない各プロセッサに搭載された起動制御部がそれぞれ、他プロセッサの実時間情報を参照して、自身の実時間が最も早いプロセッサに搭載された起動制御部が優先処理券を取得して自身が搭載されたプロセッサのブート処理を実行することを特徴とするマルチプロセッサ装置。 【請求項22】 請求項11のマルチプロセッサ装置の制御方法において、 あるプロセッサのブート処理が終了した場合、ブート処理を実行していない各プロセッサに搭載された起動制御ステップがそれぞれ、他プロセッサの実時間情報を参照して、自身の実時間が最も早いプロセッサに搭載された起動制御部が優先処理券を取得して自身が搭載されたプロセッサのブート処理を実行することを特徴とするマルチプロセッサ装置の制御方法。」 3.原査定の理由 一方、原査定の拒絶の理由の概要は以下のとおりである。 「1.この出願は、明細書及び特許請求の範囲の記載が下記の点で、特許法第36条第4項第1号並びに第6項第1号及び第2号に規定する要件を満たしていない。 記 (1)請求項1、11の記載において、「実時間通知部」は、どこにあるのか(例えば、各プロセッサ毎にあるのか)、また、幾つあるのか不明である。 また、「実時間通知部」と「実時間取得部」とは、何によって接続されているのか(例えば、「バス」で接続されているのか、専用線で接続されているのか)不明である。 明細書の段落【0023】及び図1の記載からすると、「実時間通知部」は、他の構成要素と同じ「バス」に接続されているが、当該「バス」の構成が不明確であり、各構成要素間で通信を行う場合、バスを占有する必要があるのか、あるいは、複数の構成要素間で同時に複数の通信が可能な構成となっているのか、不明である。(前者の場合、「起動直後」は、バスアクセスによる負荷が高くなることが明らかであり、後者の場合、タイムスタンプが同じとなって「ブート処理」が競合する可能性が生じる。) (2)(以下、省略) 」 4.当審の判断 そこで、上記拒絶の理由1.(1)について検討する。 本願特許請求の範囲の請求項1の記載からすると、「実時間取得部」および「起動制御部」を備える各プロセッサと「実時間通知部」とは、「バス」によって接続され、各プロセッサの「実時間取得部」が、「マルチプロセッサ装置に対するパワーオンによるプロセッサの起動直後に動作して、前記実時間通知部から実時間情報を取得して前記共有記憶領域上のプロセッサテーブルに登録」し、「起動制御部」が「自己の実時間情報を前記プロセッサテーブルに登録した後に、前記プロセッサテーブルに登録している他プロセッサの実時間情報を参照し、自己の実時間が最も早い場合に優先処理権を取得」するものである。 ここで、各プロセッサの「実時間取得部」は、マルチプロセッサ装置に対するパワーオンによるプロセッサの起動直後に動作して、前記バスを介して、前記実時間通知部から実時間情報を取得すると解される。 そして、他のプロセッサの実時間情報よりも自己の実時間が最も早いプロセッサのみが優先処理権を取得することができ、「他のプロセッサに優先して前記ブートプログラムを前記共有記憶領域から読み出して自身が設けられたプロセッサのブート処理を実行」させることができる。 このように、請求項1に係る発明は、「マルチプロセッサ装置に対するパワーオン」により、各プロセッサが、それぞれ、その起動直後に、前記バスを介して、実時間通知部から実時間情報を取得して、他のどのプロセッサよりも最も早い実時間情報を取得したプロセッサのみが、優先処理権を取得し、他のプロセッサに優先して前記ブートプログラムを前記共有記憶領域から読み出して自身が設けられたプロセッサのブート処理を実行させるように構成することで、明細書の段落【0007】記載の「本発明は、バス接続されたプロセッサ群、更には他地点に分散配置されたプロセッサ群のうちの1つをイニシエータとして決定して複数のプロセッサを優先順位に従って順次起動可能なマルチプロセッサ装置及びその制御方法を提供することを目的」としたものである。 ここで、本願特許請求の範囲の請求項1記載の「バス」の構成について、検討する。 本願特許請求の範囲の請求項1の記載は、バスの構成について、何ら特定するものではなく、本願特許請求の範囲の請求項1の記載は、複数のプロセッサが1つの「バス」を介して1つの「実時間通知部」に接続された態様(以下、「態様a」という)を含むと解される。 この場合、マルチプロセッサ装置のパワーオン時に、各プロセッサは同時に起動し、各プロセッサの実時間取得部は一斉に前記1つの「バス」を介して、実時間通知部に実時間情報の取得を行うものであるが、その際に、発生するバスの競合をどのような構成で解決し、各プロセッサの実時間取得部が、バスを介して、実時間通知部に実時間情報の取得を行うようにできるのか、この点で、本願特許請求の範囲の請求項1は、不明であり、発明が明確でない。 さらに、本願特許請求の範囲の請求項1の記載は、バスの構成について、何ら特定するものではなく、各プロセッサと実時間通知部とは、それぞれ、同時に通信が可能な態様(以下、「態様b」という)を含むとも解される。 態様bの場合、各プロセッサの実時間取得部は、「マルチプロセッサ装置に対するパワーオン」により、一斉に「実時間通知部」にアクセスすることができるため、各プロセッサが取得した実時間情報が同じ値となってしまう可能性、すなわち、他のプロセッサの実時間情報よりも自己の実時間が最も早いプロセッサを決定できない可能性があり、明細書の段落【0007】記載の「本発明は、バス接続されたプロセッサ群、更には他地点に分散配置されたプロセッサ群のうちの1つをイニシエータとして決定して複数のプロセッサを優先順位に従って順次起動可能なマルチプロセッサ装置及びその制御方法を提供することができなくなると解される。 さらに、発明の詳細な説明における記載、 「【0043】 有効タイムスタンプ98を計数する図4(C)のクロック周期T3は、図2に示した例えばプロセッサ14-1のタイムフェッチ・ライト回路68が実時間通知部18にタイムスタンプのリード要求を行って取得した後に、共有メモリ16のプロセッサテーブル46にライトする1回のタイムフェッチ・アンド・ライト動作時間であり、いわゆるリードアクセスサイクル換算クロックとしてタイムスタンプの計数を行っている。」、 「【0047】 図5は、図4のサーバ10の時間窓92において最初に行われる例えばプロセッサ14-1の実時間取得部40-1によるタイムスタンプの取得登録処理のタイムチャートである。図5(A)はシステムクロック101であり、図5(E)に示すタイムスタンプを計数するカウンタのクロックであるリードアクセスサイクル換算クロック100の8分の1の周期を持ったクロックである。」(当審注:下線は便宜上当審にて付与したもの。)を参照すると、態様bの場合において、各プロセッサの実時間取得部は、「マルチプロセッサ装置に対するパワーオン」により、一斉に「実時間通知部」にアクセスすることができるため、各プロセッサが取得した実時間情報が同じ値となってしまう可能性、すなわち、他のプロセッサの実時間情報よりも自己の実時間が最も早いプロセッサを決定できない可能性が非常に高いことは、当業者にとって自明である。 この場合、他のどのプロセッサよりも最も早い実時間情報を取得したプロセッサのみが、優先処理権を取得し、他のプロセッサに優先して前記ブートプログラムを前記共有記憶領域から読み出して自身が設けられたプロセッサのブート処理を実行させることができなくなり、この点で、本願特許請求の範囲の請求項1は、実現できない構成を含み、発明が明確でない。 以上のように、本願は、「拒絶の理由1.」の「(1)」において「また、「実時間通知部」と「実時間取得部」とは、何によって接続されているのか(例えば、「バス」で接続されているのか、専用線で接続されているのか)不明である。 明細書の段落【0023】及び図1の記載からすると、「実時間通知部」は、他の構成要素と同じ「バス」に接続されているが、当該「バス」の構成が不明確であり、各構成要素間で通信を行う場合、バスを占有する必要があるのか、あるいは、複数の構成要素間で同時に複数の通信が可能な構成となっているのか、不明である。(前者の場合、「起動直後」は、バスアクセスによる負荷が高くなることが明らかであり、後者の場合、タイムスタンプが同じとなって「ブート処理」が競合する可能性が生じる。)」と指摘した拒絶理由が依然として解消していないから、本願は特許請求の範囲の記載が特許法第36条第6項第2号に規定する要件を満たしていない。 なお、「バス」の構成について、発明の詳細な説明を参照しても、 「【0023】 プロセッサ14-1?14-nに対しては、バス20を介して共有記憶領域として機能する共有メモリ16を接続し、更に実時間通知部18を設けている。一方、サーバ12にあっては、n台のプロセッサ24-1,24-2,・・・24-nを有し、プロセッサ24-1?24-nに対し、バス30を介して共有メモリ26及び実時間通知部28を接続している。」と記載されているに過ぎず、マルチプロセッサ装置のパワーオン時に、各プロセッサは同時に起動し、各プロセッサの実時間取得部は一斉に前記1つの「バス」を介して、実時間通知部に実時間情報の取得を行う際に、発生するバスの競合をどのような構成で解決し、各プロセッサの実時間取得部が、バスを介して、実時間通知部に実時間情報の取得を行うようにできるのか、当業者がその実施をする事ができる程度に明確かつ十分に記載されていない。 なお、該「バス」の構成について、各プロセッサと実時間通知部とが、それぞれ、同時に通信が可能な態様bについては発明の詳細な説明に記載も示唆も無く、また自明な事項でもない。 よって、この点で、請求項1記載の発明は、発明の詳細な説明に記載したものでない。 5.請求人の主張について 請求人は、審判請求書にて、 「要するに拒絶査定では a)「各構成要素間で通信を行なう場合、バスを占有する必要がある」場合には「『起動直後』はバスアクセスによる負荷が高くなることが明らか」 b)「複数の構成要素間で同時に複数の通信が可能な構成となっている」場合には「タイムスタンプが同じとなって『ブート処理』が競合する可能性がある」 と指摘し、このような事象が想定できるからバスの構成が発明の必須要件であるとしている。 しかし、見方を変えると、拒絶理由で指摘された条件に合致しなければ、指摘した問題は発生しないことになり、 a)の指摘を言いかえると、バスを占有する必要がないのであれば、起動直後のバスアクセスによる負荷は高くならないことになり、 b)の指摘を言いかえると、同時に複数の通信が可能でなければ、あるいはタイムスタンプが同じにならない状況であれば、ブート処埋の競合も発生しないことになる。 従って、少なくともこれらの状況では、本発明の実施には指摘された問題は生じないことになる。 ・・・(中略)・・・ 前者についてはb)の指摘も関係してくる可能性はあるが、後者の問題は受付時刻が全く同一でなくとも発生する可能性があり、タイムスタンプが同一か否かとは異なる観点で問題が生じる。前者についても、タイムスタンプが同じとはならない範囲であれば差し当たり問題なく動作可能である。 別の観点で見ると、後者の問題は、優先処理権を与えなければ、各プロセッサが全く同時に書き込みをする状況ではなくとも、言い換えると各プロセッサからの書き込みに時間差が有ったとしても発生する可能性がある。 これに対し、実時間情報に基づいて優先処理権を与えるようにするならば、後者の問題は発生しない。 このように、独立項記載の発明は、少なくとも同一タイムスタンプを考慮する必要がない状況では充分動作可能である。 なお、同一タイムスタンプを避ける手法は、特許文献2などによって実現できる。同一タイムスタンプを厳密に考慮するのであれば,これらのような対応が必要な状況も出てくると思えるが、考慮しなくても発明が動作可能な状況もあることを踏まえると、これらは独立項に記載の発明の1バリエーションとして考慮すればよい事項であると考える。 また、これらの点を考慮すると、(2)で指摘された、共通記憶領域に複数プロセッサしか書き込みしないのか、という事項は、発明が本質的に考慮しなければならない事項とまでは考える必要がないことになる。 もちろん、複数プロセッサが同時書き込みする場合に発生する問題点や、一つのプロセッサしか書き込みをしない場合に発生する問題点も存在すると思えるが、これは独立項で定義された発明に、更なる対応を付加すればよいものであり、すべての仮定の問題点を独立項が解決しなければならないというものではないと考える。」(当審注:下線は便宜上当審にて付与したもの。)と主張している。 しかしながら、前記主張「a)の指摘を言いかえると、バスを占有する必要がないのであれば、起動直後のバスアクセスによる負荷は高くならないことになり、 b)の指摘を言いかえると、同時に複数の通信が可能でなければ、あるいはタイムスタンプが同じにならない状況であれば、ブート処埋の競合も発生しないことになる。 従って、少なくともこれらの状況では、本発明の実施には指摘された問題は生じないことになる。」は、単に、願望を述べるに過ぎず、本願特許請求の範囲の請求項1に記載の発明が、具体的な構成に基づいて、どのようにして、指摘された問題が生じないのか、を何ら説明するものではない。 さらに、前記主張「なお、同一タイムスタンプを避ける手法は、特許文献2などによって実現できる。」は、特許請求の範囲の請求項1の記載に基づくものではない。 よって、上記出願人の主張は採用できない。 6.むすび 以上のとおりであるから、本願は、特許請求の範囲及び発明の詳細な説明の記載が特許法第36条第4項第1号並びに同条第6項第1号及び第2号に規定する要件を満たしていないから拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-08-23 |
| 結審通知日 | 2011-08-30 |
| 審決日 | 2011-09-12 |
| 出願番号 | 特願2006-527588(P2006-527588) |
| 審決分類 |
P
1
8・
537-
Z
(G06F)
P 1 8・ 536- Z (G06F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 林 毅 |
| 特許庁審判長 |
赤川 誠一 |
| 特許庁審判官 |
吉田 美彦 石井 茂和 |
| 発明の名称 | マルチプロセッサ装置及びその制御方法 |
| 代理人 | 竹内 進 |