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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 A63F 審判 査定不服 2項進歩性 特許、登録しない。 A63F |
|---|---|
| 管理番号 | 1250272 |
| 審判番号 | 不服2010-24826 |
| 総通号数 | 147 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-03-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-11-04 |
| 確定日 | 2012-01-04 |
| 事件の表示 | 特願2006-545114「遊技機」拒絶査定不服審判事件〔平成18年 5月26日国際公開、WO2006/054621〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成17年11月17日の出願(優先日:平成16年11月19日)であって、平成22年8月3日付け(発送:8月6日)で拒絶査定され、これに対し、同年11月4日に拒絶査定不服審判の請求がなされ、同日付けで手続補正がなされたものである。 2.平成22年11月4日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成22年11月4日付けの手続補正を却下する。 [理由] (1)補正の内容 平成22年11月4日付けの手続補正(以下、「本件補正」という。)により、特許請求の範囲は、 「【請求項1】 スタートレバーの操作に基づいてゲーム開始信号を送出するスタートレバー操作検出センサと、前記スタートレバーの操作に基づいて乱数発生手段から発生する乱数を抽出することにより抽選を行い、この抽選結果に基づいて遊技内容の制御を行う遊技制御用CPUとを備えた遊技機において、 前記乱数発生手段で発生した前記乱数は変更手段を介して前記遊技制御用CPUに送られるよう構成され、前記乱数発生手段と、前記変更手段と、前記遊技制御用CPUとは主制御基板に備えられており、 前記乱数発生手段は、発信器から発せられるクロック信号を受けて順次計数しながら2値のビット列として乱数値を得る下位乱数カウンタと、この下位乱数カウンタの計数値が所定数を超えた後の上位の計数値を計数しながら2値のビット列として乱数値を得る上位乱数カウンタと、これらの上位乱数カウンタ及び下位乱数カウンタで計数された乱数値を所定の指示信号を受けることにより保持するラッチ手段とを備え、前記ラッチ手段により保持された前記乱数値を2値のビット列として前記上位乱数カウンタ及び前記下位乱数カウンタの各出力端子から並列に出力するものであり、 前記各出力端子は、前記上位乱数カウンタ及び前記下位乱数カウンタの各最上位ビットから最下位ビットまでのそれぞれの2値のビットに対応する出力端子が複数個順番に並んで配列されたものであり、 前記変更手段は、前記乱数発生手段、及び、前記遊技制御用CPUとともに前記主制御基板に備えられ、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子から並列に出力される前記乱数値の2値のビット列を、前記各出力端子に接続する各配線の順序を前記上位乱数カウンタと前記下位乱数カウンタとの間で変更して前記遊技制御用CPUに向けて一度に並列転送するものであり、 前記スタートレバー操作検出センサから送出される前記ゲーム開始信号は、前記スタートレバーの操作に基づいて前記ラッチ手段が前記乱数値を保持するための前記所定の指示信号であるとともに前記遊技制御用CPUが前記乱数発生手段からの乱数値に基づいて抽選を行なうための指示信号であり、 前記遊技制御用CPUは、前記変更手段により各配線の順序が変更されて転送される前記乱数発生手段の乱数値の2値のビット列を受信するために前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子に対応して同数設けられた受信ポートと、この受信ポートに受信された乱数値に基づいて抽選を行なう抽選手段とを備えており、 前記変更手段は、送信側である前記上位乱数カウンタ及び前記下位乱数カウンタの複数の前記各出力端子から出力される前記乱数値の2値のビット列のうち、前記上位乱数カウンタの複数の前記各出力端子それぞれから出力される2値のビット列を上位桁二進数信号列(ｓ11,ｓ12,ｓ13,・・・,ｓ1(m-1),ｓ1m)とし、前記下位乱数カウンタの複数の前記各出力端子それぞれから出力される2値のビット列を下位桁二進数信号列(ｓ21,ｓ22,ｓ23,・・・,ｓ2(m-1),ｓ2m)とし(但し、mは2以上の自然数である。)、前記上位乱数カウンタの前記ビット列のビット数と前記下位乱数カウンタの前記ビット列のビット数とを同数とし、受信側である前記受信ポートで受信される前記乱数値の2値のビット列を上位桁二進数信号列(ｒ11,ｒ12,ｒ13,・・・,ｒ1(m-1),ｒ1m)と下位桁二進数信号列(ｒ21,ｒ22,ｒ23,・・・,ｒ2(m-1),ｒ2m)としたときに、送信側の下位桁二進数信号列の最下位桁信号(ｓ21)が受信側の上位桁二進数信号列の最上位桁信号(ｒ1m)となるように、送信側の下位桁二進数信号列の最下位からk(k=2,3,・・・,m)桁上の信号(ｓ2k)が受信側の上位桁二進数信号列の最上位からk桁下の信号(ｒ1(m-k+1))となるように、送信側の上位桁二進数信号列の最上位桁信号(ｓ1m)が受信側の下位桁二進数信号列の最下位桁信号(ｒ21)となるように、送信側の上位桁二進数信号列の最上位からk(k=2,3,・・・,m)桁下の信号(ｓ1(m-k+1))が受信側の下位桁二進数信号列の最下位からk桁上の信号(ｒ2k)となるように、送信側の上位桁二進数信号列及び下位桁二進数信号列における各ビット列の順序を順番に入れ替え、その順番に入れ替えられる前記各ビット列の順序に応じて規則的に、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子と前記遊技制御用CPUの前記受信ポートとの間を順番に配線することにより、当該上位桁二進数信号列及び当該下位桁二進数信号列を受信側に送り、 前記抽選手段は、前記受信ポートに受信された乱数値に基づいて抽選を行ない、この抽選手段の抽選結果に基づいて前記遊技制御用CPUが遊技制御を実行することを特徴とする遊技機。」 と補正された。 本件補正は、補正前の請求項1において、「前記各出力端子は、前記上位乱数カウンタ及び前記下位乱数カウンタの各最上位ビットから最下位ビットまでのそれぞれの2値のビットに対応する出力端子が複数個順番に並んで配列されたものであり」という事項、および「その順番に入れ替えられる前記各ビット列の順序に応じて規則的に、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子と前記遊技制御用CPUの前記受信ポートとの間を順番に配線することにより」という事項を付加し、受信ポートについて「前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子に対応して同数設けられた」という事項を付加し、さらに、上位乱数カウンタ及び下位乱数カウンタの出力について「複数の前記各出力端子それぞれから出力される」と特定したものであって、当該補正は、特許請求の範囲の減縮を目的とするものに該当すると認める。 そこで、本件補正により補正された請求項1に記載された発明(以下、「本件補正発明」という。)が特許出願の際独立して特許を受けることができるものであるかについて、以下検討する。 (2)引用文献に記載された事項 原査定の拒絶の理由において引用文献1として引用された特開2000-24286号公報(以下、「引用文献1」という。)には、図面とともに、以下の記載がある。 (ア)「【0005】そこで、各請求項にそれぞれ記載された各発明は、上記した従来の技術の有する問題点に鑑みてなされたものであり、その目的とするところは、次の点にある。 (請求項1)すなわち、請求項1記載の発明は、従来より不正防止の能力の優れた乱数発生装置を提供することができるようにしたものである。 【0006】すなわち、ハードウェアによりビット配列を逆転するのみであり、これをソフトウェアで範囲判定すると、当選する時刻を乱数の周期内で分散させることができる。このため、乱数周期の位置を外部から推定することを困難にできるとともに、当選する時刻の幅を極小とでき、ねらうことも困難にできる。 (請求項2)請求項2記載の発明は、上記した請求項1記載の発明の目的に加え、次の点を目的とする。 【0007】すなわち、請求項2記載の発明は、カウンタ回路を多段として、上位複数ビットと下位複数ビットに分けて、ビット配列を逆転させることができるようにしたものである。」 (イ)「【0011】すなわち、カウンタ回路(例えば二段のカウンタ20,21)の各ビット出力端子と、ラッチ回路(例えばフィリップフロップ30)の各ビット入力端子とを接続するに際し、例えば図1に示すように、カウンタ回路(例えば二段のカウンタ20,21)の各ビット出力端子の配列を反転させて、ラッチ回路(例えばフィリップフロップ30)の各ビット入力端子にそれぞれ接続している。 【0012】具体的には、カウンタ回路を構成する第1カウンタ(20)の最下位の0番ビット出力端子(QA)を、例えば図1に示すように、ラッチ回路を構成するフィリップフロップ(30)の最上位の7番ビット入力端子(D7)に接続する。同様に、第1カウンタ(20)の1番ビット出力端子(QB)をフィリップフロップ(30)の6番ビット入力端子(D6)に、第1カウンタ(20)の2番ビット出力端子(QC)をフィリップフロップ(30)の5番ビット入力端子(D5)に、第1カウンタ(20)の最上位の3番ビット出力端子(QD)をフィリップフロップ(30)の4番ビット入力端子(D4)にそれぞれ接続している。 【0013】また、カウンタ回路を構成する第2カウンタ(21)の最上位の3番ビット出力端子(QD)を、例えば図1に示すように、ラッチ回路を構成するフィリップフロップ(30)の最下位の0番ビット入力端子(D0)に接続する。同様に、第2カウンタ(21)の2番ビット出力端子(QC)をフィリップフロップ(30)の1番ビット入力端子(D1)に、第2カウンタ(21)の1番ビット出力端子(QB)をフィリップフロップ(30)の2番ビット入力端子(D2)に、第2カウンタ(21)の最下位の0番ビット出力端子(QA)をフィリップフロップ(30)の3番ビット入力端子(D3)にそれぞれ接続している。」 (ウ)「【0015】第1に、例えば図1に示すように、カウンタ回路を多段として、初段のカウンタ回路(例えば第1カウンタ20)の桁上げ出力を次段のカウンタ回路(例えば第2カウンタ21)に入力し、上位複数ビットと下位複数ビットとを形成している。 【0016】第2に、多段のカウンタ回路(例えば二段のカウンタ20,21)の各ビット出力端子と、ラッチ回路(例えばフィリップフロップ30)の各ビット入力端子とを接続するに際し、例えば図1に示すように、カウンタ回路(例えば二段のカウンタ20,21)における上位複数ビットを形成する各ビット出力端子の配列を反転させて、ラッチ回路(例えばフィリップフロップ30)の各ビット入力端子にそれぞれ接続している。 【0017】そして、例えば図1に示すように、カウンタ回路(例えば二段のカウンタ20,21)における下位複数ビットを形成する各ビット出力端子の配列を反転させて、ラッチ回路(例えばフィリップフロップ30)の各ビット入力端子にそれぞれ接続している。 【0018】具体的には、カウンタ回路を構成する第2カウンタ(21)の0番?3番ビット出力端子(QA?QD)は、上位複数ビットを形成する。そして、第2カウンタ(21)の最上位の3番ビット出力端子(QD)を、例えば図1に示すように、ラッチ回路を構成するフィリップフロップ(30)の最下位の0番ビット入力端子(D0)に接続する。同様に、第2カウンタ(21)の2番ビット出力端子(QC)をフィリップフロップ(30)の1番ビット入力端子(D1)に、第2カウンタ(21)の1番ビット出力端子(QB)をフィリップフロップ(30)の2番ビット入力端子(D2)に、第2カウンタ(21)の最下位の0番ビット出力端子(QA)をフィリップフロップ(30)の3番ビット入力端子(D3)にそれぞれ接続している。 【0019】また、カウンタ回路を構成する第1カウンタ(20)の0番?3番ビット出力端子(QA?QD)は、下位複数ビットを形成する。そして、第1カウンタ(20)の最下位の0番ビット出力端子(QA)を、例えば図1に示すように、ラッチ回路を構成するフィリップフロップ(30)の最上位の7番ビット入力端子(D7)に接続する。同様に、第1カウンタ(20)の1番ビット出力端子(QB)をフィリップフロップ(30)の6番ビット入力端子(D6)に、第1カウンタ(20)の2番ビット出力端子(QC)をフィリップフロップ(30)の5番ビット入力端子(D5)に、第1カウンタ(20)の最下位の3番ビット出力端子(QD)をフィリップフロップ(30)の4番ビット入力端子(D4)にそれぞれ接続している。」 (エ)「【0022】上記遊技機は、例えばパチンコ機を例に挙げて説明するが、これに限らず、スロットマシン、アレンジ機、雀球機のほか、他のゲーム機でも使用することができる。 【0023】上記乱数発生装置10には、図1に示すように、大別すると、カウンタ回路と、ラッチ回路とから構成されている。 (カウンタ20,21)上記カウンタ回路は、図1に示すように、多段、例えば二段に接続され、各カウンタ回路は、4ビットのカウンタ20,21から構成されている。 【0024】実際の乱数は、図1に示す乱数発生装置10全体を多段とし、パチンコ機では例えば14?16ビット程度が用いられている。」 (オ)「【0026】そして、初段の第1カウンタ20のCARRY端子を、次段の第2カウンタ21のENT端子に接続し、上位複数ビットと下位複数ビットとを形成している。 (フィリップフロップ30)前記ラッチ回路は、図1に示すように、例えばフィリップフロップ30から構成されている。」 (カ)「【0028】そして、フィリップフロップ30の各ビット入力端子D0?D7と、二段のカウンタ20,21の各ビット出力端子QA?QDとを接続するに際し、二段のカウンタ20,21の各ビット出力端子QA?QDの配列を反転させて、フィリップフロップ30の各ビット入力端子D0?D7にそれぞれ接続している。 【0029】具体的には、第2カウンタ21の0番?3番ビット出力端子QD?QAは、上位複数ビットを形成する。そして、第2カウンタ21の最上位の3番ビット出力端子QDを、フィリップフロップ30の最下位の0番ビット入力端子D0に接続する。同様に、第2カウンタ21の2番ビット出力端子QCをフィリップフロップ30の1番ビット入力端子D1に、第2カウンタ21の1番ビット出力端子QBをフィリップフロップ30の2番ビット入力端子D2に、第2カウンタ21の最下位の0番ビット出力端子QAをフィリップフロップ30の3番ビット入力端子D3にそれぞれ接続している。 【0030】また、第1カウンタ20の0番?3番ビット出力端子QA?QDは、下位複数ビットを形成する。そして、第1カウンタ20の最下位の0番ビット出力端子QAを、フィリップフロップ30の最上位の7番ビット入力端子D7に接続する。同様に、第1カウンタ20の1番ビット出力端子QBをフィリップフロップ30の6番ビット入力端子D6に、第1カウンタ20の2番ビット出力端子QCをフィリップフロップ30の5番ビット入力端子D5に、第1カウンタ20の最下位の3番ビット出力端子QDをフィリップフロップ30の4番ビット入力端子D4にそれぞれ接続している。 【0031】なお、第1、第2カウンタ20,21の各ビット出力QD?QAの配列を全体として反転させる場合に限らず、第1、第2カウンタ20,21の各ビット出力QD?QAの配列を個々に反転させても良い。 (スタートスイッチ端子40)上記乱数発生装置10の入力段には、図1に示すように、スタートスイッチ端子40と、クロック端子50、リセット端子60がそれぞれ接続されている。 【0032】上記スタートスイッチ端子40は、例えばパチンコ機では、図示しないが、始動口に入賞した打球を検出するスイッチに接続され、当該スイッチにより打球が検出されると、スタートスイッチ端子40からはタイミング信号が出力される。 【0033】そして、上記スタートスイッチ端子40は、フィリップフロップ30のCK端子に接続され、タイミング信号の入力時に、フィリップフロップ30の各ビット出力端子Q0?Q7からカウンタ値が出力される。 【0034】なお、上記したタイミング信号の発生は、始動口への打球に限らず、通常遊技より遊技者に有利な特別遊技中のいわゆるV入賞時でも良い。すなわち、上記したパチンコ機のスイッチに限らず、パチンコ機の他のスイッチやセンサーでも良く、乱数の抽選の契機となるタイミング信号が出力されれば良い。また、パチンコ機に限らず、スロットマシンのスタートスイッチやセンサーから出力されたもので良い。 (クロック端子50)上記クロック端子50には、図示しないが、クロック発生回路や分周回路が接続され、基準クロック信号が出力される。 【0035】そして、クロック端子を、二段のカウンタ20,21の各CK端子にそれぞれ並列に接続する。 【0036】なお、上記クロック発生回路や分周回路は、乱数発生装置10の内部に設けても良い。 (リセット端子60)リセット端子60からリセット信号が出力され、当該リセット端子60を、二段のカウンタ20,21の各CLR端子に反転させてそれぞれ並列に接続する。 (I/Oデータバス70)上記乱数発生装置10の出力段には、図1に示すように、8ビットのI/Oデータバス70がそれぞれ接続されている。 【0037】すなわち、の8ビットの各ビット入力端子DB0?DB7には、フィリップフロップ30の8ビットの各ビット出力端子Q0?Q7がそれぞれ接続され、フィリップフロップ30の8ビットのカウント値が、図示しないが、CPUで乱数値として使用されている。」 以上、(ア)ないし(カ)の記載、および図面を総合すると、引用文献1には、 「1 遊技機用の乱数発生装置であり、外部から当たり時刻を推定して抽選確率を操作する不正を防止できるものである。当該乱数発生装置は、スロットマシンで使用することができる。 2 クロック発生回路から発せられクロック端子50に入力された基準クロック信号は、初段の第1カウンタ20で計数され、当該第1カウンタ20の出力はそれぞれ2値のビットに対応した複数個順番に並んだ出力端子QA?QDから2値のビット列として並列に出力され、また、第1カウンタ20の桁上げ出力は次段の第2カウンタ21に入力されて計数され、当該第2カウンタ21の出力はそれぞれ2値のビットに対応した複数個順番に並んだ出力端子QA?QDから2値のビット列として並列に出力される。 3 第1カウンタ20の出力端子QA?QDは、上位桁と下位桁の関係が逆になるようにフリップフロップ30の入力端子D4?D7に接続され、そして第2カウンタ21の出力端子QA?QDは、上位桁と下位桁の関係が逆になるようにフリップフロップ30の入力端子D0?D3に接続される。 4 スタートスイッチ端子40からタイミング信号が入力されると、フリップフロップ30に入力されている第1カウンタ20および第2カウンタ21の入力値が保持され、当該保持された入力値が出力端子Q0?Q7から並列に2値のビット列としてI/Oデータバスに一度に並列出力され、当該出力はCPUで乱数値として使用される。前記タイミング信号はスロットマシンのスタートスイッチから出力されたもので良い。」 という発明が開示されていると認めることができる。 (以下、この発明を「引用発明1」という。) (3)対比 引用発明1の「カウンタ20」および「カウンタ21」は、それぞれ本件補正発明の「下位乱数カウンタ」および「上位乱数カウンタ」に相当し、また、引用発明1の「フリップフロップ30」および「第1カウンタ20の出力端子QA?QDとフリップフロップ30の入力端子D4?D7とを接続し、第2カウンタ21の出力端子QA?QDとフリップフロップ30の入力端子D0?D3とを接続」する手段は、その配置関係および接続関係は別にして、機能的にはそれぞれ本件補正発明の「ラッチ手段」および「変更手段」に相当する。 そして、引用発明1の第1、第2カウンタ20,21およびフリップフロップ30の両者が、本件補正発明の乱数発生手段に対応する。 引用発明1の「スロットマシンのスタートスイッチ」、「CPU」は、それぞれ本件補正発明の「スタートレバー」、「遊技制御用CPU」に相当する。 本件補正発明において、 「前記変更手段は、送信側である前記上位乱数カウンタ及び前記下位乱数カウンタの複数の前記各出力端子から出力される前記乱数値の2値のビット列のうち、前記上位乱数カウンタの複数の前記各出力端子それぞれから出力される2値のビット列を上位桁二進数信号列(ｓ11,ｓ12,ｓ13,・・・,ｓ1(m-1),ｓ1m)とし、前記下位乱数カウンタの複数の前記各出力端子それぞれから出力される2値のビット列を下位桁二進数信号列(ｓ21,ｓ22,ｓ23,・・・,ｓ2(m-1),ｓ2m)とし(但し、mは2以上の自然数である。)、前記上位乱数カウンタの前記ビット列のビット数と前記下位乱数カウンタの前記ビット列のビット数とを同数とし、受信側で受信される前記乱数値の2値のビット列を上位桁二進数信号列(ｒ11,ｒ12,ｒ13,・・・,ｒ1(m-1),ｒ1m)と下位桁二進数信号列(ｒ21,ｒ22,ｒ23,・・・,ｒ2(m-1),ｒ2m)としたときに、送信側の下位桁二進数信号列の最下位桁信号(ｓ21)が受信側の上位桁二進数信号列の最上位桁信号(ｒ1m)となるように、送信側の下位桁二進数信号列の最下位からk(k=2,3,・・・,m)桁上の信号(ｓ2k)が受信側の上位桁二進数信号列の最上位からk桁下の信号(ｒ1(m-k+1))となるように、送信側の上位桁二進数信号列の最上位桁信号(ｓ1m)が受信側の下位桁二進数信号列の最下位桁信号(ｒ21)となるように、送信側の上位桁二進数信号列の最上位からk(k=2,3,・・・,m)桁下の信号(ｓ1(m-k+1))が受信側の下位桁二進数信号列の最下位からk桁上の信号(ｒ2k)となるように、送信側の上位桁二進数信号列及び下位桁二進数信号列における各ビット列の順序を順番に入れ替え」るとは、 本願第5図に示されているような接続手段、すなわち、上位ビット列の最上位桁に対応する端子から下位ビット列の最下位桁に対応する端子まで順に一つづつ下位の桁に対応する端子が並んでいる複数の出力端子に対して、前記複数の出力端子と同数であって、かつ前記上位ビット列の最上位桁から下位ビット列の最下位桁まで順に一つづつ下位の桁に対応するポートが並んでいる複数の受信ポートが備えられており、前記上位ビット列の最上位桁に対応する端子から下位ビット列の最下位桁に対応する端子までの並び順全体が逆転されて、前記上位ビット列の最上位桁から下位ビット列の最下位桁まで順に並んだそれぞれのポートに接続される手段のことを意味していると理解できる。 一方、引用発明1は図1にあるように、上位ビット列(カウンタ21の出力)の最上位桁に対応する出力端子(QD)から上位ビット列の最下位桁に対応する出力端子(QA)が、フリップフロップ30の下位ビット列の最上位桁の入力端子(D3)から下位ビット列の最下位桁に対応する入力端子(D0)とその並び順が逆転されて接続され、そして、下位ビット列(カウンタ20)の最上位桁に対応する出力端子(QD)から下位ビット列の最下位桁に対応する出力端子(QA)までが、上位ビット列の最上位桁の入力端子(D7)から上位ビット列の最下位桁に対応する入力端子(D4)とその並び順が逆転されて接続されたものであるが、結局のところ、引用発明1の前記出力端子と入力端子の接続関係は本件補正発明と同じであると認めることができる。 したがって、引用発明1と本件補正発明は、上記した「前記変更手段は、送信側である・・・各ビット列の順序を順番に入れ替え」る点で一致する。 ところで、引用発明1の乱数発生装置はスロットマシンで使用できることが記載されているから、引用発明1は一般的なスロットマシンの構成を備えているものに使用されていることが前提である。 そして、一般的なスロットマシンにおいて、遊技制御用CPUは、乱数発生装置から送信された乱数値を受信ポートから取得し、取得された乱数値に基づいて抽選を行い、さらに当該抽選結果に基づいて遊技を制御すること、並びに、スタートスイッチの操作により操作検出センサから操作信号が出力されると、当該操作信号に基づいて乱数値を抽出し、さらにゲームを開始することなどは周知技術である。 以上のことからすれば、引用発明1と本件補正発明は、 ＜一致点＞ 「スタートレバーの操作に基づいてゲーム開始信号を送出するスタートレバー操作検出センサと、前記スタートレバーの操作に基づいて乱数発生手段から発生する乱数を抽出することにより抽選を行い、この抽選結果に基づいて遊技内容の制御を行う遊技制御用CPUとを備えた遊技機において、 前記乱数は変更手段を介して前記遊技制御用CPUに送られるよう構成され、前記乱数発生手段と、前記変更手段と、前記遊技制御用CPUとが備えられており、 前記乱数発生手段は、発信器から発せられるクロック信号を受けて順次計数しながら2値のビット列として乱数値を得る下位乱数カウンタと、この下位乱数カウンタの計数値が所定数を超えた後の上位の計数値を計数しながら2値のビット列として乱数値を得る上位乱数カウンタと、これらの上位乱数カウンタ及び下位乱数カウンタで計数された乱数値を所定の指示信号を受けることにより保持するラッチ手段とを備え、前記乱数値を2値のビット列として前記上位乱数カウンタ及び前記下位乱数カウンタの各出力端子から並列に出力するものであり、 前記変更手段は、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子から並列に出力される前記乱数値の2値のビット列を、前記各出力端子に接続する各配線の順序を前記上位乱数カウンタと前記下位乱数カウンタとの間で変更して並列転送するものであり、 前記スタートレバー操作検出センサから送出される前記ゲーム開始信号は、前記スタートレバーの操作に基づいて前記ラッチ手段が前記乱数値を保持するための前記所定の指示信号であるとともに前記遊技制御用CPUが前記乱数発生手段からの乱数値に基づいて抽選を行なうための指示信号であり、 前記遊技制御用CPUは、前記変更手段により各配線の順序が変更されて転送される前記乱数発生手段の乱数値の2値のビット列を受信するために前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子に対応して同数設けられた受信ポートと、この受信ポートに受信された乱数値に基づいて抽選を行なう抽選手段とを備えており、 前記変更手段は、送信側である前記上位乱数カウンタ及び前記下位乱数カウンタの複数の前記各出力端子から出力される前記乱数値の2値のビット列のうち、前記上位乱数カウンタの複数の前記各出力端子それぞれから出力される2値のビット列を上位桁二進数信号列(ｓ11,ｓ12,ｓ13,・・・,ｓ1(m-1),ｓ1m)とし、前記下位乱数カウンタの複数の前記各出力端子それぞれから出力される2値のビット列を下位桁二進数信号列(ｓ21,ｓ22,ｓ23,・・・,ｓ2(m-1),ｓ2m)とし(但し、mは2以上の自然数である。)、前記上位乱数カウンタの前記ビット列のビット数と前記下位乱数カウンタの前記ビット列のビット数とを同数とし、受信側で受信される前記乱数値の2値のビット列を上位桁二進数信号列(ｒ11,ｒ12,ｒ13,・・・,ｒ1(m-1),ｒ1m)と下位桁二進数信号列(ｒ21,ｒ22,ｒ23,・・・,ｒ2(m-1),ｒ2m)としたときに、送信側の下位桁二進数信号列の最下位桁信号(ｓ21)が受信側の上位桁二進数信号列の最上位桁信号(ｒ1m)となるように、送信側の下位桁二進数信号列の最下位からk(k=2,3,・・・,m)桁上の信号(ｓ2k)が受信側の上位桁二進数信号列の最上位からk桁下の信号(ｒ1(m-k+1))となるように、送信側の上位桁二進数信号列の最上位桁信号(ｓ1m)が受信側の下位桁二進数信号列の最下位桁信号(ｒ21)となるように、送信側の上位桁二進数信号列の最上位からk(k=2,3,・・・,m)桁下の信号(ｓ1(m-k+1))が受信側の下位桁二進数信号列の最下位からk桁上の信号(ｒ2k)となるように、送信側の上位桁二進数信号列及び下位桁二進数信号列における各ビット列の順序を順番に入れ替え、 前記抽選手段は、前記受信ポートに受信された乱数値に基づいて抽選を行ない、この抽選手段の抽選結果に基づいて前記遊技制御用CPUが遊技制御を実行する遊技機。」 である点で一致しているということができ、そして以下の点で相違している。 ＜相違点1＞ 本件補正発明は、変更手段、乱数発生手段、及び、遊技制御用CPUがともに主制御基板に備えられているのに対し、 引用発明1は、変更手段、乱数発生手段、及び、遊技制御用CPUに対応する構成を備えているものの、それらがどこに備えられているのか不明である点。 ＜相違点2＞ 本件補正発明は、上位乱数カウンタ及び前記下位乱数カウンタ自体にラッチ手段が設けられて一体となった乱数発生手段を備えたものであり、そして当該乱数発生手段に出力端子が設けられ、この出力端子とCPUの受信ポートが変更手段を介して接続されているのに対し、 引用発明1は、第1カウンタ20及び第2カウンタ21(上位乱数カウンタ及び下位乱数カウンタに対応するもの)に出力端子が設けられ、この出力端子とフリップフロップ30(ラッチ手段に対応するもの)の入力端子が変更手段を介して接続され、さらにフリップフロップ30の出力端子とCPUの受信ポートが接続されている点。 ＜相違点3＞ 本件補正発明は、「前記各出力端子は、前記上位乱数カウンタ及び前記下位乱数カウンタの各最上位ビットから最下位ビットまでのそれぞれの2値のビットに対応する出力端子が複数個順番に並んで配列されたもの」であるのに対し、 引用発明1は、第1カウンタ20及び第2カウンタ21のそれぞれは、各最上位ビットから最下位ビットまでのそれぞれの2値のビットに対応する出力端子が複数個順番に並んでいるものの、全体としては最上位ビットから最下位ビットまでのそれぞれの2値のビットに対応する出力端子が複数個順番に並んで配列されていない点。 ＜相違点4＞ 本件補正発明の「変更手段」は、「その順番に入れ替えられる前記各ビット列の順序に応じて規則的に、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子と前記遊技制御用CPUの前記受信ポートとの間を順番に配線する」ような配線構造を有しているのに対し、 引用発明1は、出力端子と入力端子との配線の構造について明確でない点。 (4)判断 ＜相違点1＞について スロットマシン等の遊技機において、乱数発生装置や遊技制御用CPU、並びにその間を接続する手段を同一基板(普通は主制御基板)上に備えたものは、周知文献を示すまでもないありふれたものであるから、相違点1に係る構成は当業者が適宜なし得たものと認められる。 ＜相違点2＞について 拒絶理由通知書において引用文献3として引用された特開2003-150373号公報(特に、図1参照)には、カウンタ24とラッチ回路26を一体にしてラッチカウンタ22を構成し、当該ラッチカウンタ22の出力端子(Q0?Q7)をビット順列変更バス28を介してCPU40のデータ入力端子(D0?D7)と接続するものが記載されており(以下、この発明を「引用発明3」という。)、そして当該引用発明3は、引用発明1と同様の乱数発生装置に関するものであるから、引用発明1の、第1及び第2カウンタ20,21、フリップフロップ30、並びにビット端子の配列を反転させる接続構造、とからなる乱数発生装置を、相違点2に係る本件補正発明のような構成に換えることは、引用発明3から当業者が容易に想到できたと認められる。 ＜相違点3＞および＜相違点4＞について 相違点3および相違点4は、相互に関連するので、一体として判断する。 カウンタの出力として、最上位ビットに対応する出力端子から最下位ビットに対応する出力端子までの全体を順番に並んで配列することは、例えば特開昭60-204032号公報にも記載されているように周知な技術である。 また、拒絶理由通知書において引用文献2として引用された特開2001-37955号公報(特に、段落【0017】および図2参照)には、第2ビット列発生手段12の出力とビット列抽出手段14の出力をビット配列入替え手段13で接続するに際し、図2に示されるように信号線をクロスさせてハードウエア上で接続することが記載されているから、引用文献2には、その順番に入れ替えられる各ビット列の順序に応じて規則的に、各出力端子と各入力端子との間を順番に配線する変更手段(以下、この発明を「引用発明2」という。)が開示されているということができる。 上記した周知技術および引用発明2を勘案すると、引用発明1において、第1カウンタ20及び第2カウンタ21のそれぞれの出力端子を、全体として最上位ビットから最下位ビットまでのそれぞれの2値のビットに対応する出力端子が複数個順番に並んで配列することは適宜なし得ることであり、そして入出力間を接続する変更手段の配線構造を相違点4に係る構成とすることは、引用発明2から当業者が容易に想到し得たものと認められる。 なお、請求人は、相違点3、4に係る事項によって「見た目にも整然と配線されているので、変更手段の配線の並べ替えによる不正行為が発生した場合には、変更手段の配線パターンを見ることにより当該不正行為を容易に発見することができる」という作用効果を有する旨の主張をしている。 この主張は、出力端子の配列および変更手段の配線構造が目視可能であることが前提であるところ、請求項1には「出力端子が複数個順番に並んで配列されている」、「順番に配線する」という事項しか特定されておらず、「配列されている」こと、あるいは「配線する」ことが必ずしも「出力端子の配列および配線パターンを見ることができる」ことと同じではない(出力端子の配列やハードウエア的な配線が外部から目視できない場合がある)から、請求項1には請求人の主張の前提となる構成が特定されているとはいえない。 そして、そもそも本願当初明細書には、出力端子の配列や変更手段の配線パターンが目視可能であることは記載されておらず、しかも、当該請求人の主張に係る作用効果も記載されていない。 したがって、上記請求人の主張は、根拠がないものであって採用することができない。 なお、仮に本件補正発明に係る出力端子の配列が目視可能で、かつ変更手段は、(ハードウエア的に)配線したが故に配線パターンが目視可能であるとしても、引用発明1の出力端子も目視できるといえるし、引用文献2に記載された配線も「ハードウエア上で配線する」ものであるから目視可能なものであり、本件補正発明と同様の作用効果を生じるものといえ、特段のものとは認められない。 さらに、本件補正発明の作用効果を総合的に勘案しても、本件補正発明に格別のものを認めることができない。 以上のように、本件補正発明は、引用発明1ないし引用発明3、および周知技術に基づいて、当業者が容易に発明をすることができたものである。 したがって、本件補正発明は、特許法第29条第2項の規定により、その特許出願の際に独立して特許を受けることができない。 (5)本件補正発明についてのまとめ 以上のとおり、本件補正は、平成18年法律特許第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するものであるから、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3.本件発明について (1)本件発明及び引用文献に記載された発明 平成22年11月4日付けの手続補正は上記のとおり却下されたので、請求項1に係る発明は、平成22年5月25日付け手続補正書により補正された特許請求の範囲に記載されたとおりのものである。 そして、その請求項1により特定される発明(以下、「本件発明」という。)は次のとおりである。 「【請求項1】 スタートレバーの操作に基づいてゲーム開始信号を送出するスタートレバー操作検出センサと、前記スタートレバーの操作に基づいて乱数発生手段から発生する乱数を抽出することにより抽選を行い、この抽選結果に基づいて遊技内容の制御を行う遊技制御用CPUとを備えた遊技機において、 前記乱数発生手段で発生した前記乱数は変更手段を介して前記遊技制御用CPUに送られるよう構成され、前記乱数発生手段と、前記変更手段と、前記遊技制御用CPUとは主制御基板に備えられており、 前記乱数発生手段は、発信器から発せられるクロック信号を受けて順次計数しながら2値のビット列として乱数値を得る下位乱数カウンタと、この下位乱数カウンタの計数値が所定数を超えた後の上位の計数値を計数しながら2値のビット列として乱数値を得る上位乱数カウンタと、これらの上位乱数カウンタ及び下位乱数カウンタで計数された乱数値を所定の指示信号を受けることにより保持するラッチ手段とを備え、前記ラッチ手段により保持された前記乱数値を2値のビット列として前記上位乱数カウンタ及び前記下位乱数カウンタの各出力端子から並列に出力するものであり、 前記変更手段は、前記乱数発生手段、及び、前記遊技制御用CPUとともに前記主制御基板に備えられ、前記上位乱数カウンタ及び前記下位乱数カウンタの各出力端子から並列に出力される前記乱数値の2値のビット列を、前記各出力端子に接続する各配線の順序を前記上位乱数カウンタと前記下位乱数カウンタとの間で変更して前記遊技制御用CPUに向けて一度に並列転送するものであり、 前記スタートレバー操作検出センサから送出される前記ゲーム開始信号は、前記スタートレバーの操作に基づいて前記ラッチ手段が前記乱数値を保持するための前記所定の指示信号であるとともに前記遊技制御用CPUが前記乱数発生手段からの乱数値に基づいて抽選を行なうための指示信号であり、 前記遊技制御用CPUは、前記変更手段により各配線の順序が変更されて転送される前記乱数発生手段の乱数値の2値のビット列を受信するための受信ポートと、この受信ポートに受信された乱数値に基づいて抽選を行なう抽選手段とを備えており、 前記変更手段は、送信側である前記上位乱数カウンタ及び前記下位乱数カウンタの各出力端子から出力される前記乱数値の2値のビット列のうち、前記上位乱数カウンタから出力される2値のビット列を上位桁二進数信号列(ｓ11,ｓ12,ｓ13,・・・,ｓ1(m-1),ｓ1m)とし、前記下位乱数カウンタから出力される2値のビット列を下位桁二進数信号列(ｓ21,ｓ22,ｓ23,・・・,ｓ2(m-1),ｓ2m)とし(但し、mは2以上の自然数である。)、前記上位乱数カウンタの前記ビット列のビット数と前記下位乱数カウンタの前記ビット列のビット数とを同数とし、受信側である前記受信ポートで受信される前記乱数値の2値のビット列を上位桁二進数信号列(ｒ11,ｒ12,ｒ13,・・・,ｒ1(m-1),ｒ1m)と下位桁二進数信号列(ｒ21,ｒ22,ｒ23,・・・,ｒ2(m-1),ｒ2m)としたときに、送信側の下位桁二進数信号列の最下位桁信号(ｓ21)が受信側の上位桁二進数信号列の最上位桁信号(ｒ1m)となるように、送信側の下位桁二進数信号列の最下位からk(k=2,3,・・・,m)桁上の信号(ｓ2k)が受信側の上位桁二進数信号列の最上位からk桁下の信号(ｒ1(m-k+1))となるように配線を接続し、送信側の上位桁二進数信号列の最上位桁信号(ｓ1m)が受信側の下位桁二進数信号列の最下位桁信号(ｒ21)となるように、送信側の上位桁二進数信号列の最上位からk(k=2,3,・・・,m)桁下の信号(ｓ1(m-k+1))が受信側の下位桁二進数信号列の最下位からk桁上の信号(ｒ2k)となるように配線を接続することにより、送信側の上位桁二進数信号列及び下位桁二進数信号列における各ビット列の順序を順番に入れ替えて当該上位桁二進数信号列及び当該下位桁二進数信号列を受信側に送り、 前記抽選手段は、前記受信ポートに受信された乱数値に基づいて抽選を行ない、この抽選手段の抽選結果に基づいて前記遊技制御用CPUが遊技制御を実行することを特徴とする遊技機。」 (2)対比・判断 本件発明は、前記2.で検討した本件補正発明から、「前記各出力端子は、前記上位乱数カウンタ及び前記下位乱数カウンタの各最上位ビットから最下位ビットまでのそれぞれの2値のビットに対応する出力端子が複数個順番に並んで配列されたものであり」という事項、「その順番に入れ替えられる前記各ビット列の順序に応じて規則的に、前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子と前記遊技制御用CPUの前記受信ポートとの間を順番に配線することにより」という事項、「前記上位乱数カウンタ及び前記下位乱数カウンタの前記各出力端子に対応して同数設けられた」という事項、「複数の前記各出力端子それぞれから」という事項を削除したものである。 そうすると、本件発明の構成要件を全て含み、さらに他の構成要件を付加して発明を限定したものに相当する本件補正発明が、前記2.(4)に記載したとおり、引用発明1ないし引用発明3、および周知技術に基づいて当業者が容易に発明をすることができたものであるから、本件発明も、同様の理由により、当業者が容易に発明をすることができたものである。 (3)むすび 以上のとおり、本件発明は、引用発明1ないし引用発明3、および周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 したがって、本願は、拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-11-01 |
| 結審通知日 | 2011-11-07 |
| 審決日 | 2011-11-21 |
| 出願番号 | 特願2006-545114(P2006-545114) |
| 審決分類 |
P
1
8・
575-
Z
(A63F)
P 1 8・ 121- Z (A63F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 納口 慶太 |
| 特許庁審判長 |
立川 功 |
| 特許庁審判官 |
秋山 斉昭 瀬津 太朗 |
| 発明の名称 | 遊技機 |
| 代理人 | 半田 昌男 |