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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1250903
審判番号 不服2009-4574  
総通号数 147 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-03-30 
種別 拒絶査定不服の審決 
審判請求日 2009-03-03 
確定日 2012-01-20 
事件の表示 特願2001-313593「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成15年 4月25日出願公開,特開2003-124345〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1.手続の経緯
本願は,平成13年10月11日の出願であって,平成19年12月20日付けで拒絶理由が通知され,平成20年2月25日に意見書及び手続補正書が提出されたが,平成21年1月27日付けで拒絶査定がなされ,それに対して,同年3月3日に拒絶査定不服審判が請求されたものである。

2.本願発明の認定
平成20年2月25日に提出された手続補正書により補正された特許請求の範囲は請求項1ないし14からなるが,その請求項1に係る発明(以下「本願発明」という。)は,明細書及び図面の記載からみて,本願の特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものである。
「【請求項1】シリコン基板上に絶縁層を介してそれぞれ形成された第1の領域及び第2の領域を有するシリコン層と,
前記第1の領域において前記シリコン層に形成され,ロジックの回路に使用される完全空乏型のトランジスタと,
前記第2の領域において前記シリコン層に形成され,キャパシタを有するメモリセルのトランスファゲートとして使用され,前記キャパシタと電気的に接続された部分空乏型のトランジスタと,
前記第1の領域において前記シリコン層を複数の島領域に素子分離する第1の素子分離膜と,
前記シリコン層を介して前記絶縁層上に形成され,前記第2の領域において前記シリコン層を複数の島領域に素子分離する第2の素子分離膜とを有し,
前記第2の領域において前記シリコン層は所定の電位に固定されており,前記第2の領域において前記シリコン層の導電型がP型であり,前記部分空乏型のトランジスタのゲート電圧の閾値が1.0?1.2Vであり,前記第2の領域における前記シリコン層の電位が0V以下であることを特徴とする半導体装置。」

3.引用例の記載と引用発明
(1)特開平9-135030号公報
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である特開平9-135030号公報(以下「引用例1」という。)には,「半導体集積回路装置およびそれを用いたコンピュータシステム,ならびに半導体集積回路装置の製造方法」(発明の名称)について,図1,図2,図11ないし図14とともに,次の記載がある。
・「【特許請求の範囲】
【請求項1】 SOI基板上に所定の集積回路が作製される半導体集積回路装置であって,前記集積回路のうち,高耐圧が必要な回路は部分空乏化トランジスタを用いて構成し,かつ低電力・高速化が必要な回路は完全空乏化トランジスタを用いて構成することを特徴とする半導体集積回路装置。
【請求項2】 請求項1記載の半導体集積回路装置であって,前記半導体集積回路装置を,DRAMまたはSRAMなどの半導体記憶装置とすることを特徴とする半導体集積回路装置。」
・「【0001】
【発明の属する技術分野】本発明は,半導体集積回路技術に関し,特にSOI(Silicon On Insulator)基板上に作製したLSIにおいて,このSOI基板の利点を活かした部分空乏化トランジスタと完全空乏化トランジスタとの形成に好適な半導体集積回路装置およびそれを用いたコンピュータシステム,ならびに半導体集積回路装置の製造方法に適用して有効な技術に関する。」
・「【0037】すなわち,本実施の形態2の半導体集積回路装置では,図11?図14のMOSトランジスタの素子断面図において,左側のMOSトランジスタはチャネル領域の膜厚が薄いため,領域全体が空乏化している完全空乏化トランジスタである。これに対して,右側のMOSトランジスタは,チャネル領域の膜厚が厚いため,チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタである。つまり,前記2種類のトランジスタは埋め込み酸化膜上の単結晶シリコン薄膜の膜厚を変化させることで同一のSOI基板上に形成されている。
【0038】以下,nチャネルについて,本実施の形態2のMOSトランジスタの製造方法を説明する。pチャネルについても,ドーパントの導電型を逆にすれば,同じ工程で作ることができるので,フォト工程を加えることにより同一のSOI基板上に相補型の回路を形成することも可能である。
【0039】まず,たとえばシリコン単結晶7aの上層にSiO_(2 )からなる埋め込み酸化膜8aが形成され,さらにその上層に単結晶シリコン薄膜9aが形成されているSOI基板10aの表面を酸化して酸化膜11aを形成する(図11)。そして,公知の選択酸化法を用いて,完全空乏化トランジスタを形成する領域と,部分空乏化トランジスタを形成する領域の単結晶シリコン薄膜9aに差を設ける。
【0040】つまり,酸化膜11a上にシリコン窒化膜12aを堆積して,フォト工程とエッチングによって部分空乏化トランジスタを形成する部分のシリコン窒化膜12aを残し,完全空乏化トランジスタを形成する部分のシリコン窒化膜12aを除去して洗浄する。
【0041】その後,熱酸化を行って,完全空乏化トランジスタを形成する部分のシリコン酸化膜30を形成する(図12)。このとき,シリコン酸化膜30と埋め込み酸化膜8aの間に残る単結晶シリコン薄膜9aが完全空乏化トランジスタの素子領域となるので,熱酸化によりこの単結晶シリコン薄膜9aが消失しないように酸化条件を調整する。
【0042】続いて,シリコン窒化膜12aとシリコン酸化膜30をウェットエッチングにより除去すると,所望の膜厚差を有するSOI基板10aとなる(図13)。これ以降は,前記実施の形態1と同様に,素子分離工程,ゲート形成工程,ソース・ドレイン形成工程,層間絶縁膜形成工程,配線工程により,図14に示す半導体装置が完成する。
【0043】すなわち,図14に示すように,SOI基板10a上には,素子分離酸化膜13a,シリコン酸化膜および多結晶シリコンによるゲート電極19a,20a,ソース・ドレイン21a,ゲート電極19a,20aの側壁酸化膜23a,ソース・ドレイン24a,層間絶縁膜25aが順に形成され,最後にゲート電極19a,20a,ソース・ドレイン24aに向けて開口されたコンタクト孔に金属26aを埋め戻し,配線27aを形成することによって完成される。
【0044】以上のようにして,LOCOS形成プロセスと同様のプロセスを用いて,図14において左側のMOSトランジスタはチャネル領域の膜厚が薄いため,領域全体が空乏化している完全空乏化トランジスタ28aとなり,右側のMOSトランジスタは,チャネル領域の膜厚が厚いため,チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタ29aとなる。
【0045】従って,本実施の形態2の半導体集積回路装置によれば,完全空乏化トランジスタ28aと部分空乏化トランジスタ29aとを膜厚が異なるようにして同一のSOI基板10a上に形成することができるので,前記実施の形態1と同様にSOI基板10aの利点を最も活かせる完全空乏化トランジスタ28aを用いて高速化と低電力を両立させ,かつこの完全空乏化トランジスタ28aの欠点を補う部分空乏化トランジスタ29aを用いてドレイン耐圧の確保が可能となる。」

また,図2には,「出力部(内部回路)」について,「完全空乏化トランジスタの使用」と記載され,AND回路が例示されていることが見て取れる。

(2)引用発明
上記(1)の記載事項及び図示(特に,図14)の内容を総合すれば,引用例1には,次の発明(以下「引用発明」という。)が記載されている。

「SOI基板上に所定の集積回路が作製される半導体集積回路装置であって,前記半導体集積回路装置は,DRAMまたはSRAMなどの半導体記憶装置であり,
シリコン単結晶7aの上層にSiO_(2 )からなる埋め込み酸化膜8aが形成され,さらにその上層に単結晶シリコン薄膜9aが形成され,上記単結晶シリコン薄膜9aは所望の膜厚差を有するように加工され,SOI基板10a上には,素子分離酸化膜13aが形成され,nチャネルのMOSトランジスタが形成されており,
チャネル領域の膜厚が薄い領域に,領域全体が空乏化している完全空乏化トランジスタ28aを有し,チャネル領域の膜厚が厚い領域に,チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタ29aを有し,
前記集積回路のうち,低電力・高速化が必要な回路は完全空乏化トランジスタを用いて構成し,他の回路は部分空乏化トランジスタを用いて構成する半導体集積回路装置。」

(3)特開平8-330541号公報
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である特開平8-330541号公報(以下「引用例2」という。)には,「半導体装置」(発明の名称)について,図9ないし図12,図65及び図66とともに,次の記載がある。
・「【0001】
【発明の属する技術分野】本発明は,特に,SOI(シリコン・オン・インシュレ-タ)基板を用いた半導体装置に関する。」
・「【0128】図9乃至図12は,本願の第1発明の第2実施の形態に関わる半導体装置を示している。この実施の形態では,図1及び図2に示すような64メガビットの容量を有するDRAMを例として説明する。
【0129】図9は,図1及び図2のメモリセル部の構成を詳細に示している。図10は,図9のX-X線に沿う断面図である。図11は,図1及び図2の周辺回路部の構成を詳細に示している。図12は,図11のXII-XII線に沿う断面図である。
【0130】まず,メモリセル部の構造について説明する。
【0131】p型のシリコン基板11内には,一定の厚さを有するプレ-ト状のシリコン酸化層12が形成されている。シリコン酸化層12上には,このシリコン酸化層に接することがないフィ-ルド酸化膜13が形成されている。
【0132】フィ-ルド酸化膜13に取り囲まれた領域は,素子領域(ソ-ス・ドレイン・ゲ-ト領域)となっている。1つの素子領域には,2つのメモリセルが形成されている。各々のメモリセルは,1つのMOSトランジスタと1つのキャパシタを有している。
【0133】MOSトランジスタは,ゲ-ト電極15,ソ-ス・ドレイン領域16,19を有している。1つの素子領域に形成される2つのメモリセルは,互いにドレイン領域を共有している。MOSトランジスタは,p型の半導体領域38に形成されている。
【0134】ゲ-ト電極15及び半導体領域38の間には,ゲ-ト絶縁膜14が配置されている。ソ-ス・ドレイン領域16,19の底面は,それぞれシリコン酸化層12に接触していない。
【0135】キャパシタは,ストレ-ジノ-ド21,キャパシタ絶縁膜22及びプレ-ト電極23を有している。ストレ-ジノ-ド21は,MOSトランジスタのソ-ス領域に接触している。プレ-ト電極23は,MOSトランジスタのドレイン領域上の一部を除き,シリコン基板11上のほぼ全面を覆っている。
【0136】ビット線26は,MOSトランジスタのドレイン領域に接続されている。ビット線26は,一直線に伸び,かつ,ワ-ド線(トランジスタのゲ-ト電極15)が伸びる方向に対して直交している。」
・「【0148】また,メモリセル部においても,図9及び図10に示すように,MOSトランジスタのソ-ス・ドレイン領域16,19の底部がシリコン酸化層12に接触していない。
【0149】従って,メモリセルを構成するMOSトランジスタにバックゲ-トバイアスを印加し,いわゆる基板浮遊効果によるMOSトランジスタの閾値の変動を防止することができる。」
・「【0411】図65及び図66は,本願の第3発明の第2実施の形態に関わる半導体装置を示している。
【0412】まず,メモリセル部MCの構造について説明する。
【0413】p型のシリコン基板11内には,一定の厚さ(例えば約0.4μm)t1を有するプレ-ト状のシリコン酸化層12aが形成されている。このシリコン酸化層12aは,メモリセル部MCの全体に形成されている。
【0414】シリコン酸化層12aの上面は,シリコン基板11の表面に平行であり,かつ,シリコン基板11の表面から一定の深さ(例えば約0.25μm)t4に位置している。従って,シリコン酸化層12a上のシリコン層(素子領域)の厚さは,t4になる。
【0415】シリコン酸化層12a上には,一定の厚さ(例えば約0.2μm)t3を有し,シリコン酸化膜12aに接することがないフィ-ルド酸化膜13が形成されている。従って,メモリセル部MCの各素子領域は,フィ-ルド酸化膜13により取り囲まれているが,p型の半導体領域36により互いに電気的に繋がった状態となっている。
【0416】各素子領域には,2つのメモリセリが形成されている。各々のメモリセルは,1つのMOSトランジスタと1つのキャパシタから構成されている。
【0417】MOSトランジスタは,ゲ-ト電極15,ソ-ス・ドレイン領域16,19を有している。ゲ-ト電極15及び半導体領域36の間には,ゲ-ト絶縁膜14が配置されている。ソ-ス・ドレイン領域16,19の底面は,シリコン酸化層12aに接触していない。
【0418】なお,互いに隣接する2つのメモリセルのドレイン領域は,その2つのメモリセルに共有されている。
【0419】キャパシタは,ストレ-ジノ-ド21,キャパシタ絶縁膜22及びプレ-ト電極23を有している。ストレ-ジノ-ド21は,コンタクトホ-ル31を介してMOSトランジスタのソ-ス領域に接触している。プレ-ト電極23は,MOSトランジスタのドレイン領域上の一部を除き,シリコン基板11上のほぼ全面を覆っている。
【0420】ビット線26は,MOSトランジスタのドレイン領域に接続されている。ビット線26は,一直線に伸び,かつ,ワ-ド線(トランジスタのゲ-ト電極15)が伸びる方向に対して直交している。
【0421】上述のようなメモリセルのp型半導体領域36は,非常に薄いため,ソフトエラ-が発生し難くなる。また,ソフトエラ-が発生し難くなるため,キャパシタ容量の確保も容易になる。また,キャパシタ容量の確保が容易になるため,スタック型のキャパシタでも,シリコン基板上の段差を低く抑えることができる。
【0422】次に,周辺回路部PCの構造について説明する。
【0423】p型のシリコン基板11内には,一定の厚さ(例えば約0.4μm)t1を有するプレ-ト状のシリコン酸化層12,12aが形成されている。
【0424】シリコン酸化層12の上面は,シリコン基板11の表面に平行であり,かつ,シリコン基板11の表面から一定の深さ(例えば約0.1μm)t2に位置している。従って,シリコン酸化層12上のシリコン層(素子領域)の厚さは,t2になる。
【0425】シリコン酸化層12aの上面は,シリコン基板11の表面に平行であり,かつ,シリコン基板11の表面から一定の深さ(例えば約0.5μm)t4に位置している。従って,シリコン酸化層12a上のシリコン層(素子領域)の厚さは,t4(=t1+t2)になる。
【0426】シリコン酸化層12上には,一定の厚さ(例えば約0.2μm)t3を有し,シリコン酸化層12に接し,シリコン酸化層12aに接しないフィ-ルド酸化膜13が形成されている。
【0427】従って,周辺回路部PCの素子領域は,2種類存在する。
【0428】1つ目は,シリコン酸化層12とフィ-ルド酸化膜13により完全に取り囲まれ,孤立している状態の素子領域ER1である。素子領域ER1には,バックゲ-トバイアスを必要としないMOSトランジスタが形成される。
【0429】2つ目は,フィ-ルド酸化膜13により取り囲まれているが,複数の素子領域を含むp型ウェル領域39又はn型ウェル領域40内に形成される素子領域ER2である。
【0430】素子領域ER2には,バックゲ-トバイアスを必要とするMOSトランジスタが形成される。センスアンプ,DQ線の駆動回路やオペアンプなどを構成するMOSトランジスタは,素子領域ER2に形成される。
【0431】シリコン酸化層12a上のフィ-ルド酸化膜13の底面付近には,チャネルストップ用のp- 型不純物領域32又はn- 型不純物領域33が形成されている。なお,n- 型不純物領域33は,必ずしも必要なものではない。
【0432】シリコン酸化層12上の各素子領域には,nチャネル型MOSトランジスタ又はpチャネル型MOSトランジスタが形成されている。
【0433】nチャネル型MOSトランジスタは,ゲ-ト電極15,ソ-ス・ドレイン領域16,19を有している。ゲ-ト電極15の直下には,p型の半導体領域36が設けられている。ゲ-ト電極15及び半導体領域36の間には,ゲ-ト絶縁膜14が配置されている。半導体領域36の底面は,シリコン酸化層12に接触している。ソ-ス・ドレイン領域16,19の底面は,それぞれシリコン酸化層12に接触している。
【0434】同様に,pチャネル型MOSトランジスタは,ゲ-ト電極15及びソ-ス・ドレイン領域17,20を有している。ゲ-ト電極15の直下には,n型の半導体領域37が設けられている。ゲ-ト電極15及び半導体領域37の間には,ゲ-ト絶縁膜14が配置されている。半導体領域37の底面は,シリコン酸化層12に接触している。ソ-ス・ドレイン領域17,20の底面は,それぞれシリコン酸化層12に接触している。
【0435】従って,シリコン酸化層12上の各素子領域に形成されるMOSトランジスタのソ-ス・ドレイン領域16,19は,非常に薄く,チャネル領域(p型半導体領域36)及びコンタクト部を除いて,四方の全てが絶縁層に接触している。従って,寄生容量が低減のされ,MOSトランジスタの高速動作及び低消費電力化に貢献できる。
【0436】しかし,シリコン酸化層12上の各MOSトランジスタは,絶縁層により取り囲まれ,孤立しているため,実質的に,バックゲ-トバイアスを与えられない。従って,シリコン酸化層12上の素子領域には,バックゲ-トバイアスを与えなくてもよいようなMOSトランジスタが形成される。」
・「【0444】本願の第3発明の第2実施の形態に関わる半導体装置及びその製造方法によれば,メモリセル部において,高集積化,低消費電力化及びソフトエラ-耐性の向上が図れると共に,メモリセルを構成するMOSトランジスタにバックゲ-トバイアスも印加することができる。
【0445】また,周辺回路部において,MOSトランジスタにバックゲ-トバイアスを印加できると共に,バックゲ-トバイアスが必要ないMOSトランジスタについては,接合容量の低減を図ることができる。
【0446】また,バックゲ-トバイアスが必要ないMOSトランジスタについては接合容量の低減を図ることができると共に,入力保護回路について性能の向上を図ることができる。」

以上の記載事項より,引用例2には,以下の技術的事項が開示されているといえる。
ア SOI(シリコン・オン・インシュレ-タ)基板を用いた半導体装置において,1つのMOSトランジスタと1つのキャパシタとからなるメモリセルを厚い素子領域(厚さt4のシリコン層)に形成し,メモリセル部のMOSトランジスタのソ-ス・ドレイン領域16,19の底部がシリコン酸化層12に接触していない構成とするとともに,メモリセルを構成するMOSトランジスタにバックゲ-トバイアスを印加し,いわゆる基板浮遊効果によるMOSトランジスタの閾値の変動を防止すること。
イ 周辺回路部のシリコン酸化層12とフィ-ルド酸化膜13により完全に取り囲まれ,孤立している状態の素子領域ER1には,バックゲ-トバイアスを必要としないMOSトランジスタが形成され,シリコン酸化層12上の各素子領域(厚さt2のシリコン層,t2<t4)に形成されるMOSトランジスタのソ-ス・ドレイン領域16,19は,非常に薄く,チャネル領域(p型半導体領域36)及びコンタクト部を除いて,四方の全てが絶縁層に接触しており,寄生容量が低減され,MOSトランジスタの高速動作及び低消費電力化に貢献できること。
ウ シリコン酸化層12a上には,シリコン酸化膜12aに接することがないフィ-ルド酸化膜13が形成され,メモリセル部MCの各素子領域は,フィ-ルド酸化膜13により取り囲まれているが,p型の半導体領域36により互いに電気的に繋がった状態となっていること。

4.対比
(1)本願発明と引用発明との対応関係
本願発明と引用発明とを対比する。
ア 引用発明の「半導体集積回路装置」は,本願発明の「半導体装置」に相当する。
イ 引用発明の「シリコン単結晶7a」,「SiO_(2 )からなる埋め込み酸化膜8a」,「単結晶シリコン薄膜9a」は,それぞれ,本願発明の,「シリコン基板」,「絶縁層」,「シリコン層」に相当する。
ウ 引用発明において,「上記単結晶シリコン薄膜9aは所望の膜厚差を有するように加工され」て,「チャネル領域の膜厚が薄い領域」と「チャネル領域の膜厚が厚い領域」となり,かつ,「チャネル領域の膜厚が薄い領域に,領域全体が空乏化している完全空乏化トランジスタ28aを有し,チャネル領域の膜厚が厚い領域に,チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタ29aを有し」ているから,引用発明の「チャネル領域の膜厚が薄い領域」及び「チャネル領域の膜厚が厚い領域」が,本願発明の「第1の領域」及び「第2の領域」に相当するとともに,引用発明の「領域全体が空乏化している完全空乏化トランジスタ28a」,「チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタ29a」が,本願発明の「完全空乏型のトランジスタ」,「部分空乏型のトランジスタ」にそれぞれ相当する。
エ 引用発明は,「低電力・高速化が必要な回路は完全空乏化トランジスタを用いて構成」している。そして,引用例1の図2を参照すると,完全空乏化トランジスタが使用される回路(「低電力・高速化が必要な回路」)として,AND回路,すなわちロジック回路を含む内部回路が例示されており,また,半導体記憶装置においても内部回路がロジック回路を含んでいることは自明のことであるから,引用発明の「低電力・高速化が必要な回路」は,本願発明の「ロジックの回路」に相当する。
オ 引用発明の「素子分離酸化膜13a」は,少なくとも,チャネル領域の膜厚が薄い領域において,各トランジスタの素子領域を分離しているから,本願発明の「前記第1の領域において前記シリコン層を複数の島領域に素子分離する第1の素子分離膜」に相当する。
カ 引用発明のSOI基板10a上には,nチャネルのMOSトランジスタが形成されており,nチャネルのMOSトランジスタは,反対導電型であるp型の素子領域(単結晶シリコン薄膜9a)に形成されることは自明のことであるから,引用発明も,本願発明の「前記第2の領域において前記シリコン層の導電型がP型」であるとの構成を備えているといえる。

(2)一致点及び相違点
上記(1)の対応関係によれば,本願発明と引用発明との一致点及び相違点は,次のとおりである。
〈一致点〉
「シリコン基板上に絶縁層を介してそれぞれ形成された第1の領域及び第2の領域を有するシリコン層と,
前記第1の領域において前記シリコン層に形成され,ロジックの回路に使用される完全空乏型のトランジスタと,
前記第2の領域において前記シリコン層に形成された部分空乏型のトランジスタと,
前記第1の領域において前記シリコン層を複数の島領域に素子分離する第1の素子分離膜とを有し,
前記第2の領域において前記シリコン層の導電型がP型である半導体装置。」

〈相違点1〉
本願発明は,部分空乏型のトランジスタが「キャパシタを有するメモリセルのトランスファゲートとして使用され,前記キャパシタと電気的に接続され」る構成を有するのに対して,引用発明では,上記構成がない点。
〈相違点2〉
本願発明は,「前記シリコン層を介して前記絶縁層上に形成され,前記第2の領域において前記シリコン層を複数の島領域に素子分離する第2の素子分離膜」を有するのに対して,引用発明では,素子分離酸化膜13aを有するものの,第2の素子分離膜の記載がない点。
〈相違点3〉
本願発明は,「前記第2の領域において前記シリコン層は所定の電位に固定されて」いるのに対して,引用発明では,この点の記載がない点。
〈相違点4〉
本願発明は,「前記部分空乏型のトランジスタのゲート電圧の閾値が1.0?1.2Vであり,前記第2の領域における前記シリコン層の電位が0V以下である」のに対して,引用発明では,閾値やシリコン層の電位が明示されていない点。

5.相違点についての判断
(1)相違点1について
ア 引用例1(段落【0044】)には,「図14において左側のMOSトランジスタはチャネル領域の膜厚が薄いため,領域全体が空乏化している完全空乏化トランジスタ28aとなり,右側のMOSトランジスタは,チャネル領域の膜厚が厚いため,チャネル領域は部分的にしか空乏化しない部分空乏化トランジスタ29aとなる。」と記載されているから,膜厚の厚い半導体領域のトランジスタを,「部分空乏型のトランジスタ」とすることは,当該技術分野において,一般的に採用される構成であるといえる。
イ 他方,引用例2には,SOI基板を用いた半導体装置において,1つのMOSトランジスタと1つのキャパシタとからなるメモリセルを厚いシリコン層からなる素子領域に形成し,メモリセル部のMOSトランジスタのソ-ス・ドレイン領域の底部がシリコン酸化層に接触していない構成とするとともに,メモリセルを構成するMOSトランジスタにバックゲ-トバイアスを印加し,いわゆる基板浮遊効果によるMOSトランジスタの閾値の変動を防止することが記載されており,また,周辺回路の一部のMOSトランジスタは,シリコン酸化層とフィ-ルド酸化膜により完全に取り囲まれ,孤立している状態の薄いシリコン層である素子領域ER1に形成され,MOSトランジスタのソ-ス・ドレイン領域は,チャネル領域を除いて,四方の全てが絶縁層に接触しており,寄生容量が低減され,MOSトランジスタの高速動作及び低消費電力化に貢献できることが記載されている。
ウ ここで,引用例2のメモリセル部のMOSトランジスタは,厚い素子領域に形成され,ソ-ス・ドレイン領域の底部がシリコン酸化層に接触していない構成であって,バックゲ-トバイアスを印加されるMOSトランジスタであるから,チャンネル領域下の半導体領域が部分的にしか空乏化しない「部分空乏型のトランジスタ」であると解される。したがって,引用例2には,メモリセルのキャパシタと接続されるMOSトランジスタを,厚い素子領域に形成された部分空乏型のトランジスタとして構成することが開示されているといえる。
エ そして,メモリセルのキャパシタと接続されるMOSトランジスタを厚い素子領域に形成された部分空乏型のトランジスタとして構成することにより,メモリセルを構成するMOSトランジスタにバックゲ-トバイアスを印加して,いわゆる基板浮遊効果によるMOSトランジスタの閾値の変動を防止できるとの効果が得られるのであるから,引用発明において,厚い素子領域に形成された部分空乏型のトランジスタを,メモリセルのキャパシタと接続されるMOSトランジスタ(本願発明の「トランスファーゲート」に相当)として使用することは,当業者が必要に応じて適宜なし得ることであるといえる。
オ さらに,以下の周知例1?3(平成19年9月26日の拒絶理由で提示した文献)に記載されるように,メモリセルのキャパシタと接続されるMOSトランジスタについて,リーク電流が大きいことによるデータ保持性能の低下を抑制するためにしきい値電圧を高く設定しておくことは,周知の技術であり(周知例1,2を参照。),また,部分空乏型SOI・MOSFETは,しきい値電圧を高く設定できるため,トランジスタのスタンバイリーク電流を低く抑えることができることも,当業者にとって良く知られた技術的事項(周知例3を参照。)といえるから,データ保持性能の低下を抑制するために,メモリセルのキャパシタと接続されるMOSトランジスタを,部分空乏型トランジスタで構成することは,上記周知の技術を勘案しても,当業者が直ちに想到し得ることであるといえる。

周知例1:特開2001-267431号公報
「【0024】例えば,メモリがSRAMの場合,スタンバイモード時に流れるスタンバイリーク電流を小さくするためにSRAM用トランジスタのしきい値電圧Vthは高いほうが望ましい。SRAM用トランジスタのしきい値電圧Vthを高くするためには,SRAM用トランジスタとロジックデバイス用トランジスタのチャネル領域に対するイオン注入工程を個別に行う必要があるので上記と同様にコスト高になってしまう。
【0025】また,メモリがDRAMの場合も,リーク電流が大きいことによるデータ保持性能の低下を抑制するためにしきい値電圧は高く設定しておくことが望ましい。DRAM用トランジスタのしきい値電圧を高くする場合も,DRAM用トランジスタとロジックデバイス用トランジスタのチャネル領域に対するイオン注入工程を個別に行う必要があるのでコスト高になってしまう。」

周知例2:特開2001-203169号公報
「【0208】一方,メモリセル部ではキャパシタにデータを保存しなくてはならないので,MOSトランジスタがオフの状態でのリーク電流を低減することが重要であるが,そのためにはしきい値を高くすることが有効であり,メモリセル部を構成するMOSトランジスタのゲート電極の不純物濃度は薄くする。この点,注入パターンZ3ではメモリセル部となる領域R1およびR11の不純物濃度は比較的低く構成されるので,MOSトランジスタのしきい値を高くでき,リーク電流の低減に適している。」

周知例3:特開平11-298001号公報
「【0004】部分空乏型SOI・MOSFETは,しきい値電圧を高く設定できるため,トランジスタのスタンバイリーク電流を低く抑えることができる。一方,完全空乏型SOI・MOSFETは,サブスレッシュホールドスィング(S)値を低くすることができ,低電圧で高速動作できる。そこで,これら2種類のMOSFETを同一SOI基板上に形成し,回路上で組み合わせることにより,携帯用電気・電子機器に使用するLSIとして最適な,スタンバイリーク電流が低く,低電圧で高速動作する優れた特性のLSIを形成することができる。」

カ したがって,引用例2に記載の技術,或いは周知の技術を勘案して,引用発明において,部分空乏型のトランジスタで,メモリセルのキャパシタと接続されるMOSトランジスタを構成すること,すなわち,部分空乏型のトランジスタが「キャパシタを有するメモリセルのトランスファゲートとして使用され,前記キャパシタと電気的に接続され」るように構成することは,当業者が容易になし得ることである。

(2)相違点2について
ア 引用例2には,シリコン酸化層12a(SOI基板の絶縁層)上に,シリコン酸化膜12aに接することがないフィ-ルド酸化膜13を形成し,メモリセル部MCの各素子領域は,フィ-ルド酸化膜13により取り囲まれているが,p型の半導体領域36により互いに電気的に繋がった状態とすることが開示されている。
イ ここで,引用例1(図14)には,完全空乏化トランジスタと部分空乏化トランジスタが各1個のみ図示されており,それらを分離する素子分離酸化膜13aはいずれもSOI基板の絶縁膜8aに接しているが,一般の半導体集積回路においては,トランジスタが複数形成されることは当然のことである。
そして,部分空乏化トランジスタを複数形成する際に,各トランジスタは素子分離されるとしても,部分空乏化トランジスタは各トランジスタを完全に独立した半導体島領域に形成する必要はなく,引用例2に記載のごとく,半導体島領域に所定の電圧を印加することもよく行われることであるから,各トランジスタを半導体層の表面部分でのみ素子分離することは,当業者が必要に応じてなし得ることである。
ウ そうすると,引用発明において,複数の部分空乏化トランジスタを分離する際に,引用例2に記載の素子分離手段を利用し,SOI基板の絶縁層に接することがないフィ-ルド酸化膜13を形成することは,当業者が直ちに想到し得ることである。
エ したがって,引用発明において,厚い素子領域に素子分離酸化膜として,SOI基板の絶縁層に接することがないフィ-ルド酸化膜を設けること,すなわち,本願発明のごとく「前記シリコン層を介して前記絶縁層上に形成され,前記第2の領域において前記シリコン層を複数の島領域に素子分離する第2の素子分離膜」を有するようにすることは当業者が容易になし得ることである。

(3)相違点3について
ア SOI基板に設けられたMOSトランジスタにバックゲ-トバイアスを印加し,いわゆる基板浮遊効果によるMOSトランジスタの閾値の変動を防止することは,引用例2に記載されている。
また,以下の周知例4(平成19年9月26日の拒絶理由で提示した文献)に記載されるように,部分空乏化トランジスタを,ボディ領域(素子領域)の電位を固定して用いることは,従来から行われている周知の技術であるといえる。
イ さらに,メモリセルのキャパシタと接続されるMOSトランジスタをSOI基板に形成する際に,ボディ領域に多数キャリアが蓄積してサブスレッショルドリーク電流が増大し,メモリセルに蓄積されたデータの消失が加速されるという問題に対処するため,ボディ領域に所定の電位を与えてボディをフローティングにしないことも,以下の周知例5に記載されるように,従来から考慮されていることといえる。

周知例4:特開2001-102442号公報
「【0002】
【従来の技術】絶縁基板または絶縁膜上に薄膜シリコン層を形成した半導体基板,つまり,S0I(Silicon On Insulattor)基板に形成されたCMOS(Complementary Metal Oxide Semiconductor)トランジスタは,ソース・ドレイン間の接合容量が小さく,ラッチアップを防止できる等の理由で,半導体集積回路の低消費電力化を進める上で,注目されている。S0I構造上に形成されるCM0Sトランジスタには,完全空乏(Fully Depleted) 型と部分空乏(Partially Depleted) 型とがある。完全空乏型は,薄膜シリコン層が50nm程度以下と薄く,ソース領域及びドレイン領域に挟まれたボディ領域が常に空乏化されている。部分空乏型では,薄膜シリコン層が100nm以上と比較的厚く,ボディ領域の底部が空乏化されていない。完全空乏型M0Sトランジスタは,急峻なサブスレッショルド特性が得られ,オフリーク電流を抑制しつつ閾値電圧を低くできるので,低消費電力化に有効であるが,同時に薄膜シリコン層が50nm程度以下と薄いので,ソース・ドレイン抵抗が高く,基板濃度を高く設定するために易動度が低下してトランジスタの駆動能力が低下する等の欠点がある。
【0003】これに対し,部分空乏型M0Sトランジスタは,サブスレッショルド特性がバルク基板上のM0Sトランジスタと同程度となり,低消費電力化の効果が完全空乏型程には大きくない。しかしながら,ボディ領域の電位を固定することにより,動作中にインパクトイオン化によって生じた空孔がボディ領域に蓄積し,ドレイン電流特性に歪みを生じさせる現象(キンク現象)を抑えることができる。よって,低消費電力特性と動作時の安定性とを考慮し,同一SOI基板に完全空乏型M0Sトランジスタと部分空乏型M0Sトランジスタとを混載して半導体集積回路化することが提案されている。」

周知例5:特開平9-246483号公報
「【0005】このように絶縁体層の上にシリコン層が形成されている基板はSOI 基板と呼ばれ,絶縁体層上の薄いシリコン層に形成されたMOS トランジスタは薄膜SOI-MOSトランジスタと呼ばれる。このSOI-DRAMはさらに薄膜SOI-MOS トランジスタ3のソース/ドレイン3bに接続されるキャパシタ4 を有する。メモリセルは薄膜SOI-MOS トランジスタ3 とキャパシタ4 とを有している。
【0006】
【発明が解決しようとする課題】以上のように構成されたSOI-DRAMにおいては,メモリセルにデータを保持した状態,つまり薄膜SOI-MOS トランジスタ3 を非導通状態にしてキャパシタ4 にデータに対応した電位V_(SN) を保持している状態で,浮遊状態3cのボディの深部3gに多数キャリアが蓄積してボディ3cの電位を上昇させ,ソース/ドレイン3bからソース/ドレイン3aに流れるサブスレッショルドリーク電流が増大し,最終的にメモリセルに蓄積されたデータの消失が加速されるという問題が生じる。このボディ電位の上昇はトランジスタ3 のソース/ドレイン3a,3b とボディ3cとの間のPN接合の逆バイアスリーク電流に大きく依存し,この接合特性の改善は難しい課題として残されている。
【0007】図59は薄膜SOI-MOS トランジスタが形成される活性領域の簡略化された平面図である。ソース/ドレイン3a,3bおよびボディ3cを含む活性領域は素子間分離絶縁膜5 によって囲まれ,図示されていない隣接した活性領域と分離されている。ボディ3cに多数キャリアが蓄積しないように,この図59に示すようにボディ領域3cをL字型に曲げてコンタクトホール3ca を介して接地電位または負の電位を与えてボディ3cをフローティングにしないことも考慮してみた。しかし,この電位を与えるための領域が必要とされるため,この領域がたとえ1つの薄膜SOI-MOSトランジスタにとっては小さくても,1G個(G=10^(9)) の薄膜SOI-MOS トランジスタを有するDRAM全体では大きなレイアウト面積の増大につながるという問題を発見した。」

ウ そうすると,SOI基板に形成したMOSトランジスタの特性変動を防止するために,素子領域(特に,部分空乏化トランジスタのボディ領域)を所定の電位に固定することは従来から行われている周知の技術であるから,引用発明において,部分空乏化トランジスタの特性の安定化のために,素子領域を所定の電位に固定すること,すなわち本願発明のごとく,「前記第2の領域において前記シリコン層は所定の電位に固定されて」いるようにすることは,当業者が容易になし得ることである。

(4)相違点4について
ア 上記(3)で検討したとおり,SOI基板に形成したMOSトランジスタの特性変動を防止するために,素子領域(特に,部分空乏化トランジスタのボディ領域)を所定の電位に固定することは従来から行われていることである。
そして,引用発明のごとく,nチャンネルのMOSトランジスタが形成された素子領域,したがって,p型のシリコン層からなる素子領域の電位を固定する場合には,その電位を「0V以下」とすることは,半導体技術分野において自明の技術的事項であるといえ,例えば,上記周知例5においても,「接地電位又は負の電位」が選択されている。
イ また,上記(1)で検討したとおり,SOI基板の部分空乏化トランジスタを,メモリセルのMOSトランジスタとして利用することは,引用例2に開示されるように従来から行われていることであって,メモリセルのMOSトランジスタのしきい値を1.2V程度とすることは,例えば,以下の周知例6に記載されるように,通常選択される値にすぎないから,ゲート電圧の閾値を「1.0?1.2V」とすることも,格別のことではない。

周知例6:特開平10-135424号公報
「【0279】この場合,内部昇圧電位Vppの設定電位としては,(センスアンプの電源電位)+(メモリセルトランジスタのしきい値電圧Vthn)以上の値とする。たとえば,センスアンプの動作電源電位(すなわち降圧回路412からの出力電位)が2.0Vであって,メモリセルトランジスタのしきい値電圧Vthnが1.2Vの場合は,内部昇圧電位Vppの値として,たとえば3.3Vに設定する。」

ウ したがって,引用発明において,SOI基板に形成された部分空乏化トランジスタを,本願発明のごとく「前記部分空乏型のトランジスタのゲート電圧の閾値が1.0?1.2Vであり,前記第2の領域における前記シリコン層の電位が0V以下である」ようにすることは,当業者が容易に想到し得ることであるといえる。

そして,相違点1ないし4に記載の構成に基づいて,本願発明が奏する効果も,当業者が予測し得る程度のものにすぎない。

6.小括
以上検討したとおり,相違点1ないし4における本願発明の構成は,当業者が容易に想到し得たものであるから,本願発明は,引用発明,引用例2に記載された発明,及び周知の技術に基づいて当業者が容易に発明することができたものである。

7.結言
以上のとおり,本願発明は,引用発明,引用例2に記載された発明,及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
したがって,他の請求項について検討するまでもなく,本願は拒絶をすべきものである。

よって,結論のとおり審決する。
 
審理終結日 2011-11-16 
結審通知日 2011-11-22 
審決日 2011-12-05 
出願番号 特願2001-313593(P2001-313593)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 河本 充雄瀧内 健夫  
特許庁審判長 齋藤 恭一
特許庁審判官 小川 将之
加藤 浩一
発明の名称 半導体装置及びその製造方法  
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