• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1251170
審判番号 不服2010-13283  
総通号数 147 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-03-30 
種別 拒絶査定不服の審決 
審判請求日 2010-06-17 
確定日 2012-01-25 
事件の表示 特願2000-368730「半導体メモリ素子の高電圧発生器用高電圧チャージポンプ回路」拒絶査定不服審判事件〔平成13年7月27日出願公開、特開2001-202783〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成12年12月4日(パリ条約による優先権主張 1999年12月2日、大韓民国)の特許出願であって、平成21年8月19日付けの拒絶理由通知に対して同年11月25日に意見書及び手続補正書が提出されたが、平成22年2月8日付けで拒絶査定がなされた。
それに対して、同年6月17日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年10月13日付けで審尋がなされ、それに対する回答はなされなかった。

第2.平成22年6月17日に提出された手続補正書による補正について
平成22年6月17日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の明細書の特許請求の範囲の請求項1?3を削除するとともに、補正前の請求項4を独立請求項形式に変えて補正後の請求項1とし、それに伴って請求項の番号及び引用する請求項の番号を修正するものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる請求項の削除を目的とするものに該当する。
したがって、本件補正は、特許法第17条の2第4項に規定する要件を満たす。
また、本件補正が平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項に規定する要件を満たすことは明らかである。
以上のとおりであるから、本件補正は適法になされたものである。

第3.本願発明
上記第2.において検討したとおり、本件補正は適法になされたものであるから、本願の請求項1?5に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定される次のとおりのものである。

「【請求項1】 半導体メモリ素子の高電圧発生器に用いられる高電圧チャージポンプ回路において、
第1及び第2クロックに応答して、第1及び第2ノードを電源電圧レベルに各々プリチャージするためのプリチャージ制御手段と、
前記第1及び第2ノードの電圧レベルに応答して、第3及び第4ノードを各々電源電圧にプリチャージするためのプリチャージ手段と、
前記第1及び第2クロックに応答して、前記第1及び第2ノードを各々電源電圧の2倍にブートストラップするための第1チャージポンプ手段と、
第3及び第4クロックに応答して、前記第3及び第4ノードを各々電源電圧の2倍にブートストラップするための第2チャージポンプ手段と、
前記第4及び第3ノードの電圧レベルに応答して、各々第3及び第4ノードの電圧レベルを外部に伝達するための伝達手段とを備え、
前記第1クロックと第4クロックとが同じ電圧レベルであり、
前記第2クロックと第3クロックとが同じ電圧レベルであり、
前記プリチャージ制御手段は、
ソースが電源電圧端に連結され、ゲートが第5ノードに連結された第1PMOSトランジスタと、
ソースが前記第1PMOSトランジスタのドレインに連結され、ドレインが前記第5ノードに連結され、ゲートに前記第1クロックが入力される第2PMOSトランジスタと、
ドレインが前記第2PMOSトランジスタのドレインに連結され、ソースが電源接地端に連結され、ゲートに前記第1クロックが入力される第1NMOSトランジスタと、
ソースが前記電源電圧端に連結され、ゲートが第6ノードに連結された第3PMOSトランジスタと、
ソースが前記第3PMOSトランジスタのドレインに連結され、ドレインが前記第6ノードに連結され、ゲートに前記第2クロックが入力される第4PMOSトランジスタと、
ドレインが前記第4PMOSトランジスタのドレインに連結され、ソースが前記電源接地端に連結され、ゲートに前記第2クロックが入力される第2NMOSトランジスタとで構成されていることを特徴とする高電圧チャージポンプ回路。」

第4.引用刊行物に記載された発明
1.引用例1:特開平5-219721号公報
(1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平5-219721号公報(以下「引用例1」という。)には、図3及び5?8を参照して次の記載がある(下線は当合議体が付加したものである。以下同じ。)。

a.「【0001】
【産業上の利用分野】本発明はクランピング素子及び電荷伝達素子の閾電圧損失を除去して効率を高めた半導体素子の高電圧発生回路に関する。
【0002】半導体素子のCMOS(コンプリメンタリMOS)型構成で電源電圧(Vcc)以上の高電圧又は接地電圧(Vｓｓ)以下の負電圧が必要であるときがある。例えば、電源電圧以上の高電圧はDRAM(ダイナミックRAM)で記憶素子への貯蔵データ“1”に該当する完全な電源電圧(Vcc)伝達のためのワード線電位又は出力バッファにおけるnチャンネルMOSFETを利用したプルアップゲートの充分な駆動等、主にnチャンネルMOSFETが有する論理高(ハイ)状態伝達時の閾電圧損失の克服に利用され、接地電圧以下の負電圧はｐ型基板のバイアス電圧に利用される。」

b.「【0013】
【発明が解決しようとする課題】従って、上記従来のクロスカップルド電荷ポンプを有する高電圧発生回路は従来のダイオード型クランピング素子が有する閾電圧損失を除去し、180°の位相差を有する二つの振動信号及びこれにより駆動されるキャパシタ(M11,M12)を利用することにより従来の高電圧発生回路に比べて時間上のデューティサイクルを倍加したが、上記出力端のダイオード型連結を有するnチャンネルMOSFET(M15,M16)の閾電圧損失を有するようになる問題点がある。上記問題点を改善するために案出された本発明は半導体素子においてクランピング素子及び電荷伝達素子の閾電圧損失を除去して効率を高めた高電圧発生回路を提供するにその目的がある。
【0014】
【課題を解決するための手段】上記目的を達成するために本発明は振動信号発生手段からの振動信号と電荷ポンプ手段を利用して電源電圧以上の高電圧又は接地電圧以下の負電圧を発生させる回路において、振動信号発生手段及び電源に連結されており、上記振動信号発生手段からの第3振動信号を入力して動作する第1クランピング手段と、上記振動信号発生手段及び電源に連結されており、上記振動信号発生手段からの第4振動信号を入力として動作する第2クランピング手段と、上記振動信号発生手段及び上記第1クランピング手段の出力端に連結されており、上記振動信号発生手段からの第2振動信号入力として動作する第1電荷ポンプ手段と、上記振動信号手段及び上記第2クランピング手段の出力端に連結されており、上記振動信号発生手段からの第1振動信号を入力として動作する第2電荷ポンプ手段と、上記第1及び第2電荷ポンプ手段と第1および第2クランピング手段の出力端に入力端が連結され、出力端は最終出力端に連結された電荷伝達手段とで構成されて閾電圧損失を除去することを特徴とする。」

c.「【0015】
【実施例】以下、添付図面を参照して本発明の一実施例を詳細に説明する。
【0016】図5は本発明による高電圧発生回路の回路図であり、図6は図5の回路を具現したN-ウェル上の断面図であり、図7は図5の各部の信号波形図であり、図8は図5の入力振動信号発生回路の回路図である。図中、51,52はクランピング回路、53,54は電荷ポンプ回路、55は電荷伝達回路、56は初期状態調整回路、M21乃至M31はMOSFET、RLは負荷抵抗、CLは負荷キャパシタ、G1乃至G10はインバータ、G11,G12はNANDゲート、G13,G14はNORゲートを夫々示す。
【0017】本発明による高電圧発生回路は図5に示す通り、リング発振器を通じて発生する180°の位相差を有する第3及び第4振動信号(φｏｓc23,φｏｓc24)を共通ソースドレーン端に連結したキャパシタ型nチャンネルMOSFET(M21,M22)、電源(Vcc)にゲートとドレーンが連結され、上記nチャンネルMOSFET(M21,M22)のゲート端であるノード(41,42)にソースが連結されたダイオード型nチャンネルMOSFET(M25,M26)、及び上記電源(Vcc)にドレーンが連結され、上記ノード(41,42)にゲートが連結されたnチャンネルMOSFET(M27,M28)で構成されたクランピング回路(51,52)、180°の位相差を有する第1及び第2振動信号(φｏｓc21,φｏｓc22)を共通ソースドレーン端に連結し、上記nチャンネルMOSFET(M27,M28)のソースにゲートを連結して電荷ポンプ機能をするキャパシタ型nチャンネルMOSFET(M23,M24)、上記nチャンネルMOSFET(M23,M24)のゲート端であるノード(43,44)にソースが夫々連結され、ゲートはクロスされてノード(44,43)に連結され、ドレーンは最終出力端(Vｐｐ)に連結されたｐチャンネルMOSFET(M29.M30)で構成された電荷伝達回路(55)及び電源(Vcc)にドレーン及びゲートが連結され、最終出力端(Vｐｐ)にソースが連結されて、最終出力端(Vｐｐ)の初期状態を調整するnチャンネルMOSFET(M31)で構成された初期状態調整回路(56)で構成される。」

d.「【0018】上記振動信号(φｏｓc21乃至φｏｓc24)は、図8に示す通り、発振器から発生した入力振動信号(φｏｓc31)を入力とし、直列接続されたインバータ(G1乃至G8)各出力端の遅延信号(第1乃至第4遅延信号)を論理ゲートで操作して発生させる。即ち、第2振動信号(φｏｓc22)は2つのインバータ(G1,G2)を通過した第1遅延信号(61)と直列接続された8つのインバータ(G1乃至G8)を通過した第4遅延信号(64)をNORゲート(G13)で負正論理合した信号であり、第1振動信号(φｏｓc21)は上記第2遅延信号(62)と第3遅延信号(63)をNORゲート(G14)で負正論理合した後、インバータ(G10)を通じて反転させた信号である。更に、第4振動信号(φｏｓc24)は直列連結された4つのインバータ(G1乃至G4)を通過した第2遅延信号(62)と直列連結された6つのインバータ(G1乃至G6)を通過した第3遅延信号(63)をNANDゲート(G12)で負正論理乗した信号であり、第3振動信号(φｏｓc23)は上記第1遅延信号(61)及び第4遅延信号(64)をNANDゲート(G11)で負正論理乗した後、インバータ(G9)を通じて反転させた信号である。
【0019】図7を参照して上記本発明による高電圧発生回路の作動を説明すると、次の通りである。
【0020】先ず、初期状態として、第4振動信号(φｏｓc24)及び第2振動信号(φｏｓc22)が電源電圧(Vcc)の状態にあり、第3振動信号(φｏｓc23)及び第1振動信号(φｏｓc21)が接地電位(Vｓｓ)状態にあると仮定し、各振動信号の状態に伴う回路の作動を説明すると次の通りである。」

e.「【0021】第4振動信号(φｏｓc24)が電源電圧(Vcc)状態であり、nチャンネルMOSFET(M26)のゲート及びドレーンが電源(Vcc)に連結されているため、キャパシタ型nチャンネルMOSFET(M22)を通じて上記nチャンネルMOSFET(M22)のゲート端であるノード(42)は電源電圧(Vcc)以上の電圧状態(Vcc+V1)にあるようになり、ゲート端が上記ノード(42)に連結されたnチャンネルMOSFET(M28)はオン状態になって、電圧損失なく上記nチャンネルMOSFET(M28)のソース端であるノード(44)に電源電圧(Vcc)の電位がそのまま伝達され、上記ノード(44)にゲートが連結されたキャパシタ型nチャンネルMOSFET(M24)は電源電圧(Vcc)に充電された状態にある。
【0022】第3振動信号(φｏｓc23)が接地電位(Vｓｓ)状態にあるため、キャパシタ型nチャンネルMOSFET(M21)のゲート端であるノード(41)は電源(Vcc)にゲート及びドレーンが連結されてクランピング機能をするダイオード型nチャンネルMOSFET(M25)の特性により電源電圧(Vcc)より上記nチャンネルMOSFET(M25)の閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)に維持され、第2振動信号(φｏｓc22)が電源電圧(Vcc)状態であるため、キャパシタ型nチャンネルMOSFET(M23)を通じて上記nチャンネルMOSFET(M23)のゲート端であるノード(43)は高電位(Vcc+V2)を維持するため、接地電位状態にある第1振動信号(φｏｓc21)をドレーンソース入力とするキャパシタ型nチャンネルMOSFET(M24)のゲート端であるノード(44)をクランピングさせて、上記ノード(41)にゲートが連結され、電源電圧(Vcc)にドレーンが連結されて、ソースがノード(43)に連結されたnチャンネルMOSFET(M27)がオフされるため、ノード(44)は電源電圧(Vcc)の状態を維持する。

f.「【0023】ノード(43)は電源電圧以上の高電位(Vcc+V2)状態であるため、出力端(Vｐｐ)が電源以上の電圧状態にあると仮定すれば、ノード(44)にゲートが連結され、ノード(43)にソースが連結され、出力端(Vｐｐ)にドレーンが連結されたｐチャンネルMOSFET(M29)はオンされ、上記ノード(43)にゲートが連結され、上記ノード(44)にソースが連結され、上記出力端(Vｐｐ)にドレーンが連結されたｐチャンネルMOSFET(M30)はオフされるため、ノード(43)に誘起された高電位(Vcc+V2)が損失なく出力端(Vｐｐ)に伝達される。
【0024】リング発振器から発生される入力振動信号(φｏｓc31)により第3振動信号(φｏｓc23)及び第1振動信号(φｏｓc21)が電源電圧状態(Vcc)に遷移し、第4振動信号(φｏｓc24)及び第2振動信号(φｏｓc22)が接地電位(Vｓｓ)状態に遷移した状態での回路の動作を説明すると、次の通りである。
【0025】第3振動信号(φｏｓc23)が電源電圧(Vcc)状態に遷移すると上記ダイオード型nチャンネルMOSFET(M25)のクランピング動作と上記キャパシタ型nチャンネルMOSFET(M21)を通じてノード(41)は電源電圧以上の電圧(Vcc+V1)状態にあるようになって、ノード(41)にゲートが連結されたnチャンネルMOSFET(M27)はオンされて、電圧損失なくノード(43)に電源電圧(Vcc)の電位がそのまま伝達されて、上記ノード(43)にゲートが連結されたキャパシタ型nチャンネルMOSFET(M23)は電源電圧(Vcc)に充電された状態にあるようになる。」

g.「【0026】第4振動信号(φｏｓc24)が接地電位(Vcc)状態(審決注:接地電位(Vｓｓ)の誤記」にあるため、キャパシタ型nチャンネルMOSFET(M22)のゲート端であるノード(42)は上記ダイオード型nチャンネルMOSFET(M26)の特性により電源電圧(Vcc)より上記nチャンネルMOSFET(M26)の閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)に維持され、第1振動信号(φｏｓc21)が電源電圧(Vcc)状態であるため、上記キャパシタ型nチャンネルMOSFET(M24)を通じてノード(44)は高電位(Vcc+V2)状態であるため、上記nチャンネルMOSFET(M28)がオフされて、ノード(43)は電源電圧(Vcc)の状態をそのまま維持する。
【0027】上記ノード(44)は電源電圧以上の高電位(Vcc+V2)状態であるため、出力端(Vｐｐ)が電源以上の電圧状態にあると仮定すれば、上記ｐチャンネルMOSFET(M29)はオフされ、上記ｐチャンネルMOSFET(M29)とクロス-カップルドされたｐチャンネルMOSFET(M30)はオンされるため、ノード(44)に誘起された高電位(Vcc+V2)が損失なく出力端(Vｐｐ)に伝達される。」

(2)摘記事項eの「【0022】第3振動信号(φｏｓc23)が接地電位(Vｓｓ)状態にあるため、キャパシタ型nチャンネルMOSFET(M21)のゲート端であるノード(41)は電源(Vcc)にゲート及びドレーンが連結されてクランピング機能をするダイオード型nチャンネルMOSFET(M25)の特性により電源電圧(Vcc)より上記nチャンネルMOSFET(M25)の閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)に維持され、」という記載及び摘記事項gの「【0026】第4振動信号(φｏｓc24)が接地電位(Vｓｓ)状態にあるため、キャパシタ型nチャンネルMOSFET(M22)のゲート端であるノード(42)は上記ダイオード型nチャンネルMOSFET(M26)の特性により電源電圧(Vcc)より上記nチャンネルMOSFET(M26)の閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)に維持され、」という記載から、「ダイオード型nチャンネルMOSFET」「(M25)」及び「(M26)」は、「第3振動信号φｏｓc23」及び「第4振動信号φｏｓc24」が各々「電源電圧Vｓｓ状態」にあるとき、ノード41及び42を各々「電源電圧(Vcc)」より「閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)に維持」していることは明らかである。

(3)摘記事項eの「【0021】第4振動信号(φｏｓc24)が電源電圧(Vcc)状態であり、nチャンネルMOSFET(M26)のゲート及びドレーンが電源(Vcc)に連結されているため、キャパシタ型nチャンネルMOSFET(M22)を通じて上記nチャンネルMOSFET(M22)のゲート端であるノード(42)は電源電圧(Vcc)以上の電圧状態(Vcc+V1)にあるようになり、ゲート端が上記ノード(42)に連結されたnチャンネルMOSFET(M28)はオン状態になって、電圧損失なく上記nチャンネルMOSFET(M28)のソース端であるノード(44)に電源電圧(Vcc)の電位がそのまま伝達され、」という記載及び摘記事項fの「【0025】第3振動信号(φｏｓc23)が電源電圧(Vcc)状態に遷移すると上記ダイオード型nチャンネルMOSFET(M25)のクランピング動作と上記キャパシタ型nチャンネルMOSFET(M21)を通じてノード(41)は電源電圧以上の電圧(Vcc+V1)状態にあるようになって、ノード(41)にゲートが連結されたnチャンネルMOSFET(M27)はオンされて、電圧損失なくノード(43)に電源電圧(Vcc)の電位がそのまま伝達されて」という記載から、ノード41及び42に各々「ゲート」が接続され、「ドレイン」が各々「電源電圧(Vcc)」に接続され、「ソース」が各々ノード43及び44に接続されている「nチャンネルMOSFET」「(M27)」及び「(M28)」は、「第3振動信号(φｏｓc23)」及び「第4振動信号(φｏｓc24)」が各々「電源電圧(Vcc)状態」に遷移すると、ノード43及び44を各々「電源電圧(Vcc)」としていることは明らかである。

(4)摘記事項eの「【0021】第4振動信号(φｏｓc24)が電源電圧(Vcc)状態であり、nチャンネルMOSFET(M26)のゲート及びドレーンが電源(Vcc)に連結されているため、キャパシタ型nチャンネルMOSFET(M22)を通じて上記nチャンネルMOSFET(M22)のゲート端であるノード(42)は電源電圧(Vcc)以上の電圧状態(Vcc+V1)にあるようになり」という記載、摘記事項fの「【0025】第3振動信号(φｏｓc23)が電源電圧(Vcc)状態に遷移すると上記ダイオード型nチャンネルMOSFET(M25)のクランピング動作と上記キャパシタ型nチャンネルMOSFET(M21)を通じてノード(41)は電源電圧以上の電圧(Vcc+V1)状態にあるようになって」という記載及び図7の記載から、「キャパシタ型nチャンネルMOSFET」「(M21)」及び「(M22)」は、「第3振動信号(φｏｓc23)」及び「第4振動信号(φｏｓc24)」が各々「電源電圧(Vcc)状態」に遷移すると、ノード41及び42を各々「電源電圧以上の電圧(Vcc+V1)状態」にしているものと認められる。

(5)摘記事項eの「【0022】・・・第2振動信号(φｏｓc22)が電源電圧(Vcc)状態であるため、キャパシタ型nチャンネルMOSFET(M23)を通じて上記nチャンネルMOSFET(M23)のゲート端であるノード(43)は高電位(Vcc+V2)を維持するため」という記載、摘記事項gの「【0026】・・・第1振動信号(φｏｓc21)が電源電圧(Vcc)状態であるため、上記キャパシタ型nチャンネルMOSFET(M24)を通じてノード(44)は高電位(Vcc+V2)状態であるため」という記載及び図7の記載から、「キャパシタ型nチャンネルMOSFET」「(M23)」及び「(M24)」は、「第2振動信号(φｏｓc22)」及び「第1振動信号(φｏｓc21)が各々「電源電圧(Vcc)状態」に遷移すると、ノード43及び44を各々「高電圧(Vcc+V2)」にしているものと認められる。

(6)引用例1の0027段落の記載及び図5の記載から、図5に記載された「高電圧発生回路」において、クロス-カップルドされた「ｐチャンネルMOSFET(M29)」及び「ｐチャンネルMOSFET(M30)」は、ノード43及び44の電圧レベルに応答して、各々前記ノード43及び44の電圧レベルを出力端Vｐｐへ伝達する機能を有していることは明らかである。

(7)0018段落?0020段落、並びに図7及び8の記載から、各振動信号が変化する過渡的な短い期間を除いて、「第1振動信号(φｏｓc21)」と「第3振動信号(φｏｓc23)」とが同じ電圧レベルであり、「第2振動信号(φｏｓc22)」と「第4振動信号(φｏｓc24)」とが同じ電圧レベルであることが明らかである。

(8)以上を総合すると、引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。
「DRAMの高電圧発生回路において、
第3振動信号(φｏｓc23)及び第4振動信号(φｏｓc24)が各々接地電位(Vｓｓ)状態にあるとき、ノード41及び42を各々電源電圧(Vcc)より閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)に維持するダイオード型nチャンネルMOSFET(M25)及び(M26)と、
前記ノード41及び42に各々ゲートが接続され、ドレインが各々前記電源電圧(Vcc)に接続され、ソースが各々ノード43及び44に接続され、前記第3振動信号(φｏｓc23)及び前記第4振動信号(φｏｓc24)が各々電源電圧(Vcc)状態に遷移すると、前記ノード43及び44を各々電源電圧(Vcc)とするnチャンネルMOSFET(M27)及び(M28)と、
を備えたクランピング回路51及び52と、
前記第3振動信号(φｏｓc23)及び前記第4振動信号(φｏｓc24)が各々電源電圧(Vcc)状態に遷移すると、前記ノード41及び42を各々電源電圧以上の電圧(Vcc+V1)状態にするキャパシタ型nチャンネルMOSFET(M21)及び(M22)と、
第2振動信号(φｏｓc22)及び第1振動信号(φｏｓc21)が各々電源電圧(Vcc)状態に遷移すると、前記ノード43及び44を各々高電圧(Vcc+V2)にするためのキャパシタ型nチャンネルMOSFET(M23)及び(M24)と、
前記ノード43及び44の電圧レベルに応答して、各々前記ノード43及び44の電圧レベルを出力端Vｐｐへ伝達するクロス-カップルドされたｐチャンネルMOSFET(M29)及び(M30)とを備え、
各振動信号が変化する過渡的な短い期間を除いて、前記第1振動信号(φｏｓc21)と前記第3振動信号(φｏｓc23)とが同じ電圧レベルであり、前記第2振動信号(φｏｓc22)と前記第4振動信号(φｏｓc24)とが同じ電圧レベルである、
高電圧発生回路。」

2.引用例2:特開平10-199281号公報
(1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平10-199281号公報(以下「引用例2」という。)には、図1?5、22、24及び25を参照して次の記載がある。

a.「【0001】
【発明の属する技術分野】この発明はICカード等の半導体装置に内蔵される昇圧回路に係り、特に高い昇圧効率を有する昇圧回路に関する。
【0002】
【従来の技術】フラッシュ・メモリ、EEPROMなどの不揮発性メモリや、ダイナミック型半導体メモリなどでは、内部に昇圧回路を設け、外部から供給される電源電圧を昇圧することによって正極性や負極性の高電圧を発生させるようにしている。
【0003】一般に昇圧回路はコンデンサとダイオード素子とから構成され、従来の一例を図22に示す。この例では2個のダイオードD1、D2を直列に接続し、初段のダイオード素子D1のアノード端子を正極性の電源電圧VDDのノードに接続し、カソード端子にはコンデンサCの一方の端子を接続する。上記コンデンサCの他方の端子にはクロック信号CLKを供給する。一方、2段目のダイオードD2のアノード端子は初段のダイオードD1のカソード端子に接続し、このダイオードD2のカソード端子を出力としている。」

b.「【0009】ところで、上記図22に示した従来回路は、ダイオードをNチャネルMOSトランジスタ(以下、NMOSトランジスタと称する)に置き換えても同じ機能が得られる。例えばNMOSトランジスタでは、ゲート端子をソース端子に接続すると、ソース端子をアノード端子、ドレイン端子をカソード端子と見なして、ダイオードと同等の特性が得られる。この場合、ダイオードの順方向電圧VFに相当する電圧は閾値電圧VｔhNとなる。図22の従来回路中のダイオードD1、D2を、ゲート端子とソース端子を接続したNMOSトランジスタN31、N32で置き換えた従来の昇圧回路の他の例を図24に示す。
【0010】
【発明が解決しようとする課題】図22に示すダイオードを用いた従来の昇圧回路では、上述したように昇圧電圧が最大でも2VDD-2VFにしかならない。つまり、2VDDよりも2VFだけ小さな値になる。ダイオードをNMOSトランジスタで置き換えた図24の回路の場合にも、昇圧電圧の最大値は2VDD-2VｔhNとなり、やはり2VDDよりも2VｔhNだけ小さな値になる。従来回路ではこのような電圧減少が避けられないために、昇圧効率が悪かった。」

c.「【0027】図1はこの発明に係る昇圧回路を内蔵したICメモリカード(ICカード)の概略的な構成を示すブロック図である。ICカード本体10には、EEPROMセルアレイやその周辺回路を含むEEPROM回路11と、電源端子12及び接地端子13と、上記電源端子12に供給される電源電圧VDDを昇圧して昇圧電圧VPPを出力する昇圧回路14とが設けられている。上記EEPROM回路11は、通常のデータ読み出し時には電源端子12に供給される電源電圧VDDに基づいて動作し、データのプログラム時には上記昇圧回路14から出力される昇圧電圧VPPを用いてデータのプログラム動作を行う。なお、上記電源端子12と接地端子13には電池15が接続されている。
【0028】図2及び図3はそれぞれ、上記図1中の昇圧回路13で使用される電圧転送回路の一例を示している。」

d.「【0029】図2の電圧転送回路は、2個のPチャネルMOSトランジスタ(以下、PMOSトランジスタと称する)P1、P2と1個のNチャネルMOSトランジスタ(以下、NMOSトランジスタと称する)N1とから構成されている。上記PMOSトランジスタP1のドレイン端子は所定の電圧が供給されるノードn1に接続され、ソース端子はノードn2に接続されている。上記PMOSトランジスタP2のソース端子は上記ノードn2に接続され、ドレイン端子は上記PMOSトランジスタP1のゲート端子に接続され、ドレイン端子はノードn3に接続されている。上記NMOSトランジスタN1のドレイン端子は上記PMOSトランジスタP2のドレイン端子とPMOSトランジスタP1のゲート端子が共通に接続されたノードn4に接続され、ゲート端子は上記ノードn3に接続され、ソース端子はノードn5に接続されている。さらに、上記Pチャネル及びNチャネルの各MOSトランジスタのバックゲート端子はそれぞれのソース端子に接続されている。
【0030】ここで、上記ノードn1には正極性の電圧を供給し、PMOSトランジスタP2のゲート端子とNMOSトランジスタN1のゲート端子が共通に接続されたノードn3にはクロック信号を供給し、ノードn5には接地電圧(GND)を供給するものとする。
【0031】いま、クロック信号が論理1レベルのとき、NMOSトランジスタN1がオンし、PMOSトランジスタP2がオフする。このとき、オン状態のNMOSトランジスタN1を介して接地電圧がPMOSトランジスタP1のゲート端子に伝えられるので、PMOSトランジスタP1がオンする。従って、ノードn1に供給されている正極性の電圧はそのままノードn2に転送される。このとき、電圧の低下は生じない。
【0032】他方、クロック信号が論理0レベルになると、NMOSトランジスタN1がオフし、PMOSトランジスタP2がオンする。このとき、オン状態のPMOSトランジスタP2を介してノードn2の電圧がPMOSトランジスタP1のゲート端子に供給される。このとき、PMOSトランジスタP1のゲート端子とソース端子の電圧は等しくなるので、このPMOSトランジスタP1がオフする。
【0033】このように図2の電圧転送回路では、ノードn1に供給されている電圧をノードn2側に転送する場合に、電圧低下を生じないで転送することができる。」

e.「【0039】図4は、前記図1中に設けられた昇圧回路の第1の実施の形態に係る詳細な回路構成を示している。この昇圧回路は前記図1中の電池15から供給される電源電圧VDDの2倍昇圧を行う場合のものであり、前記図2に示した電圧転送回路21と、図3に示した電圧転送回路22と、コンデンサCとを組み合わせて構成されている。
【0040】ここで、一方の電圧転送回路21のノードn1は電源電圧VDDに接続され、ノードn3にはクロック信号?CLK(?CLKはクロック信号CLKとは位相が逆の信号を意味する)が供給される。また、ノードn2にはコンデンサCの一方の端子が接続されている。このコンデンサCの他方の端子にはクロック信号CLKが供給される。
【0041】他方の電圧転送回路22のノードn1は一方の電圧転送回路21のノードn2に接続されている。そして、この電圧転送回路22のノードn2から昇圧電圧が出力される。また、他方の電圧転送回路22のノードn3にはクロック信号CLKが供給される。なお、一方の電圧転送回路21及び他方の電圧転送回路22のノードn5は共に接地電圧GNDに接続される。」

f.「【0042】次に上記のように構成された昇圧回路の動作を、図5の波形図を用いて説明する。なお、図5中において、XはPMOSトランジスタP1のゲート端子のノード、YはコンデンサCの一方の端子のノード、ZはPMOSトランジスタP3のゲート端子のノードにおける信号をそれぞれ示している。
【0043】まず、始めにクロック信号CLKが論理0レベル(GND)、クロック信号?CLKが論理1レベル(VDD)のとき、一方の電圧転送回路21では、PMOSトランジスタP2がオフし、NMOSトランジスタN1がオンする。NMOSトランジスタN1がオンすることにより、PMOSトランジスタP1のゲート端子のノードの信号XがGNDレベルとなり、PMOSトランジスタP1がオンする。従って、コンデンサCの一方の端子のノードの信号YはVDDレベルになる。
【0044】他方の電圧転送回路22では、PMOSトランジスタP2のゲート端子が信号YによりVDDレベルにされる。このとき、昇圧電圧の出力端子が仮にVDDよりも高いレベルである場合、このPMOSトランジスタP2がオンする。また、ゲート端子にクロック信号CLKが供給されるNMOSトランジスタN1がオフするので、オンしているPMOSトランジスタP2を介して、VDDよりも高いレベルが昇圧電圧の出力端子からPMOSトランジスタP1のゲート端子に供給される。従って、PMOSトランジスタP1はオフとなる。また、昇圧電圧の出力端子がVDDよりも低いレベルの場合には、PMOSトランジスタP2はオフとなり、PMOSトランジスタP1のゲート端子は電位的に浮遊状態となるために、やはりこのPMOSトランジスタP1はオフとなる。」

g.「【0045】次に、この状態からクロック信号CLKが論理1レベルに、クロック信号?CLKが論理0レベルに遷移すると、一方の電圧転送回路21では、PMOSトランジスタP2がオンし、NMOSトランジスタN1がオフする。この結果、PMOSトランジスタP1のゲート端子には、オン状態のPMOSトランジスタP2を介して信号YのVDDレベルが供給される。これにより、PMOSトランジスタP1のソース端子とゲート端子のレベルが同一レベルとなるので、PMOSトランジスタP1はオフする。同時に、クロック信号CLKが論理1レベルに変化したことにより、コンデンサCの一方の端子のノードの信号YがVDDレベルから(VDD+VDD)レベルに上昇する。つまり2VDDに昇圧される。なお、PMOSトランジスタP1のゲート端子のレベルも、コンデンサCの一方の端子のレベル上昇に伴って上昇するために、このPMOSトランジスタP1はオフしたままである。」

h.「【0048】以上のように、第1の実施の形態による昇圧回路では、図22に示す従来回路のようなダイオードの順方向電圧分、または図24及び図25に示す従来回路のようなNMOSトランジスタの閾値電圧分の電圧低下を伴わずに、電源電圧VDDの2倍の値を持つ昇圧電圧が得られる。ただし、上記の動作は理想的な場合、つまり寄生の出力リーク電流が無視できる場合であって、実際には昇圧電圧の出力端子にはリーク電流経路が存在している。従って、クロック信号CLKが論理0レベルのときは、出力容量(図示せず)からリーク電流が生じて電荷が移動し、昇圧電圧の出力端子における電圧は2VDDから少しずつ低下していく。ただし、この電圧低下は、次にクロック信号CLKが論理1レベルに上昇したとき後は2VDDに回復する。」

(2)以上の記載及び図2の記載を総合すると、引用例2には次の発明(以下「引用発明2」という。)が記載されているものと認められる。
「昇圧回路で使用される電圧転送回路において、
ドレインが電源電圧VDDに接続され、ゲートがノードn4に接続された第1PMOSトランジスタP1と、
ソースが前記第1PMOSトランジスタP1のソースに接続され、ドレインが前記ノードn4に接続され、ゲートにクロックCLKが入力される第2PMOSトランジスタP2と、
ドレインが前記第2PMOSトランジスタP2のドレインに接続され、ソースが接地電圧GNDに接続され、ゲートに前記クロックCLKが入力される第1NMOSトランジスタN1とから構成される電圧転送回路。」

第5.本願発明と引用発明1との対比
1.引用発明1の「DRAM」は、本願発明の「半導体メモリ素子」に相当する。
また、引用発明1の「高電圧発生回路」は高電圧をチャージポンプによって発生する回路であり、当該「高電圧発生回路」が高電圧発生器に用いられていることは明らかである。
したがって、引用発明1の「DRAMの高電圧発生回路」は、本願発明の「半導体メモリ素子の高電圧発生器に用いられる高電圧チャージポンプ回路」に相当する。

2.引用発明1の「ノード41及び42」は、本願発明の「第1及び第2ノード」に相当する。
そして、引用発明1において、「ノード41及び42を各々電源電圧(Vcc)より閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)に維持する」ことは、「ノード41及び42を各々電源電圧(Vcc)より閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)に」プリチャージしていることにほかならない。
したがって、引用発明1の「第3振動信号(φｏｓc23)及び第4振動信号(φｏｓc24)が各々接地電位(Vｓｓ)状態にあるとき、ノード41及び42を各々電源電圧(Vcc)より閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)に維持するダイオード型nチャンネルMOSFET(M25)及び(M26)」と、本願発明の「第1及び第2クロックに応答して、第1及び第2ノードを電源電圧レベルに各々プリチャージするためのプリチャージ制御手段」とは、「第1及び第2ノードを所定の電圧レベルに各々プリチャージするためのプリチャージ制御手段」である点で一致する。

3.引用発明1の「ノード43及び44」は、本願発明の「第3及び第4ノード」に相当する。
また、引用発明1の「電源電圧(Vcc)」が、本願発明の「電源電圧」に相当することは、当業者にとって自明である。
また、引用発明1において、「前記ノード43及び44を各々電源電圧(Vcc)とする」ことは、「前記ノード43及び44を各々電源電圧(Vcc)」にプリチャージすることにほかならない。
そして、引用発明1の「nチャンネルMOSFET(M27)及び(M28)」は、「前記ノード41及び42に各々ゲートが接続され」ているから、当該「nチャンネルMOSFET(M27)及び(M28)」が、「前記ノード41及び42」の電圧レベルに応答して動作していることは明らかである。
したがって、引用発明1の「前記ノード41及び42に各々ゲートが接続され、ドレインが各々前記電源電圧(Vcc)に接続され、ソースが各々ノード43及び44に接続され、前記第3振動信号(φｏｓc23)及び前記第4振動信号(φｏｓc24)が各々電源電圧(Vcc)状態に遷移すると、前記ノード43及び44を各々電源電圧(Vcc)とするnチャンネルMOSFET(M27)及び(M28)」は、本願発明の「前記第1及び第2ノードの電圧レベルに応答して、第3及び第4ノードを各々電源電圧にプリチャージするためのプリチャージ手段」に相当する。

4.引用発明1の「第3振動信号(φｏｓc23)及び第4振動信号(φｏｓc24)」は、各々本願発明の「第1及び第2クロック」に相当する。
そして、引用発明1の「キャパシタ型nチャンネルMOSFET(M21)及び(M22)」は、「前記ノード41及び42を各々電源電圧以上の電圧(Vcc+V1)状態にする」ものであるから、当該キャパシタ型nチャンネルMOSFET(M21)及び(M22)」は、「前記ノード41及び42を各々電源電圧以上の電圧(Vcc+V1)状態に」ブートストラップしていることが明らかである。
したがって、引用発明1の「前記第3振動信号(φｏｓc23)及び前記第4振動信号(φｏｓc24)が各々電源電圧(Vcc)状態に遷移すると、前記ノード41及び42を各々電源電圧以上の電圧(Vcc+V1)状態にするキャパシタ型nチャンネルMOSFET(M21)及び(M22)」と、本願発明の「前記第1及び第2クロックに応答して、前記第1及び第2ノードを各々電源電圧の2倍にブートストラップするための第1チャージポンプ手段」とは、「前記第1及び第2クロックに応答して、前記第1及び第2ノードを各々電源電圧よりも高い電圧にブートストラップするための第1チャージポンプ手段」である点で一致する。

5.引用発明1の「第2振動信号(φｏｓc22)及び第1振動信号(φｏｓc21)」は、各々本願発明の「第3及び第4クロック」に相当する。
そして、引用発明1の「キャパシタ型nチャンネルMOSFET(M23)及び(M24)」は、「前記ノード43及び44を各々高電圧(Vcc+V2)にする」ものであるから、当該「キャパシタ型nチャンネルMOSFET(M23)及び(M24)」は、「前記ノード43及び44を各々高電圧(Vcc+V2)に」ブートストラップしていることが明らかである。
したがって、引用発明1の「第2振動信号(φｏｓc22)及び第1振動信号(φｏｓc21)が各々電源電圧(Vcc)状態に遷移すると、前記ノード43及び44を各々高電圧(Vcc+V2)にするためのキャパシタ型nチャンネルMOSFET(M23)及び(M24)」と本願発明の「第3及び第4クロックに応答して、前記第3及び第4ノードを各々電源電圧の2倍にブートストラップするための第2チャージポンプ手段」とは、「第3及び第4クロックに応答して、前記第3及び第4ノードを各々電源電圧よりも高い電圧にブートストラップするための第2チャージポンプ手段」である点で一致する。

6.引用発明1の「前記ノード43及び44の電圧レベルに応答して、各々前記ノード43及び44の電圧レベルを出力端Vｐｐへ伝達するクロス-カップルドされたｐチャンネルMOSFET(M29)及び(M30)」は、本願発明の「前記第4及び第3ノードの電圧レベルに応答して、各々第3及び第4ノードの電圧レベルを外部に伝達するための伝達手段」に相当する。

7.本願発明の「前記第1クロックと第4クロックとが同じ電圧レベルであり、 前記第2クロックと第3クロックとが同じ電圧レベルであり」という構成について検討する。
本願の発明の詳細な説明の0025段落には、「また、ｔ5区間における第1ないし第4クロックCLK41、CLK42、CLK43、CLK44の電圧レベルは、各々0(V)、VDD、VDD、0(V)である。第1及び第2ブートストラップノードN41、N42の電圧レベルが各々VDD、2VDD(電源電圧の2倍)であるので、第4ブートストラップノードN44は、NMOSトランジスタMN46を介してVDDにプリチャージされ、NMOSトランジスタMN45はターンオフされる。」と記載されている。
また、平成21年11月25日に提出された意見書には、次の記載がある。
「2-4 理由3について
前述のように、出願当初の請求項2及び3に記載されていた「同じ位相を有する」については、「同じ電圧レベルを有する」と訂正することにより、請求項2?8に係る発明が、発明の詳細な説明に記載されたものであることを明確にしました。
拒絶理由通知書で指摘されたように、図5に示されている第1クロックCLK41と第4クロックCLK44、第2クロックCLK42と第3クロックCLK43は、それぞれ位相が同じではなく相違します。一方、図5を参照し段落0024で説明されているように、例えば、ｔ5区間では、第1クロックCLK41及び第4クロックCLK44の電圧レベルは0(V)、第2クロックCLK42及び第3クロックCLK43の電圧レベルはVDDで、それぞれ同じです。」

これらの記載を勘案すると、本願発明の「前記第1クロックと第4クロックとが同じ電圧レベルであり、 前記第2クロックと第3クロックとが同じ電圧レベルであり」とは、本願の図5のｔ5区間において、「前記第1クロックと第4クロックとが同じ電圧レベルであり、 前記第2クロックと第3クロックとが同じ電圧レベルであ」ること、換言すれば、各クロックの電圧が変化する過渡的な短い期間を除いて、「前記第1クロックと第4クロックとが同じ電圧レベルであり、 前記第2クロックと第3クロックとが同じ電圧レベルであ」ることを意味するものであると認められる。

したがって、引用発明1の「各振動信号が変化する過渡的な短い期間を除いて、前記第1振動信号(φｏｓc21)と前記第3振動信号(φｏｓc23)とが同じ電圧レベルであり、前記第2振動信号(φｏｓc22)と前記第4振動信号(φｏｓc24)とが同じ電圧レベルである」という構成は、本願発明の「前記第1クロックと第4クロックとが同じ電圧レベルであり、 前記第2クロックと第3クロックとが同じ電圧レベルであり」という構成に相当する。

8.以上を総合すると、本願発明と引用発明1とは、
「半導体メモリ素子の高電圧発生器に用いられる高電圧チャージポンプ回路において、
第1及び第2ノードを所定の電圧レベルに各々プリチャージするためのプリチャージ制御手段と、
前記第1及び第2ノードの電圧レベルに応答して、第3及び第4ノードを各々電源電圧にプリチャージするためのプリチャージ手段と、
前記第1及び第2クロックに応答して、前記第1及び第2ノードを各々電源電圧よりも高い電圧にブートストラップするための第1チャージポンプ手段と、
第3及び第4クロックに応答して、前記第3及び第4ノードを各々電源電圧よりも高い電圧にブートストラップするための第2チャージポンプ手段と、
前記第4及び第3ノードの電圧レベルに応答して、各々第3及び第4ノードの電圧レベルを外部に伝達するための伝達手段とを備え、
前記第1クロックと第4クロックとが同じ電圧レベルであり、
前記第2クロックと第3クロックとが同じ電圧レベルである、
ことを特徴とする高電圧チャージポンプ回路。」

である点で一致し、次の点で相違する。

(相違点1)
「第1及び第2ノードを所定の電圧レベルに各々プリチャージするためのプリチャージ制御手段」に関する相違点であって、本願発明は、「プリチャージ制御手段」が、「ソースが電源電圧端に連結され、ゲートが第5ノードに連結された第1PMOSトランジスタと、 ソースが前記第1PMOSトランジスタのドレインに連結され、ドレインが前記第5ノードに連結され、ゲートに前記第1クロックが入力される第2PMOSトランジスタと、 ドレインが前記第2PMOSトランジスタのドレインに連結され、ソースが電源接地端に連結され、ゲートに前記第1クロックが入力される第1NMOSトランジスタと、 ソースが前記電源電圧端に連結され、ゲートが第6ノードに連結された第3PMOSトランジスタと、 ソースが前記第3PMOSトランジスタのドレインに連結され、ドレインが前記第6ノードに連結され、ゲートに前記第2クロックが入力される第4PMOSトランジスタと、 ドレインが前記第4PMOSトランジスタのドレインに連結され、ソースが前記電源接地端に連結され、ゲートに前記第2クロックが入力される第2NMOSトランジスタとで構成」され、「第1及び第2クロックに応答して、第1及び第2ノードを電源電圧レベルに各々プリチャージする」ものであるのに対して、引用発明1は、「プリチャージ制御手段」が、「ダイオード型nチャンネルMOSFET(M25)及び(M26)」で構成され、「ノード41及び42を各々電源電圧(Vcc)より閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)」にプリチャージするものである点。

(相違点2)
「第1チャージポンプ手段」が「ブートストラップ」する「第1及び第2ノード」の電圧が、本願発明では「電源電圧の2倍」であるのに対して、引用発明1では「電源電圧以上の電圧(Vcc+V1)」である点。

(相違点3)
「第2チャージポンプ手段」が「ブートストラップ」する「第3及び第4ノード」の電圧が、本願発明では「電源電圧の2倍」であるのに対して、引用発明1では「高電圧(Vcc+V2)」である点。

第6.相違点についての当審の判断
1.相違点1について
(1)引用発明1及び引用発明2は、共にDRAM等に用いる昇圧回路の分野に属するものであって、発明の属する技術分野が共通するとともに、解決しようとする課題も、共に昇圧回路におけるMOSトランジスタのしきい値に起因する電圧減少を回避するものである点で一致するから、これら両発明に接した技術者であれば、引用発明1における「ダイオード型nチャンネルMOSFET(M25)及び(M26)」部分のしきい値に起因する電圧減少を回避するために、引用発明1に対して引用発明2を適用し、引用発明1の「ダイオード型nチャンネルMOSFET(M25)及び(M26)」に替えて、各々引用発明2の「ドレインが電源電圧VDDに接続され、ゲートがノードn4に接続された第1PMOSトランジスタP1と、 ソースが前記第1PMOSトランジスタP1のソースに接続され、ドレインが前記ノードn4に接続され、ゲートにクロックCLKが入力される第2PMOSトランジスタP2と、 ドレインが前記第2PMOSトランジスタP2のドレインに接続され、ソースが接地電圧GNDに接続され、ゲートに前記クロックCLKが入力される第1NMOSトランジスタN1とから構成される電圧転送回路」を採用すること、すなわち、本願発明の言葉で書けば、「ドレインが電源電圧端に連結され、ゲートが第5ノードに連結された第1PMOSトランジスタと、 ソースが前記第1PMOSトランジスタのソースに連結され、ドレインが前記第5ノードに連結され、ゲートに前記第1クロックが入力される第2PMOSトランジスタと、 ドレインが前記第2PMOSトランジスタのドレインに連結され、ソースが電源接地端に連結され、ゲートに前記第1クロックが入力される第1NMOSトランジスタと、 ドレインが前記電源電圧端に連結され、ゲートが第6ノードに連結された第3PMOSトランジスタと、 ソースが前記第3PMOSトランジスタのソースに連結され、ドレインが前記第6ノードに連結され、ゲートに前記第2クロックが入力される第4PMOSトランジスタと、 ドレインが前記第4PMOSトランジスタのドレインに連結され、ソースが前記電源接地端に連結され、ゲートに前記第2クロックが入力される第2NMOSトランジスタとで構成されている」「プリチャージ手段」を採用することは、当業者が容易になし得たことである。

(2)そして、一般に、MOS型トランジスタにおける2つの主電極のどちらをソースと呼び、どちらをドレインと呼ぶかは、当業者が適宜決め得る事項である(更に言えば、一般にPMOSトランジスタにおいては、2つの主電極のうち、電圧の高い方に接続される電極をソースと呼び(当該ソースにバックゲートが接続される。)、電圧の低い方に接続される電極をドレインと呼ぶことがより一般的であるから、本願発明において用いられている「第1PMOSトランジスタ」及び「第3PMOSトランジスタトランジスタ」についてのソース及びドレインの呼び方は、余り一般的ではない。)ことを勘案すると、引用発明1において、本願発明のように、「前記プリチャージ制御手段は、 ソースが電源電圧端に連結され、ゲートが第5ノードに連結された第1PMOSトランジスタと、 ソースが前記第1PMOSトランジスタのドレインに連結され、ドレインが前記第5ノードに連結され、ゲートに前記第1クロックが入力される第2PMOSトランジスタと、 ドレインが前記第2PMOSトランジスタのドレインに連結され、ソースが電源接地端に連結され、ゲートに前記第1クロックが入力される第1NMOSトランジスタと、 ソースが前記電源電圧端に連結され、ゲートが第6ノードに連結された第3PMOSトランジスタと、 ソースが前記第3PMOSトランジスタのドレインに連結され、ドレインが前記第6ノードに連結され、ゲートに前記第2クロックが入力される第4PMOSトランジスタと、 ドレインが前記第4PMOSトランジスタのドレインに連結され、ソースが前記電源接地端に連結され、ゲートに前記第2クロックが入力される第2NMOSトランジスタとで構成されている」ものとすることは、当業者が容易になし得たことである。
そして、そのようにした場合においては、「プリチャージ制御手段」は当然に「第1及び第2クロックに応答」するものとなり、プリチャージ電圧が、「電源電圧(Vcc)より閾電圧(Vｔ)程低い電圧状態(Vcc-Vｔ)」ではなく「電源電圧レベル」となることは、当業者にとって自明である。
以上のとおりであるから、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

2.相違点2について
相違点1において検討したとおり、引用発明1に対して引用発明2を適用し、引用発明1の「ダイオード型nチャンネルMOSFET(M25)及び(M26)」に替えて本願発明のような「プリチャージ制御手段」を採用することは、当業者が容易になし得たことである。
そして、そのようにした場合においては、プリチャージ電圧が「電源電圧」となる結果、本願発明の「第1チャージポンプ手段」に相当する「キャパシタ型nチャンネルMOSFET(M21)及び(M22)」においてブートストラップされる電圧である「電圧(Vcc+V1)」が、本願発明のように「電源電圧の2倍」となることは、当業者にとって自明である。
したがって、相違点1と同様に、相違点2も当業者が容易になし得た範囲に含まれる程度のものである。

3.相違点3について
(1)引用例1の摘記事項eの「【0021】第4振動信号(φｏｓc24)が電源電圧(Vcc)状態であり、nチャンネルMOSFET(M26)のゲート及びドレーンが電源(Vcc)に連結されているため、キャパシタ型nチャンネルMOSFET(M22)を通じて上記nチャンネルMOSFET(M22)のゲート端であるノード(42)は電源電圧(Vcc)以上の電圧状態(Vcc+V1)にあるようになり、ゲート端が上記ノード(42)に連結されたnチャンネルMOSFET(M28)はオン状態になって、電圧損失なく上記nチャンネルMOSFET(M28)のソース端であるノード(44)に電源電圧(Vcc)の電位がそのまま伝達され、上記ノード(44)にゲートが連結されたキャパシタ型nチャンネルMOSFET(M24)は電源電圧(Vcc)に充電された状態にある。」という記載及び図7のタイミングチャートの記載から、「第1振動信号(φｏｓc21)」が「Vｓｓ」のレベルの時のノード44の電圧は「電源電圧(Vcc)」であるから、「第1振動信号(φｏｓc21)」が「Vｓｓ」のレベルから「電源電圧(Vcc)」に立ち上がると、ノード44の電圧は「電源電圧(Vcc)」の2倍となることは、チャージポンプの原理から明らかである。
したがって、引用発明1の「高電圧(Vcc+V2)」は、「電源電圧(Vcc)」の2倍の値であるから、相違点3は実質的なものではない。

(2)なお、引用発明1は、本願発明と異なり、「ダイオード型nチャンネルMOSFET(M25)及び(M26)」のしきい値による電圧降下が発生するので、引用発明1の「高電圧(Vcc+V2)」が「電源電圧(Vcc)」の2倍の値であるとまでは言えず、相違点3が実質的なものであった場合であっても、相違点1で検討したように、引用発明1に対して引用発明2を適用し、引用発明1の「ダイオード型nチャンネルMOSFET(M25)及び(M26)」に替えて本願発明のような「プリチャージ制御手段」を採用することは、当業者が容易になし得たことであり、そのようにした場合においては、引用発明1における「ダイオード型nチャンネルMOSFET(M25)及び(M26)」のしきい値による電圧降下が本願発明のように解消されるから、引用発明1の「高電圧(Vcc+V2)」が、本願発明と同様に「電源電圧(Vcc)」の2倍となることは明らかである。
したがって、仮に、相違点3が実質的なものであったとしても、当該相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。

4.判断についてのまとめ
以上検討したとおり、本願発明は、引用例1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第7.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-08-26 
結審通知日 2011-08-30 
審決日 2011-09-13 
出願番号 特願2000-368730(P2000-368730)
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 高野 芳徳、堀 拓也  
特許庁審判長 北島 健次
特許庁審判官 酒井 英夫
近藤 幸浩
発明の名称 半導体メモリ素子の高電圧発生器用高電圧チャージポンプ回路  
代理人 特許業務法人三枝国際特許事務所  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ